JP6667893B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖまたはそれ以上の耐圧クラスを有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が公知である。例えば、炭化珪素（ＳｉＣ）半導体を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバータ・インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失および高効率とともに、オフ時のリーク電流の低減、小型化（チップサイズの縮小）および信頼性の向上が求められる。
縦型ＭＯＳＦＥＴは、ソース・ドレイン間にボディーダイオードとしてｐ型ベース領域とｎ型ドリフト層とで形成される寄生ｐｎダイオードを内蔵する。このため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。しかしながら、半導体基板として炭化珪素基板を用いる場合、シリコン（Ｓｉ）基板を用いた場合に比べて寄生ｐｎダイオードが高いビルトインポテンシャルを持つため、寄生ｐｎダイオードのオン抵抗が高くなり損失増大を招く。また、寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）し信頼性が低減される。
この問題について、隣り合うゲートトレンチ間にコンタクトトレンチ（ソーストレンチ）を備えた従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（例えば、下記非特許文献１参照。）を例に説明する。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、金属電極（ソース電極）が埋め込まれ、内壁に露出する半導体領域と当該金属電極とのコンタクト（電気的接触部）を形成したトレンチである。まず、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（以下、従来例１とする）の構造について説明する。図２５は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。
図２５に示すように、従来例１は、活性領域において、ｎ型半導体基板１１０のおもて面に、トレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造と、コンタクトトレンチ１０８と、を備える。活性領域とは、電流駆動を担う領域である。具体的には、ｎ型半導体基板１１０は、ｎ+型ドレイン層１０１である炭化珪素基板上にｎ-型ドリフト層１０２となるｎ-型層をエピタキシャル成長させてなる。ｎ型半導体基板１１０のおもて面（ｎ-型ドリフト層１０２側の面）側に、ｐ型ベース領域１０３、ｎ+型ソース領域１０４、ゲートトレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７からなるＭＯＳゲート構造が設けられている。
ゲートトレンチ１０５の底部においてゲート絶縁膜１０６にかかる電界を緩和するため、隣り合うゲートトレンチ１０５間（メサ部）のｐ型ベース領域１０３の深さは、少なくとも一部をゲートトレンチ１０５の深さよりも深くする。ｐ型ベース領域１０３の深さをゲートトレンチ１０５の深さよりも深くするために、メサ部には、ゲートトレンチ１０５よりも深い深さでコンタクトトレンチ１０８が設けられている。ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁の全面にわたって後述するソース電極１１１を覆うように設けられ、ゲートトレンチ１０５よりも深くドレイン側に突出している。また、ｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁に露出されている。
ｎ+型ソース領域１０４は、隣り合うゲートトレンチ１０５とコンタクトトレンチ１０８との間において、ｐ型ベース領域１０３の内部に選択的に設けられている。ｎ+型ソース領域１０４と、コンタクトトレンチ１０８の内壁に露出するｐ型ベース領域１０３とは、層間絶縁膜１０９を深さ方向に貫通するコンタクトホール１０９ａに露出されている。コンタクトホール１０９ａおよびコンタクトトレンチ１０８に埋め込まれるようにおもて面電極としてソース電極１１１が設けられ、ｐ型ベース領域１０３およびｎ+型ソース領域１０４に接する。ｎ型半導体基板１１０の裏面（ｎ+型ドレイン層１０１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。
ソース電極１１１に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ｐ型ベース領域１０３とｎ-型ドリフト層１０２との間のｐｎ接合が順バイアスされる。上記従来例１では、ＭＯＳＦＥＴのオフ時に、ｐ型ベース領域１０３とｎ-型ドリフト層１０２とで形成される寄生ｐｎダイオードがオンして通電した場合、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じる。また、寄生ｐｎダイオードを還流ダイオードとして用いる場合、炭化珪素基板を用いていることで、オン抵抗が高くなる。この問題は、ソース・ドレイン間に、ボディーダイオードとして寄生ショットキーダイオードを内蔵することで解消される（例えば、下記特許文献１参照。）。
炭化珪素半導体は、シリコン半導体に比べてアバランシェ降伏に対する破壊電界強度が高いため、６００Ｖ以上の高い耐圧クラスにおいてもボディーダイオードとして寄生ショットキーダイオードを用いることが可能である。具体的には、ソース・ドレイン間に寄生ｐｎダイオードに並列に寄生ショットキーダイオードを設け、ＭＯＳＦＥＴのオフ時に寄生ｐｎダイオードがオンする前に寄生ショットキーダイオードがオンするように設計する。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができる。また、寄生ショットキーダイオードはｐｎ接合のビルトインポテンシャルがないため、ボディーダイオードとして寄生ｐｎダイオードのみが形成される場合に比べて低いオン抵抗が期待できる。
ソース・ドレイン間に寄生ショットキーダイオードを内蔵した従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（以下、従来例２とする）の構造について説明する。図２６は、従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。従来例２が従来例１（図２５参照）と異なる点は、コンタクトトレンチ１０８の底部にボディーダイオードとして寄生ショットキーダイオードを形成している点である。具体的には、図２６に示すように、従来例２では、ｐ型ベース領域１１３の深さがコンタクトトレンチ１０８の深さよりも浅く、コンタクトトレンチ１０８は深さ方向にｐ型ベース領域１１３を貫通してｎ-型ドリフト層１０２に達する。
コンタクトトレンチ１０８の内部には、コンタクトトレンチ１０８の内壁に沿ってニッケルからなる金属膜１１２が設けられ、金属膜１１２の内側にソース電極１１１が埋め込まれている。金属膜１１２は、コンタクトトレンチ１０８の底部においてｎ-型ドリフト層１０２に接し、ｎ-型ドリフト層１０２とのショットキー接合を形成する。金属膜１１２は、ソース電極１１１とともにおもて面電極として機能する。ソース電極１１１は、コンタクトトレンチ１０８の底部において、金属膜１１２を介してｎ-型ドリフト層１０２に電気的に接続されている。これによって、コンタクトトレンチ１０８の底部に、ｎ-型ドリフト層１０２とおもて面電極（ソース電極１１１および金属膜１１２）とで寄生ショットキーダイオードが形成される。
また、寄生ショットキーダイオードを内蔵した別のトレンチ型ＭＯＳＦＥＴとして、トレンチの内部に形成したショットキー電極の外形が屈曲している範囲に対向する領域のｎ型ドリフト層内に、炭化珪素のｐ型単結晶領域を形成した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ｐ型単結晶領域によって電界集中を緩和し、アバランシェ降伏の発生を抑制して、耐圧を向上させている。
また、寄生ショットキーダイオードを内蔵した別のトレンチ型ＭＯＳＦＥＴとして、トレンチの両側壁でそれぞれＭＯＳＦＥＴ機能が実現され、トレンチの底部でショットキーダイオード機能が実現された装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ショットキーダイオードを形成したコンタクトトレンチの側壁にトレンチ型ＭＯＳＦＥＴを組み込むことで、チップ面積を最適化している。
また、寄生ショットキーダイオードを内蔵した別のトレンチ型ＭＯＳＦＥＴとして、ショットキーダイオードを形成したコンタクトトレンチの底部にｐ型領域を備えた装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、ショットキーダイオードを形成したコンタクトトレンチの底部に電界緩和用のｐ型領域を形成することで、アバランシェ降伏に対する破壊電界強度を向上させている。
また、トレンチ底部にｐ型領域を備えたトレンチ型ＭＯＳＦＥＴとして、ゲートトレンチの底部および両角部を囲むようにディープｐ型層を形成した装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、ゲートトレンチの両角部での電界集中を防止し、電界強度を１ＭＶ／ｃｍ以下に抑えることで、ゲートトレンチの両角部においてゲート酸化膜が破壊されることを防止している。
また、トレンチ底部にｐ型領域を備えた別のトレンチ型ＭＯＳＦＥＴとして、ｎ型ドリフト層の内部に、ゲートトレンチの底部を中心とする略円形形状にｐ型フローティング領域を設けた装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、ｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合近傍と、ｐ型フローティング領域とｎ-型ドリフト層との間のｐｎ接合近傍との２箇所に電界のピークを形成して高耐圧化を図ることで、低オン抵抗化を図っている。
また、トレンチ底部にｐ型領域を備えた別のトレンチ型ＭＯＳＦＥＴとして、ゲートトレンチの下部に形成するボトムｐ型層のうち、ゲートトレンチの角部に位置する部分の最も浅い位置が当該角部よりも内側に位置する部分の最も浅い位置よりも下方（ドレイン側）に位置する装置が提案されている（例えば、下記特許文献７参照。）。下記特許文献７では、ボトムｐ型層とｐ型ベース領域からｎ型ドリフト層に伸びる空乏層の間の間隔を広げて、オン抵抗の増大を抑制している。
また、トレンチ底部にｐ型領域を備えた別のトレンチ型ＭＯＳＦＥＴの製造方法として、トレンチ内にｐ型層をエピタキシャル成長によって形成したのち、水素エッチングによってｐ型層をトレンチの底部および両先端部にのみ残すことでｐ型ＳｉＣ層を形成する方法が提案されている（例えば、下記特許文献８参照。）。下記特許文献８では、斜めイオン注入によらずにトレンチの底部にｐ型ＳｉＣ層を形成し、イオン注入の欠陥ダメージによるリーク電流を抑制している。
特開２０１１−１３４９１０号公報 特開２０１３−２４３２０７号公報 特許第４８７４５１６号公報 特開２００９−２７８０６７号公報 特開２００８−２３５５４６号公報 特開２００６−０９３４５７号公報 特開２００９−１５８６８１号公報 特開２０１３−２５８３６９号公報
ワイ・ナカノ（Ｙ．Ｎａｋａｎｏ）、外４名、６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ ダブル−トレンチ ＭＯＳＦＥＴｓ（６９０Ｖ，１．００ｍΩｃｍ2 ４Ｈ−ＳｉＣ Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ ＭＯＳＦＥＴｓ）、マテリアルズ サイエンス フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、（スイス）、トランステックパブリケーションズインク（Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ Ｉｎｃ．）、２０１２年、第７１７−７２０巻、ｐｐ．１０６９−１０７２
しかしながら、上記従来例２（図２６参照）および上記特許文献１〜３では、ＭＯＳＦＥＴのオフ時に、コンタクトトレンチの底部に形成したショットキー接合に高い電界がかかるため、ショットキー接合を介して高いリーク電流が流れるという問題がある。また、上記従来例２および上記特許文献１〜３では、コンタクトトレンチの底部でおもて面電極がｐ型領域に覆われていないため、寄生ショットキーダイオードがオンする状態において、同時に寄生ｐｎダイオードもオンしてしまう。これにより、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じるという問題がある。上記特許文献４では、コンタクトトレンチのコーナー部でおもて面電極がｐ型領域に覆われていないため、ＭＯＳＦＥＴのオフ時にリーク電流が大きくなるという問題がある。コンタクトトレンチのコーナー部とは、コンタクトトレンチの底部と側壁とが交わる箇所であり、所定の曲率で湾曲した角部である。
この発明は、上述した従来技術による問題点を解消するため、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に、第２導電型の第１半導体領域が選択的に設けられている。前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層が設けられている。前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域が選択的に設けられている。第１トレンチは、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する。第２トレンチは、前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極が埋め込まれている。前記金属電極は、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する。前記第２トレンチの側壁の前記ショットキー接合が形成されている部分の深さ方向の距離は、１つの前記第１トレンチを挟んで隣り合う前記第２トレンチの中心間の距離に対して１／１０以上となる高さである。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に、第２導電型の第１半導体領域が選択的に設けられている。前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層が設けられている。前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域が選択的に設けられている。第１トレンチは、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する。第２トレンチは、前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極が埋め込まれている。前記金属電極は、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する。前記第２炭化珪素半導体層は、前記第１トレンチに接する第１領域と、前記第２トレンチに接する第２領域と、からなる。前記第２領域は、前記第１領域よりも不純物濃度が高い。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に、第２導電型の第１半導体領域が選択的に設けられている。前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層が設けられている。前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域が選択的に設けられている。第１トレンチは、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する。第２トレンチは、前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する。前記第１トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極が埋め込まれている。前記金属電極は、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する。前記第２炭化珪素半導体層の内部の、前記第２半導体領域よりも深い位置に、第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２トレンチの側壁において前記金属電極に接する。前記第５半導体領域は、前記第２炭化珪素半導体層よりも不純物濃度が高い。また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第１領域のよりも深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層を深さ方向に貫通して前記第１炭化珪素半導体層に達し、前記第２トレンチの側壁において前記金属電極に接する、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第３半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２トレンチの深さは、前記第１トレンチの深さ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の内部に選択的に設けられた、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備える。前記第２半導体領域と前記第５半導体領域とは、前記第１トレンチと前記第２トレンチとが並ぶ方向と直交する方向に交互に配置されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記金属電極は、金属膜とソース電極との積層膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２炭化珪素半導体層の内部の、前記第２半導体領域よりも深い位置に選択的に設けられ、前記第２トレンチの側壁において前記金属電極に接する、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１炭化珪素半導体層の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられた、前記第１炭化珪素半導体層よりも不純物濃度の高い第１導電型の第３炭化珪素半導体層をさらに備えることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程を行う。次に、前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程を行う。次に、前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程を行う。次に、前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程を行う。前記第２トレンチの側壁の前記ショットキー接合が形成されている部分の深さ方向の距離を、１つの前記第１トレンチを挟んで隣り合う前記第２トレンチの中心間の距離に対して１／１０以上となる高さにする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程を行う。次に、前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程を行う。次に、前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程を行う。次に、前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程を行う。前記第２工程では、前記第２炭化珪素半導体層として第１領域と、前記第１領域よりも不純物濃度が高い第２領域と、を形成する。前記第４工程では、前記第６工程の際に前記第１トレンチの側壁において前記第１領域と前記ゲート絶縁膜とが接触するように、側壁に前記第１領域が露出する前記第１トレンチを形成する。前記第５工程では、前記第７工程の際に前記第２トレンチの側壁において前記第２領域と前記金属電極とが接触するように、側壁に前記第２領域が露出する前記第２トレンチを形成する。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程を行う。次に、前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程を行う。次に、前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程を行う。次に、前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程を行う。次に、前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程を行う。前記第５工程の後、前記第６工程の前に、前記第２トレンチの側壁に対して斜めの方向から第２導電型不純物を導入して、前記第２炭化珪素半導体層の内部の、前記第２半導体領域よりも深い位置に、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域を選択的に形成する。前記第７工程では、前記第２トレンチの側壁において前記第５半導体領域と前記金属電極とを接触させる。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程は、次の３つの工程を含む。まず、前記第１炭化珪素半導体層の一部である第１導電型の下部炭化珪素半導体層を形成する工程を行う。次に、前記下部炭化珪素半導体層の表面層に前記第１半導体領域を選択的に形成する工程を行う。そして、前記下部炭化珪素半導体層の表面に、前記第１炭化珪素半導体層の残りの部分である第１導電型の上部炭化珪素半導体層を形成して、前記下部炭化珪素半導体層および前記上部炭化珪素半導体層からなり、表面よりも深い位置に前記第１半導体領域が位置する前記第１炭化珪素半導体層を形成する工程を行うことを特徴とする。
上述した発明によれば、第２トレンチの側壁にのみ第１炭化珪素半導体層と金属電極とのショットキー接合が形成されるため、第１炭化珪素半導体層と金属電極とで形成される寄生ショットキーダイオードがオンしたときに、第２炭化珪素半導体層と第１炭化珪素半導体層とで形成される寄生ｐｎダイオードがオンしない。また、第２トレンチの底部およびコーナー部の全面において金属電極が第１半導体領域に覆われることで、ＭＯＳＦＥＴのオフ時に、第１炭化珪素半導体層と金属電極とのショットキー接合にかかる電界を緩和させることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、寄生ｐｎダイオードのバイポーラ動作による経年劣化を防止することができ、かつリーク電流を低減させることができるという効果を奏する。
実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。 図１のコンタクトトレンチ付近の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。 図１９のコンタクトトレンチ付近の平面レイアウトを示す平面図である。 比較例１として挙げるトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。 実施例にかかる半導体装置のショットキーダイオード成分の比率を示す特性図である。 比較例２として挙げるトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。 実施例にかかる半導体装置のリーク電流を示す特性図である。 従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。 従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴの別の一例の活性領域の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図２は、図１のコンタクトトレンチ付近の平面レイアウトを示す平面図である。図２では、ゲート絶縁膜６を図示省略する。図１に示す実施の形態１にかかる半導体装置は、活性領域において、半導体基体（半導体チップ）１０のおもて面側に、ゲートトレンチ（第１トレンチ）５と、コンタクトトレンチ（第２トレンチ）８と、を備えたトレンチ型ＳｉＣ−ＭＯＳＦＥＴである。活性領域とは、電流駆動を担う領域（オン状態のときに電流が流れる領域）である。ゲートトレンチ５とは、ゲート絶縁膜６を介してゲート電極７が埋め込まれたトレンチである。コンタクトトレンチ８とは、後述するおもて面電極（金属電極：ソース電極１１および金属膜１２）が埋め込まれ、当該おもて面電極とのコンタクト（電気的接触部）を内壁８ａ〜８ｃに形成したトレンチである。
具体的には、図１，２に示すように、半導体基体１０は、例えば、ｎ+型ドレイン層１であるｎ+型炭化珪素（ＳｉＣ）基板（第３炭化珪素半導体層）上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層（第１炭化珪素半導体層）と、ｐ型ベース領域３となるｐ型エピタキシャル層（第２炭化珪素半導体層）と、を順に成長させた炭化珪素エピタキシャル基板である。ｎ型ドリフト領域２は、ｎ+型ドレイン層１上に順に積層した不純物濃度の異なるｎ-型領域（以下、第１ｎ-型ドリフト領域とする）２ａおよびｎ型領域（以下、第２ｎ型ドリフト領域とする）２ｂで構成される。半導体基体１０のおもて面（エピタキシャル層側の面）側には、ｐ型ベース領域３、ｎ+型ソース領域（第２半導体領域）４、ｐ+型コンタクト領域（第５半導体領域）１４、ゲートトレンチ５、ゲート絶縁膜６およびゲート電極７からなるトレンチ型のＭＯＳゲート構造が設けられている。
ｐ型ベース領域３は、ｎ型ドリフト領域２の、ｎ+型ドレイン層１側に対して反対側の面（第２ｎ型ドリフト領域２ｂの表面）上にエピタキシャル成長されている。ｎ+型ソース領域４およびｐ+型コンタクト領域１４は、ｐ型ベース領域３の内部に例えばイオン注入によりそれぞれ選択的に形成された拡散領域である。ｎ+型ソース領域４は、後述するゲート絶縁膜６を挟んでゲート電極７に対向する。ｎ+型ソース領域４およびｐ+型コンタクト領域１４は、後述するようにストライプ状の平面レイアウトに配置されたゲートトレンチ５とコンタクトトレンチ８との間に、ゲートトレンチ５およびコンタクトトレンチ８のストライプ状に延びる方向（以下、第１方向とする）ｘに交互に繰り返し配置されている。ｐ+型コンタクト領域１４は、おもて面電極とのコンタクト抵抗を低減する機能を有する。
ゲートトレンチ５は、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。ゲートトレンチ５は、基体おもて面からｎ+型ソース領域４、ｐ+型コンタクト領域１４およびｐ型ベース領域３を貫通して第２ｎ型ドリフト領域２ｂに達する。ゲートトレンチ５の内部には、ゲートトレンチ５の内壁に沿ってゲート絶縁膜６が設けられ、ゲート絶縁膜６の内側にゲート電極７が設けられている。すなわち、ゲート電極７は、ゲートトレンチ５の側壁に設けられたゲート絶縁膜６を挟んでｎ+型ソース領域４およびｐ+型コンタクト領域１４に対向する。図１には、隣り合うゲートトレンチ５間（メサ部）のみを図示するが、ゲートトレンチ５は活性領域に配置される単位セル（素子の機能単位）ごとに配置されている（図３〜１９においても同様）。
コンタクトトレンチ８は、隣り合うゲートトレンチ５間に、ゲートトレンチ５に平行に、かつゲートトレンチ５と離して、第１方向ｘに延びるストライプ状の平面レイアウトに配置されている。例えば、すべてのメサ部にコンタクトトレンチ８を配置する場合、ゲートトレンチ５およびコンタクトトレンチ８は、第１方向ｘと直交する方向（以下、第２方向とする）ｙに互いに離して交互に繰り返し配置される。コンタクトトレンチ８は、基体おもて面からｎ+型ソース領域４、ｐ+型コンタクト領域１４およびｐ型ベース領域３を貫通し、第２ｎ型ドリフト領域２ｂを経て後述するｐ型半導体領域１３に達する。コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５の深さｄ１以上である（ｄ２≧ｄ１）。コンタクトトレンチ８の幅ｗ２は、ゲートトレンチ５の幅ｗ１よりも広くてもよい（ｗ２＞ｗ１）。
第２ｎ型ドリフト領域２ｂの内部には、第１ｎ-型ドリフト領域２ａとの境界付近に、ｐ型半導体領域（第１半導体領域）１３が選択的に設けられている。ｐ型半導体領域１３にはコンタクトトレンチ８が達しており、ｐ型半導体領域１３はコンタクトトレンチ８の底部８ａおよびコーナー部８ｂの全面に露出されている。コンタクトトレンチ８のコーナー部８ｂとは、コンタクトトレンチ８の底部８ａと側壁８ｃとが交わる箇所であり、所定の曲率で湾曲した角部である。ｐ型半導体領域１３の幅ｗ３は、コンタクトトレンチ８の幅ｗ２よりも広い（ｗ３＞ｗ２）。すなわち、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂにはｐ型半導体領域１３が露出し、コンタクトトレンチ８の側壁８ｃには、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３および第２ｎ型ドリフト領域２ｂが露出している。
ｐ型半導体領域１３は、基体おもて面からの深さを第２ｎ型ドリフト領域２ｂよりも浅くすることが好ましい。すなわち、ｐ型半導体領域１３は、第１ｎ-型ドリフト領域２ａと第２ｎ型ドリフト領域２ｂとの界面から離して配置されることが好ましい。その理由は、耐圧構造領域（不図示）の耐圧よりも活性領域の耐圧を低くすることができるからである。耐圧構造領域とは、活性領域の周囲を囲み、第２ｎ型ドリフト領域２ｂの基体おもて面側の電界を緩和して耐圧を保持する領域である。ゲートトレンチ５の底部からｐ型半導体領域１３の下面（ドレイン側の面）までは、ゲートトレンチ５の底部においてゲート絶縁膜６の絶縁破壊を回避可能な程度に電界を緩和することができる距離ｄ３で離れていることが好ましい。
ゲート電極７を覆うように層間絶縁膜９が設けられている。層間絶縁膜９を深さ方向ｚに貫通するコンタクトホール９ａには、基体おもて面に露出するｎ+型ソース領域４およびｐ+型コンタクト領域１４が露出され、コンタクトトレンチ８の内壁に露出する上記各半導体領域が露出されている。コンタクトホール９ａに露出する基体おもて面およびコンタクトトレンチ８の内壁に沿って、例えばニッケル（Ｎｉ）からなる金属膜１２が設けられている。金属膜１２は、後述するソース電極１１とともにおもて面電極として機能する。金属膜１２は、基体おもて面からコンタクトトレンチ８の側壁８ｃにわたってｎ+型ソース領域４およびｐ+型コンタクト領域１４に接する。これにより、基体おもて面側に形成した各部（ｎ+型ソース領域４およびｐ+型コンタクト領域１４）とおもて面電極とのコンタクト面積が大きくなり、低コンタクト抵抗化が可能となる。また、コンタクト抵抗を増加させずに微細化が可能となる。
また、金属膜１２は、コンタクトトレンチ８の底部８ａからコーナー部８ｂの全面にわたってｐ型半導体領域１３に接する。金属膜１２は、コンタクトトレンチ８の側壁８ｃにおいて第２ｎ型ドリフト領域２ｂに接し、第２ｎ型ドリフト領域２ｂとのショットキー接合を形成する。すなわち、コンタクトトレンチ８の側壁８ｃの、ｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合からｐ型半導体領域１３の上端部（ソース側の端部）までの部分のみショットキー接合となっている。コンタクトトレンチ８の側壁８ｃのショットキー接合が形成されている部分の深さ方向ｚの距離ｄ４は、セルピッチに対して１／１０以上となる高さであることが好ましい。その理由は、後述する第２ｎ型ドリフト領域２ｂとおもて面電極との寄生ショットキーダイオードがオンしたときに、ソース側からドレイン側へ向う電流３３（図３参照）を還流ダイオードとしての機能を満たす程度まで寄生ｐｎダイオードにビルトイン電圧以上の電圧が印加されないように十分に流すことができるからである。セルピッチとは、１つのゲートトレンチ５を挟んで隣り合うコンタクトトレンチ８の中心間の距離である。
ソース電極１１は、コンタクトホール９ａおよびコンタクトトレンチ８の内部に金属膜１２を介して設けられ、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３に電気的に接続されている。これによって、ＭＯＳＦＥＴのオフ時、後述するようにコンタクトトレンチ８の底部８ａおよびコーナー部８ｂに、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの寄生ｐｎダイオード２２が形成される（図３参照）。また、コンタクトトレンチ８の側壁８ｃに、第２ｎ型ドリフト領域２ｂとおもて面電極（ソース電極１１および金属膜１２）との寄生ショットキーダイオード２３が形成される。すなわち、ソース・ドレイン間に、寄生ｐｎダイオード２１に並列に寄生ショットキーダイオード２３が形成されている（図３参照）。半導体基体１０の裏面（ｎ+型ドレイン層１側の面）には、裏面電極としてドレイン電極（不図示）が設けられている。ｎ+型ドレイン層１は、ドレイン電極とのコンタクト抵抗を低減させる機能を有する。
次に、実施の形態１にかかる半導体装置のオフ時の動作（電流の流れ）について説明する。図３は、実施の形態１にかかる半導体装置のオフ時の動作を示す説明図である。図３には、図１，２に示すＭＯＳＦＥＴのオフ時の電流３３の流れを白抜き矢印で示す。図３では図１の金属膜１２を図示省略する。おもて面電極に正電圧が印加され、ドレイン電極に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、コンタクトトレンチ８の底部８ａおよびコーナー部８ｂ付近において、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びる。上述したように第２ｎ型ドリフト領域２ｂとおもて面電極とのショットキー接合はコンタクトトレンチ８の側壁８ｃに形成されているため、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から空乏層３２が伸びることにより、オフ時に寄生ショットキーダイオード２３に電界が印加されにくい。符号３１は、ＭＯＳＦＥＴのオフ時にｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとの間のｐｎ接合から伸びる空乏層である。また、オン時には、ｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２１を介さずに、コンタクトトレンチ８の側壁８ｃに形成された寄生ショットキーダイオード２３を介してソース側からドレイン側へ電流３３が流れる。すなわち、オン時には、炭化珪素基板に形成されるボディーダイオードのうち、寄生ショットキーダイオード２３のみが動作し、ｐ型ベース領域３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２１、および、ｐ型半導体領域１３と第２ｎ型ドリフト領域２ｂとで形成される寄生ｐｎダイオード２２は動作しない。このため、寄生ｐｎダイオード２１，２２がオンしてバイポーラ動作することによる経年劣化が生じない。
次に、実施の形態１にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図４〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に、第１ｎ-型ドリフト領域２ａとなる例えば３０μｍの厚さのｎ-型エピタキシャル層を成膜（形成）する。ｎ+型ドレイン層１の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。第１ｎ-型ドリフト領域２ａの不純物濃度は、例えば、２×１０15／ｃｍ3以上４×１０15／ｃｍ3以下程度であってもよい。
次に、フォトリソグラフィと、リン（Ｐ）や窒素（Ｎ）などのｎ型不純物のイオン注入とにより、活性領域における第１ｎ-型ドリフト領域２ａの表面層に、例えば０．３μｍ以上１．５μｍ以下程度の深さで第２ｎ型ドリフト領域２ｂを形成する。第２ｎ型ドリフト領域２ｂの不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。次に、フォトリソグラフィと、アルミニウム（Ａｌ）などのｐ型不純物のイオン注入により、第２ｎ型ドリフト領域２ｂの表面層に、０．３μｍ以上１．５μｍ以下程度の深さでｐ型半導体領域１３を選択的に形成する。ｐ型半導体領域１３の不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度であってもよい。
ｐ型半導体領域１３の幅ｗ３は、例えば、後に形成されるコンタクトトレンチ８の両側壁よりもそれぞれ外側に０．０５μｍ以上程度広いことが好ましく、具体的には０．０５μｍ以上５．０μｍ以下程度であることがよい。その理由は、ｐ型半導体領域１３の幅ｗ３が上記範囲よりも狭い場合、ＭＯＳＦＥＴのオフ時にリーク電流が大きくなり、広い場合、セルピッチ短縮による高性能化が困難となるからである。また、このとき、ｐ型半導体領域１３は第１ｎ-型ドリフト領域２ａに達しない深さで形成することが好ましい。その理由は、上述したとおりである。また、上述したようにゲート絶縁膜６の電界緩和の観点から、ゲートトレンチ５の底部からｐ型半導体領域１３の下側（ドレイン側）の面までの距離ｄ３は、例えば１．０μｍ以上２．５μｍ以下程度であることが好ましい。ここまでの状態が図４に示されている。
次に、エピタキシャル成長によりｐ型半導体領域１３を覆うように例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度のｎ型エピタキシャル層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜し、第２ｎ型ドリフト領域２ｂの厚さを厚くする。ここまでの状態が図５に示されている。次に、エピタキシャル成長により、第２ｎ型ドリフト領域２ｂの表面に、ｐ型ベース領域３となる例えば０．３μｍ以上２．０μｍ以下程度の厚さのｐ型エピタキシャル層を成膜する。ここまでの工程により、ｎ+型ドレイン層１である炭化珪素基板上に、ｎ型ドリフト領域２となるｎ型エピタキシャル層と、ｐ型ベース領域３となるｐ型エピタキシャル層と、を順に成長させた半導体基体（炭化珪素エピタキシャルウエハ）１０が作製される。ｐ型ベース領域３の不純物濃度は、例えば、１×１０15／ｃｍ3以上１×１０19／ｃｍ3以下程度であってもよい。
次に、フォトリソグラフィと、リンや窒素などのｎ型不純物のイオン注入により、ｐ型ベース領域３の表面層にｎ+型ソース領域４を選択的に形成する。次に、フォトリソグラフィと、アルミニウムなどのｐ型不純物のイオン注入とにより、ｐ型ベース領域３の表面層に、第１方向ｘにｎ+型ソース領域４と交互繰り返し配置されるようにｐ+型コンタクト領域１４を選択的に形成する。ｎ+型ソース領域４の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ｐ+型コンタクト領域１４の不純物濃度は、例えば、１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。ｎ+型ソース領域４およびｐ+型コンタクト領域１４の深さは、ともに、例えば０．１μｍ以上０．５μｍ以下程度であってもよい。ｎ+型ソース領域４とｐ+型コンタクト領域１４とを形成する順序は入れ替えてもよい。ここまでの状態が図６に示されている。
次に、基体おもて面（ｎ+型ソース領域４側の面）上に、酸化膜４１を例えば１．５μｍ以上２．５μｍ以下程度の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより酸化膜４１をパターニングし、酸化膜４１の、コンタクトトレンチ８に対応する部分を除去する。次に、酸化膜４１のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜４１の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂがｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。このとき、後にコンタクトトレンチ８の側壁８ｃに形成されるショットキー接合の深さ方向ｚの距離ｄ４が上記範囲を満たすように、コンタクトトレンチ８の側壁８ｃに第２ｎ型ドリフト領域２ｂを露出させる。具体的には、コンタクトトレンチ８の深さｄ２は、後述するゲートトレンチ５の深さｄ１以上で、例えば１．０μｍ以上５．０μｍ以下程度であってもよい。また、コンタクトトレンチ８の幅ｗ２は、例えば０．１μｍ以上３．０μｍ以下程度であってもよい。ここまでの状態が図７に示されている。
次に、酸化膜４１の残部を例えばフッ酸（ＨＦ）で除去した後、基体おもて面上に例えば１．５μｍ以上２．５μｍ以下程度の厚さで新に酸化膜４２を堆積する。次に、フォトリソグラフィおよびエッチングにより酸化膜４２をパターニングし、酸化膜４２の、ゲートトレンチ５に対応する部分を除去する。次に、酸化膜４２のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜４２の残部をマスクとしてエッチングを行い、ゲートトレンチ５を形成する。ゲートトレンチ５の深さｄ１は、例えば、０．５μｍ以上５．０μｍ以下程度であってもよい。ゲートトレンチ５の幅ｗ１は、例えば、０．５μｍ以上２．０μｍ以下程度であってもよい。ゲートトレンチ５とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。ここまでの状態が図８に示されている。
次に、酸化膜４２の残部を除去した後、ゲートトレンチ５の内壁に沿うように、ゲート絶縁膜６となる例えば１０ｎｍ以上５００ｎｍ以下程度の厚さの酸化膜（ＳｉＯ2膜）４３を堆積し、８００℃以上１２００℃以下程度の温度の窒素（Ｎ2）雰囲気で熱処理する。次に、ゲートトレンチ５の内部の酸化膜４３の内側に埋め込むように、基体おもて面上に例えばポリシリコン（ｐｏｌｙ−Ｓｉ）層を０．３μｍ以上１．５μｍ以下の厚さで堆積する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングしてゲート電極７を形成する。ここまでの状態が図９に示されている。
次に、基体おもて面上に、層間絶縁膜９として例えば０．５μｍ以上１．５μｍ以下程度の厚さの酸化膜を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９をパターニングしてコンタクトホール９ａを形成する。このとき、層間絶縁膜９とともに酸化膜４３もパターニングして、各半導体領域を露出させる。これにより、層間絶縁膜９のパターニングに用いたレジスト膜４４の開口部（すなわちコンタクトホール９ａ）には、基体おもて面およびコンタクトトレンチ８の内壁に、ｎ+型ソース領域４、ｐ+型コンタクト領域１４、ｐ型ベース領域３、第２ｎ型ドリフト領域２ｂおよびｐ型半導体領域１３が露出される。
次に、層間絶縁膜９のパターニングに用いたレジスト膜４４を残した状態で、レジスト膜４４の開口部に露出する基体おもて面およびコンタクトトレンチ８の内壁に沿って金属膜１２を堆積（形成）する。ここまでの状態が図１０に示されている。次に、ここまでの各処理を行った半導体基体１０を例えばアセトンに浸し、レジスト膜４４とともに、レジスト膜４４上の金属膜１２を除去するリフトオフ処理を行う。次に、コンタクトトレンチ８の内部に埋め込むように、基体おもて面上に例えばアルミニウムからなるソース電極１１を堆積（形成）する。その後、ウエハを個々のチップ状に切断することで、図１，２に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、コンタクトトレンチの底部およびコーナー部の全面にわたっておもて面電極を覆うように、コンタクトトレンチよりも幅の広いｐ型半導体領域を設けることで、コンタクトトレンチの側壁にのみ第２ｎ型ドリフト領域とおもて面電極とのショットキー接合が形成される。これにより、第２ｎ型ドリフト領域とおもて面電極とで形成される寄生ショットキーダイオードがオンしたときに、ｐ型ベース領域と第２ｎ型ドリフト領域とで形成される寄生ｐｎダイオードがオンしない。このため、寄生ｐｎダイオードのバイポーラ動作による経年劣化が生じない。また、コンタクトトレンチの底部およびコーナー部の全面においておもて面電極がｐ型半導体領域に覆われることで、ＭＯＳＦＥＴのオフ時に、第２ｎ型ドリフト領域とおもて面電極とのショットキー接合にかかる電界を緩和させることができる。これにより、第２ｎ型ドリフト領域とおもて面電極とで形成される寄生ショットキーダイオードのリーク電流を低減することができる。また、実施の形態１によれば、炭化珪素基板に形成されるボディーダイオードのうち、寄生ショットキーダイオードが動作してモノポーラ動作となる。このため、逆回復動作時の逆回復電流をほぼゼロにすることができ、ターンオン損失やサージ電圧を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１１は、実施の形態２にかかる半導体装置の活性領域の構造を示す断面図である。図１１のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートトレンチ５１の底部５１ａおよびコーナー部５１ｂの全面にわたってゲート絶縁膜６を介してゲート電極７を覆うｐ型半導体領域（以下、第２ｐ型半導体領域（第４半導体領域）とする）５２が設けられている点である。
第２ｐ型半導体領域５２は、第２ｎ型ドリフト領域２ｂの内部に、コンタクトトレンチ８の底部８ａのｐ型半導体領域（以下、第１ｐ型半導体領域とする）１３と離して設けられている。第２ｐ型半導体領域５２の幅ｗ４は、ゲートトレンチ５１の幅ｗ１よりも広い（ｗ４＞ｗ１）。このように第２ｐ型半導体領域５２を設けることで、ゲートトレンチ５１の底部５１ａにおいてゲート絶縁膜６にかかる電界を緩和することができる。これにより、ゲートトレンチ５１の底部５１ａから第１ｐ型半導体領域１３の下面までの距離（図１の符号ｄ３）を所定範囲以上広くしなくても、ゲート絶縁膜６にかかる電界を緩和させることができる。このため、コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であってもよい（ｄ２≦ｄ１）。
次に、実施の形態２にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製する場合を例に説明する。図１２〜１６は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法は、例えば、実施の形態１にかかる半導体装置の製造方法において第１ｐ型半導体領域１３を形成する際に、第１ｐ型半導体領域１３とともに第２ｐ型半導体領域５２を形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ+型ドレイン層１となる炭化珪素基板（半導体ウエハ）のおもて面に第１ｎ-型ドリフト領域２ａをエピタキシャル成長させ、フォトリソグラフィおよびイオン注入により第１ｎ-型ドリフト領域２ａの表面層に第２ｎ型ドリフト領域２ｂを形成する。
次に、実施の形態１と同様に、フォトリソグラフィおよびイオン注入により第２ｎ型ドリフト領域２ｂの表面層に第１ｐ型半導体領域１３を選択的に形成する。このとき、第２ｎ型ドリフト領域２ｂの表面層に、第１ｐ型半導体領域１３とともに、第１ｐ型半導体領域１３と離して、第２ｐ型半導体領域５２を選択的に形成する。第１ｐ型半導体領域１３の幅ｗ３は、実施の形態１と同じであってもよい。第２ｐ型半導体領域５２の幅ｗ４は、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ここまでの状態が図１２に示されている。
次に、実施の形態１と同様に、エピタキシャル成長により第１，２ｐ型半導体領域１３，５２を覆うようにｎ型エピタキシャル層を成長させて第２ｎ型ドリフト領域２ｂの厚さを厚くする。次に、実施の形態１と同様に、第２ｎ型ドリフト領域２ｂ上にｐ型ベース領域３をエピタキシャル成長させて、半導体基体（炭化珪素エピタキシャルウエハ）１０を作製する。そして、実施の形態１と同様にフォトリソグラフィおよびイオン注入を繰り返し行い、ｐ型ベース領域３の表面層にｎ+型ソース領域４およびｐ+型コンタクト領域１４を順にそれぞれ選択的に形成する。ここまでの状態が図１３に示されている。
次に、実施の形態１と同様に、酸化膜４１の残部をマスクとしてエッチングを行い、底部８ａおよびコーナー部８ｂが第１ｐ型半導体領域１３に達する深さｄ２でコンタクトトレンチ８を形成する。ここまでの状態が図１４に示されている。次に、酸化膜４１の残部を例えばフッ酸（ＨＦ）で除去した後、実施の形態１と同様に、酸化膜４２の残部をマスクとしてエッチングを行い、ゲートトレンチ５１を形成する。このとき、底部５１ａおよびコーナー部５１ｂが第２ｐ型半導体領域５２に達する深さｄ１でゲートトレンチ５１を形成する。ここでは、ゲートトレンチ５１の深さｄ１がコンタクトトレンチ８の深さｄ２とほぼ同じである場合を示す。ここまでの状態が図１５に示されている。
コンタクトトレンチ８の深さｄ２は、ゲートトレンチ５１の深さｄ１以下であることが好ましく、実施の形態１と同じ範囲内で設定されてもよい。コンタクトトレンチ８の幅ｗ２は、例えば、実施の形態１と同様であってもよい。ゲートトレンチ５１の深さｄ１は、実施の形態１と同じ範囲内で設定されてもよい。ゲートトレンチ５１の幅ｗ１は、実施の形態１と同様であってもよい。ゲートトレンチ５１とコンタクトトレンチ８とを形成する順序を入れ替えてもよい。また、ゲートトレンチ５１の深さｄ１とコンタクトトレンチ８の深さｄ２とが同じである場合、ゲートトレンチ５１とコンタクトトレンチ８とを同一エッチングマスクを用いて形成してもよい。
次に、実施の形態１と同様に、ゲート絶縁膜６となる酸化膜４３の形成後、ゲート電極７となるゲートポリシリコン層の堆積およびパターニングを行う。ここまでの状態が図１６に示されている。その後、実施の形態１と同様に、層間絶縁膜９の形成以降の工程を順に行うことで、図１１に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲートトレンチの底部およびコーナー部の全面にわたってゲート絶縁膜を介してゲート電極を覆う第２ｐ型半導体領域を設けることで、ゲートトレンチの底部においてゲート絶縁膜にかかる電界を緩和することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１７は、実施の形態３にかかる半導体装置の活性領域の構造を示す断面図である。図１７のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース領域３のゲートトレンチ５側の不純物濃度をコンタクトトレンチ８側の不純物濃度よりも低くした点である。
具体的には、隣り合うゲートトレンチ５とコンタクトトレンチ８との間において、基体おもて面の表面層には、ゲートトレンチ５側にｐ-型領域（第２炭化珪素半導体層）５３ａが選択的に設けられ、コンタクトトレンチ８側にｐ型領域（第３半導体領域）５３ｂが選択的に設けられている。ｐ-型領域５３ａは、ゲートトレンチ５の側壁に設けられたゲート絶縁膜６を挟んでゲート電極７に対向する。また、ｐ-型領域５３ａは、コンタクトトレンチ８側においてｐ型領域５３ｂに接する。ｐ-型領域５３ａの深さは、ｐ型領域５３ｂの深さよりも浅いことが好ましい。ｐ型領域５３ｂは、コンタクトトレンチ８の側壁８ｃに露出されている。
例えば、３３００Ｖ耐圧クラスである場合、ｐ-型領域５３ａの不純物濃度は、例えば１×１０14／ｃｍ3以上１×１０16／ｃｍ3以下程度であってもよい。ｐ型領域５３ｂは、例えば、ゲートトレンチ５の側壁から０．０１μｍ以上０．２μｍ以下程度離して配置される。ｐ型領域５３ｂの不純物濃度は、例えば１×１０17／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。これらｐ-型領域５３ａおよびｐ型領域５３ｂは、ｐ型ベース領域３として機能する。ｐ-型領域５３ａおよびｐ型領域５３ｂ（ｐ型ベース領域３）の内部には、実施の形態１と同様の平面レイアウトで、ｎ+型ソース領域４およびｐ+型コンタクト領域（不図示）がそれぞれ選択的に設けられている。
実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、第２ｎ型ドリフト領域２ｂ上にｐ-型領域５３ａとなるｐ-型エピタキシャル層を成長させた後、ｐ-型領域５３ａを貫通して第２ｎ型ドリフト領域２ｂに達するｐ型領域５３ｂを選択的に形成すればよい。具体的には、実施の形態１と同様に、第１ｎ-型ドリフト領域２ａの形成から、ｐ型半導体領域１３の形成を経て、第２ｎ型ドリフト領域２ｂをエピタキシャル成長させるまでの工程を順に行う。次に、第２ｎ型ドリフト領域２ｂ上に、ｐ-型領域５３ａとなるｐ-型エピタキシャル層を成長させる。次に、フォトリソグラフィおよびイオン注入により、ｐ-型領域５３ａを貫通して第２ｎ型ドリフト領域２ｂに達するｐ型領域５３ｂを選択的に形成する。
ｐ-型領域５３ａとなるｐ-型エピタキシャル層の厚さは、例えば０．３μｍ以上２．０μｍ以下程度であってもよい。ｐ型領域５３ｂの基体おもて面からの深さは、例えばｐ-型領域５３ａよりもｎ+型ソース領域４との境界から深い位置に達している。その後、実施の形態１と同様に、ｎ+型ソース領域４およびｐ+型コンタクト領域１４の形成以降の工程を順に行うことで、図１７に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ｐ型ベース領域のゲートトレンチ側をコンタクトトレンチ側よりも不純物濃度の低いｐ-型領域とすることで、活性領域の基体おもて面側の素子構造に対してゲート閾値電圧を低下させずにチャネルの移動度を高くすることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１８は、実施の形態４にかかる半導体装置の活性領域の構造を示す断面図である。図１８のコンタクトトレンチ８付近の平面レイアウトは、実施の形態１と同様である（図２参照）。実施の形態４にかかる半導体装置は、実施の形態２に実施の形態３を適用した構成となっている。
すなわち、実施の形態４にかかる半導体装置は、ゲートトレンチ５１の底部５１ａおよびコーナー部５１ｂに設けられた第２ｐ型半導体領域５２と、ｐ-型領域５３ａおよびｐ型領域５３ｂからなるｐ型ベース領域３と、を備える。実施の形態４にかかる半導体装置の製造方法は、実施の形態３と同様に第１ｎ-型ドリフト領域２ａの形成からｐ-型領域５３ａおよびｐ型領域５３ｂの形成までの工程を順に行った後、実施の形態２と同様にｎ+型ソース領域４およびｐ+型コンタクト領域１４の形成以降の工程を順に行えばよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１９は、実施の形態５にかかる半導体装置の活性領域の構造を示す断面図である。図２０は、図１９のコンタクトトレンチ付近の平面レイアウトを示す平面図である。図２０では、ゲート絶縁膜６を図示省略する。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、隣り合うゲートトレンチ５とコンタクトトレンチ８との間のコンタクトトレンチ８側に、かつｎ+型ソース領域（第２半導体領域）５４よりも深い位置にｐ+型コンタクト領域（第５半導体領域）５５が選択的に設けられている点である。ｎ+型ソース領域５４は、隣り合うゲートトレンチ５とコンタクトトレンチ８との間において、ｐ型ベース領域３の基体おもて面側の表面層全体にわたって設けられ、基体おもて面の全面に露出されている（図２０）。
実施の形態５にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、コンタクトトレンチ８の形成後に、コンタクトトレンチ８の側壁８ｃからｐ型不純物をイオン注入することでｐ+型コンタクト領域５５を形成する点である。具体的には、まず、実施の形態１と同様に、第１ｎ-型ドリフト領域２ａの形成からｐ型ベース領域３の形成までの工程を順に行う。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域においてｐ型ベース領域３の表面層全体にｎ+型ソース領域５４を選択的に形成する。ｎ+型ソース領域５４のイオン注入条件は、実施の形態１と同様であってもよい。次に、ｎ+型ソース領域５４およびｐ型ベース領域３を貫通して、第２ｎ型ドリフト領域２ｂの内部のｐ型半導体領域１３に達するコンタクトトレンチ８を形成する。コンタクトトレンチ８の形成方法は、実施の形態１と同様である。コンタクトトレンチ８の深さは、実施の形態１と同様であってもよい。また、コンタクトトレンチ８の幅は、例えば０．１μｍ以上１０．０μｍ以下程度であってもよい。
次に、コンタクトトレンチ８の一方の側壁８ｃに対して斜めの方向からアルミニウムなどのｐ型不純物をイオン注入（以下、斜めイオン注入とする）し、コンタクトトレンチ８の一方の側壁８ｃに露出するｐ型ベース領域３の内部にｐ+型コンタクト領域５５を選択的に形成する。この斜めイオン注入の角度は、コンタクトトレンチ８の一方の側壁８ｃに対して例えば２５°以上８９°以下程度であってもよい。次に、コンタクトトレンチ８の他方の側壁８ｃに対してｐ型不純物の斜めイオン注入を行い、コンタクトトレンチ８の他方の側壁８ｃに露出するｐ型ベース領域３の内部にｐ+型コンタクト領域５５を選択的に形成する。この斜めイオン注入の角度は、コンタクトトレンチ８の他方の側壁８ｃに対して例えば−８９°以上−２５°以下程度であってもよい。各斜めイオン注入においては、ｎ+型ソース領域５４の下面（ドレイン側の面）に接するようにｐ+型コンタクト領域５５を形成する。各斜めイオン注入の条件は、例えば、加速エネルギーを３０ｋｅＶ程度とし、ドーズ量を１×１０13／ｃｍ2以上１×１０15／ｃｍ2以下程度としてもよい。これによって、ｐ型ベース領域３の内部に、コンタクトトレンチ８の側壁８ｃに露出するように、例えば１×１０17／ｃｍ3以上の不純物濃度でｐ+型コンタクト領域５５が選択的に形成される。その後、実施の形態１と同様に、ゲート絶縁膜６の形成以降の工程を順に行うことで、図１９，２０に示すトレンチ型ＳｉＣ−ＭＯＳＦＥＴが完成する。
また、上述した実施の形態５にかかる半導体装置の製造方法において、斜めイオンに代えて、ｐ型ベース領域３の形成後、ｎ+型ソース領域５４の形成前に、フォトリソグラフィおよびイオン注入（基体おもて面と直交する方向からのイオン注入）によりｐ+型コンタクト領域５５を選択的に形成してもよい。この場合のｐ+型コンタクト領域５５の不純物濃度は、例えば１×１０17／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態５に実施の形態２〜４を適用可能であり、実施の形態２〜４と同様の効果を得ることができる。
（実施例１）
次に、本発明にかかる半導体装置のソース・ドレイン間に流れる電流のうち寄生ショットキーダイオードを介して流れる電流（以下、ショットキーダイオード成分とする）の比率について検証した。図２１は、比較例１として挙げるトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。図２２は、実施例にかかる半導体装置のショットキーダイオード成分の比率を示す特性図である。上述した実施の形態１にかかる半導体装置（図１，２参照）の製造方法にしたがい、上記諸条件でトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、実施例とする）。すなわち、実施例においては、コンタクトトレンチ８の側壁８ｃに寄生ショットキーダイオードが形成されている。
また、比較として、図２１に示すように、コンタクトトレンチ１０８の内壁に寄生ショットキーダイオードが形成されるが、ＭＯＳＦＥＴのオフ時に還流ダイオードとして寄生ｐｎダイオードがオンする従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、比較例１とする）。比較例１は、例えば上記特許文献２に相当する。具体的には、比較例１には、コンタクトトレンチ１０８の側壁１０８ｃおよびコーナー部１０８ｂの全面にわたっておもて面電極を覆うｐ型ベース領域１２３が設けられ、コンタクトトレンチ１０８の底部１０８ａに寄生ショットキーダイオードが形成される。比較例１のｐ型ベース領域１２３以外の構成は、従来例２（図２６参照）と同様である。
これら実施例および比較例１において、ボディーダイオードを還流ダイオードとして用い、当該還流ダイオードをオンさせたときのソース・ドレイン間に流れる電流に対するショットキーダイオード成分の比率（＝ショットキーダイオード成分／ソース・ドレイン間に流れる電流×１００［％］）を図２２に示す。ソース・ドレイン間に流れる電流のうち寄生ｐｎダイオードを介して流れる電流（以下、ｐｎダイオード成分とする）の比率は、１００−ショットキーダイオード成分の比率［％］で算出される。
図２２に示す結果より、比較例１では、ソース・ドレイン間に、寄生ダイオードおよび寄生ショットキーダイオードを介して電流が流れていることが確認された。ショットキーダイオード成分の比率は、ＭＯＳＦＥＴのセルピッチに応じて変化している。すなわち、比較例１では、寄生ダイオードがオンして通電することで、寄生ダイオードのバイポーラ動作による経年劣化が生じる。一方、実施例においては、寄生ダイオードを介さずに、寄生ショットキーダイオードを介してソース・ドレイン間に電流が流れ、寄生ダイオードがオンしないことが確認された（ショットキーダイオード成分＝１００％）。すなわち、実施例においては、寄生ダイオードのバイポーラ動作による経年劣化が生じないことが確認された。
（実施例２）
次に、上記実施例のリーク電流について検証した。図２３は、比較例２として挙げるトレンチ型ＳｉＣ−ＭＯＳＦＥＴの活性領域の構造を示す断面図である。図２４は、実施例にかかる半導体装置のリーク電流を示す特性図である。比較として、図２３に示すように、寄生ショットキーダイオードを内蔵することで、リーク電流が大きくなってしまう従来のトレンチ型ＳｉＣ−ＭＯＳＦＥＴを作製した（以下、比較例２とする）。比較例２は、例えば上記特許文献４に相当する。具体的には、比較例２には、コンタクトトレンチ１０８の底部１０８ａでおもて面電極を覆うｐ型半導体領域１３３が設けられ、コンタクトトレンチ１０８の側壁１０８ｃおよびコーナー部１０８ｂに寄生ショットキーダイオードが形成される。比較例２のｐ型半導体領域１３３以外の構成は、従来例２（図２６参照）と同様である。
これら実施例および比較例２のリーク電流を測定した結果を図２４に示す。図２４に示す結果より、実施例においては、比較例２よりもリーク電流を低減させることができることが確認された。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度、各部の形成条件等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンバータ・インバータ等の電力変換装置などに使用される半導体装置に有用である。
１ ｎ+型ドレイン層
２ ｎ型ドリフト領域
２ａ 第１ｎ-型ドリフト領域
２ｂ 第２ｎ型ドリフト領域
３ ｐ型ベース領域
４，５４ ｎ+型ソース領域
５，５１ ゲートトレンチ
６ ゲート絶縁膜
７ ゲート電極
８ コンタクトトレンチ
８ａ コンタクトトレンチの底部
８ｂ コンタクトトレンチのコーナー部
８ｃ コンタクトトレンチの側壁
９ 層間絶縁膜
９ａ コンタクトホール
１０ 半導体基体
１１ ソース電極
１２ 金属膜
１３ ｐ型半導体領域
１４，５５ ｐ+型コンタクト領域
２１，２２ 寄生ｐｎダイオード
２３ 寄生ショットキーダイオード
３１，３２ 空乏層
３３ ソース・ドレイン間に流れる電流
５１ａ ゲートトレンチの底部
５１ｂ ゲートトレンチのコーナー部
５１ｃ ゲートトレンチの側壁
５２ ゲートトレンチの底部のｐ型半導体領域
５３ａ ｐ-型領域
５３ｂ ｐ型領域
ｄ１ ゲートトレンチの深さ
ｄ２ コンタクトトレンチの深さ
ｄ３ ゲートトレンチの底部からコンタクトトレンチの底部のｐ型半導体領域の下面までの距離
ｄ４ コンタクトトレンチの側壁のショットキー接合が形成されている部分の深さ方向の距離
ｗ１ ゲートトレンチの幅
ｗ２ コンタクトトレンチの幅
ｗ３ コンタクトトレンチの底部のｐ型半導体領域の幅
ｗ４ ゲートトレンチの底部のｐ型半導体領域の幅
ｘ ゲートトレンチおよびコンタクトトレンチのストライプ状に延びる方向（第１方向）
ｙ ゲートトレンチおよびコンタクトトレンチが並ぶ方向（第２方向）
ｚ 深さ方向

Claims (14)

  1. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１炭化珪素半導体層の表面に設けられた第２導電型の第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチと、
    前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する金属電極と、
    を備え、
    前記第２トレンチの側壁の前記ショットキー接合が形成されている部分の深さ方向の距離は、１つの前記第１トレンチを挟んで隣り合う前記第２トレンチの中心間の距離に対して１／１０以上となる高さであることを特徴とする半導体装置。
  2. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１炭化珪素半導体層の表面に設けられた第２導電型の第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチと、
    前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する金属電極と、
    を備え、
    前記第２炭化珪素半導体層は、前記第１トレンチに接する第１領域と、前記第２トレンチに接する第２領域と、からなり、
    前記第２領域は、前記第１領域よりも不純物濃度が高く、かつ前記第１領域よりも深いことを特徴とする半導体装置。
  3. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１炭化珪素半導体層の表面に設けられた第２導電型の第２炭化珪素半導体層と、
    前記第２炭化珪素半導体層の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチと、
    前記第１トレンチと離して設けられ、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチと、
    前記第１トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に埋め込まれ、前記第２トレンチの側壁に前記第１炭化珪素半導体層とのショットキー接合を形成する金属電極と、
    前記第２炭化珪素半導体層の内部の、前記第２半導体領域よりも深い位置に選択的に設けられ、前記第２トレンチの側壁において前記金属電極に接する、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域と、
    を備えることを特徴とする半導体装置。
  4. 前記第１半導体領域の幅は、前記第２トレンチの幅よりも広いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２トレンチの深さは、前記第１トレンチの深さ以上であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１炭化珪素半導体層の内部に選択的に設けられ、前記第１トレンチの底部およびコーナー部において前記ゲート絶縁膜を介して前記ゲート電極に対向する第２導電型の第４半導体領域をさらに備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  7. 前記第２トレンチの深さは、前記第１トレンチの深さ以下であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２炭化珪素半導体層の内部に選択的に設けられた、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域をさらに備え、
    前記第２半導体領域と前記第５半導体領域とは、前記第１トレンチと前記第２トレンチとが並ぶ方向と直交する方向に交互に配置されていることを特徴とする請求項１または２に記載の半導体装置。
  9. 前記金属電極は、金属膜とソース電極との積層膜であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  10. 前記第１炭化珪素半導体層の、前記第２炭化珪素半導体層側に対して反対側の表面に設けられた、前記第１炭化珪素半導体層よりも不純物濃度の高い第１導電型の第３炭化珪素半導体層をさらに備えることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程と、
    前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程と、
    前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程と、
    前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程と、
    前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程と、
    を含み、
    前記第２トレンチの側壁の前記ショットキー接合が形成されている部分の深さ方向の距離を、１つの前記第１トレンチを挟んで隣り合う前記第２トレンチの中心間の距離に対して１／１０以上となる高さにすることを特徴とする半導体装置の製造方法。
  12. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程と、
    前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程と、
    前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程と、
    前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程と、
    前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程と、
    を含み、
    前記第２工程では、前記第２炭化珪素半導体層として第１領域と、前記第１領域よりも不純物濃度が高く、かつ前記第１領域よりも深い第２領域と、を形成し、
    前記第４工程では、前記第６工程の際に前記第１トレンチの側壁において前記第１領域と前記ゲート絶縁膜とが接触するように、側壁に前記第１領域が露出する前記第１トレンチを形成し、
    前記第５工程では、前記第７工程の際に前記第２トレンチの側壁において前記第２領域と前記金属電極とが接触するように、側壁に前記第２領域が露出する前記第２トレンチを形成することを特徴とする半導体装置の製造方法。
  13. 第１導電型の第１炭化珪素半導体層の内部の、前記第１炭化珪素半導体層の表面よりも深い位置に第２導電型の第１半導体領域を選択的に形成する第１工程と、
    前記第１炭化珪素半導体層の表面に、第２導電型の第２炭化珪素半導体層を形成する第２工程と、
    前記第２炭化珪素半導体層の内部に、第１導電型の第２半導体領域を選択的に形成する第３工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層を貫通して前記第１炭化珪素半導体層に達する第１トレンチを形成する第４工程と、
    前記第１トレンチと離して、前記第２半導体領域および前記第２炭化珪素半導体層を貫通し、前記第１炭化珪素半導体層を経て前記第１半導体領域に達する第２トレンチを形成する第５工程と、
    前記第１トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第２半導体領域および前記第２炭化珪素半導体層に接し、かつ前記第２トレンチの底部およびコーナー部において前記第１半導体領域に接するように前記第２トレンチの内部に金属電極を埋め込み、前記第２トレンチの側壁に前記第１炭化珪素半導体層と前記金属電極とのショットキー接合を形成する第７工程と、
    を含み、
    前記第５工程の後、前記第６工程の前に、前記第２トレンチの側壁に対して斜めの方向から第２導電型不純物を導入して、前記第２炭化珪素半導体層の内部の、前記第２半導体領域よりも深い位置に、前記第２炭化珪素半導体層よりも不純物濃度の高い第２導電型の第５半導体領域を選択的に形成し、
    前記第７工程では、前記第２トレンチの側壁において前記第５半導体領域と前記金属電極とを接触させることを特徴とする半導体装置の製造方法。
  14. 前記第１工程は、
    前記第１炭化珪素半導体層の一部である第１導電型の下部炭化珪素半導体層を形成する工程と、
    前記下部炭化珪素半導体層の表面層に前記第１半導体領域を選択的に形成する工程と、
    前記下部炭化珪素半導体層の表面に、前記第１炭化珪素半導体層の残りの部分である第１導電型の上部炭化珪素半導体層を形成して、前記下部炭化珪素半導体層および前記上部炭化珪素半導体層からなり、表面よりも深い位置に前記第１半導体領域が位置する前記第１炭化珪素半導体層を形成する工程と、を含むことを特徴とする請求項１１〜１３のいずれか一つに記載の半導体装置の製造方法。

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403712B2 (en) * 2016-06-02 2019-09-03 Infineon Technologies Americas Corp. Combined gate trench and contact etch process and related structure
JP6763727B2 (ja) 2016-09-15 2020-09-30 トヨタ自動車株式会社 スイッチング装置とその製造方法
JP6720818B2 (ja) * 2016-10-07 2020-07-08 トヨタ自動車株式会社 半導体装置
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7081087B2 (ja) * 2017-06-02 2022-06-07 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
CN110709997B (zh) * 2017-06-06 2023-02-28 三菱电机株式会社 半导体装置以及电力变换装置
JP6946764B2 (ja) * 2017-06-09 2021-10-06 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6844482B2 (ja) * 2017-09-26 2021-03-17 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
JP7059555B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
JP7059556B2 (ja) * 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
JP2019083243A (ja) 2017-10-30 2019-05-30 株式会社東芝 半導体装置及びその製造方法
JP6984347B2 (ja) * 2017-11-24 2021-12-17 富士電機株式会社 半導体装置
JP7029711B2 (ja) * 2017-11-29 2022-03-04 国立研究開発法人産業技術総合研究所 半導体装置
DE102017128633A1 (de) 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
JP7151076B2 (ja) * 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置
JP2019110160A (ja) 2017-12-15 2019-07-04 株式会社東芝 半導体装置
JP6923457B2 (ja) 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
US10937901B2 (en) * 2018-03-14 2021-03-02 Fuji Electric Co., Ltd. Insulated gate semiconductor device with injuction supression structure and method of manufacturing same
JP7155641B2 (ja) * 2018-06-14 2022-10-19 富士電機株式会社 半導体装置
JP7243094B2 (ja) * 2018-09-11 2023-03-22 富士電機株式会社 半導体装置
JP7333509B2 (ja) * 2018-11-05 2023-08-25 国立大学法人 筑波大学 炭化珪素半導体装置
US10985248B2 (en) * 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
JP7310144B2 (ja) * 2019-01-10 2023-07-19 富士電機株式会社 炭化珪素半導体装置
CN112823414A (zh) * 2019-04-16 2021-05-18 富士电机株式会社 半导体装置及制造方法
WO2021014570A1 (ja) * 2019-07-23 2021-01-28 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP2021057552A (ja) * 2019-10-02 2021-04-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP3881360B1 (en) * 2019-11-08 2022-05-04 Hitachi Energy Switzerland AG Insulated gate bipolar transistor
US11270928B2 (en) * 2020-04-02 2022-03-08 Macom Technology Solutions Holdings, Inc. Unibody lateral via
CN111627983A (zh) * 2020-05-29 2020-09-04 东莞南方半导体科技有限公司 一种沟槽型SiC器件
CN112086507A (zh) * 2020-10-22 2020-12-15 电子科技大学 一种SiC MOSFET器件元胞及其制造方法
CN113972261A (zh) * 2021-10-11 2022-01-25 松山湖材料实验室 碳化硅半导体器件及制备方法
CN116344587A (zh) * 2023-04-26 2023-06-27 无锡新洁能股份有限公司 一种沟槽型碳化硅mosfet器件及其制备工艺
CN117334745A (zh) * 2023-12-01 2024-01-02 深圳天狼芯半导体有限公司 一种源极沟槽集成SBD超结SiC MOS及制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP2006093457A (ja) 2004-09-24 2006-04-06 Toyota Motor Corp 絶縁ゲート型半導体装置
JP5132123B2 (ja) * 2006-11-01 2013-01-30 株式会社東芝 電力用半導体素子
JP4450241B2 (ja) 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4577355B2 (ja) 2007-12-26 2010-11-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5617175B2 (ja) 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
JP5858934B2 (ja) * 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
US8507978B2 (en) * 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
JP2013084904A (ja) * 2011-09-29 2013-05-09 Toshiba Corp 半導体装置
JP6021246B2 (ja) * 2012-05-09 2016-11-09 ローム株式会社 半導体装置およびその製造方法
JP5991020B2 (ja) 2012-05-18 2016-09-14 株式会社豊田中央研究所 炭化珪素単結晶を主材料とする半導体装置
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2015065365A (ja) * 2013-09-26 2015-04-09 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
US9484452B2 (en) * 2014-12-10 2016-11-01 Alpha And Omega Semiconductor Incorporated Integrating enhancement mode depleted accumulation/inversion channel devices with MOSFETs
JP6478884B2 (ja) * 2015-09-11 2019-03-06 株式会社東芝 半導体装置

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