CN113972261A - 碳化硅半导体器件及制备方法 - Google Patents
碳化硅半导体器件及制备方法 Download PDFInfo
- Publication number
- CN113972261A CN113972261A CN202111182922.5A CN202111182922A CN113972261A CN 113972261 A CN113972261 A CN 113972261A CN 202111182922 A CN202111182922 A CN 202111182922A CN 113972261 A CN113972261 A CN 113972261A
- Authority
- CN
- China
- Prior art keywords
- silicon carbide
- regions
- substrate
- conductive type
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 95
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 95
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 64
- 229920005591 polysilicon Polymers 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 150000002739 metals Chemical class 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 9
- 230000008569 process Effects 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 4
- 238000005137 deposition process Methods 0.000 abstract description 3
- 230000009467 reduction Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 2
- 239000000969 carrier Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请涉及一种碳化硅半导体器件及制备方法，在槽栅介质层的两侧分别设置两个重掺杂第二导电类型的多晶硅沟槽区。由于碳化硅和多晶硅的能带结构，多晶硅沟槽区减少了屏蔽区的耗尽区面积。耗尽区面积的降低既能降低保护槽栅介质拐角处的电场强度，又能较少地阻碍电子流动，从而减低漂移区的电阻。而且第二导电类型的多晶硅沉积工艺较为简单，本申请采用重掺杂第二导电类型的多晶硅沟槽区避免了传统的第二导电类型碳化硅离子注入工艺带来的深度和横向扩散问题。
Description
技术领域
本申请涉及功率半导体器件领域，特别的涉及了一种碳化硅半导体器件及制备方法。
背景技术
功率金属氧化物半导体场效应晶体管(MOSFET)是一种被广泛应用的半导体晶体管，可用作大功率器件应用中的开关器件。功率MOSFET有三个电极，包括由沟道隔开的源极和漏极，以及在沟道附近的栅极。功率MOSFET可以通过向栅极施加偏置电压来打开或关闭功率MOSFET。当功率MOSFET开启时(即处于“导通状态”)，电流通过源极和漏极之间的沟道传导。当功率MOSFET关闭时，沟道中就不会有电流通过。此外，功率MOSFET是单极器件，电流传导通过多数载流子传输，因此功率MOSFET具有非常高的开关速度。然而，功率MOSFET的漂移区可能由于少子注入的情况产生相对较高的导通电阻。这种增加的电阻会限制功率MOSFET实现正向电流密度。
功率MOSFET中，平面型功率MOSFET因存在寄生JFET区域使得导通电阻较大。而在沟槽型功率MOSFET中，其结构的设计消除了JFET区域，大大降低了功率MOSFET的导通电阻。但在沟槽型功率MOSFET中，栅氧直接暴露于漂移区中，栅氧拐角电场集中处局部电场强度过高，栅氧易被提前击穿，功率MOSFET可靠性下降。
传统技术中为解决栅氧提前击穿的情况，利用P+屏蔽区对栅氧进行保护，使得高电场由P+屏蔽区与N型漂移区形成的P-N结承担，降低了栅氧电场。但是P+屏蔽区在N型漂移区中形成的耗尽区严重影响电子的向下传输，使得功率MOSFET导通电阻变大。
发明内容
基于此，有必要提供一种既能够有效屏蔽栅氧，提高器件击穿电压，又具有较低导通电阻的碳化硅半导体器件及制备方法。
一种碳化硅半导体器件，包括：衬底，为第一导电类型；漂移区，为第一导电类型，位于所述衬底的一侧；栅极，为第二导电类型，设置于所述漂移区，且与所述漂移区远离所述衬底的表面接触；槽栅介质层，设置于所述漂移区，且包裹所述栅极；两个源极金属，位于所述漂移区远离所述衬底的表面，所述两个源极金属分别设置于所述槽栅介质层的两侧；两个多晶硅沟槽区，为重掺杂第二导电类型，设置于所述漂移区，所述两个多晶硅沟槽区分别设置于所述槽栅介质层的两侧，所述两个多晶硅沟槽区分别与所述两个源极金属靠近所述衬底的表面一一对应接触；两个屏蔽区，为重掺杂第二导电类型，设置于所述漂移区，并位于所述两个多晶硅沟槽区和所述衬底之间，所述两个屏蔽区分别与所述两个多晶硅沟槽区靠近所述衬底的表面一一对应接触。
在其中的一个实施例中，还包括栅极金属，位于所述栅极远离所述衬底的表面，并位于所述两个源极金属之间。
在其中的一个实施例中，还包括两个源接触区，为第一导电类型，所述两个源接触区分别与所述两个源极金属靠近所述衬底的表面一一对应接触，所述两个源接触区分别位于所述两个源极金属、所述槽栅介质层与所述两个多晶硅沟槽区之间。
在其中的一个实施例中，还包括两个基区，为第二导电类型，所述两个基区分别位于所述槽栅介质层、所述两个源接触区与所述两个多晶硅沟槽区之间，所述两个基区分别与所述两个源接触区靠近所述衬底的表面一一对应接触。
在其中的一个实施例中，所述两个屏蔽区的厚度为0.5μm～1.2μm，掺杂浓度为1×1019cm-3～1×1020cm-3。
在其中的一个实施例中，还包括漏极，位于所述衬底远离所述漂移区的一侧。
在其中的一个实施例中，所述两个源接触区的厚度为0.2μm，掺杂浓度为1×1019cm-3～1×1021cm-3。
在其中的一个实施例中，所述两个基区的厚度为0.5μm～1μm，掺杂浓度为1×1017cm-3～1×1018cm-3。
在其中的一个实施例中，所述两个多晶硅沟槽区的厚度为1.5μm～3μm，掺杂浓度为1×1019cm-3～1×1020cm-3。
一种碳化硅半导体器件的制备方法，包括以下步骤：
S110，在第一导电类型碳化硅的衬底表面外延生成第一导电类型碳化硅的漂移区；
S120，在所述漂移区的两侧离子注入生成两个屏蔽区，所述两个屏蔽区为重掺杂第二导电类型；
S130，在所述漂移区远离所述衬底的一侧依次外延生成轻掺杂第一导电类型碳化硅外延层、第二导电类型碳化硅外延层及重掺杂第一导电类型碳化硅外延层；
S140，在所述轻掺杂第一导电类型碳化硅外延层、所述第二导电类型碳化硅外延层及所述重掺杂第一导电类型碳化硅外延层的两侧刻蚀形成两个沟槽，所述两个沟槽内生长多晶硅，形成两个多晶硅沟槽区，所述两个多晶硅沟槽区为重掺杂第二导电类型；
S150，在所述轻掺杂第一导电类型碳化硅外延层、所述第二导电类型碳化硅外延层及所述重掺杂第一导电类型碳化硅外延层刻蚀形成一个凹槽，在所述凹槽内表面形成一层槽栅介质层；
S160，在所述凹槽内沉积形成栅极；
S170，在所述重掺杂第一导电类型碳化硅外延层表面制备两个源极金属，且所述两个源极金属位于所述槽栅介质层的两侧。
本申请实施例所述的碳化硅半导体器件及制备方法，在槽栅介质层的两侧分别设置两个重掺杂第二导电类型的多晶硅沟槽区。由于碳化硅和多晶硅的能带结构，所述多晶硅沟槽区减少了屏蔽区的耗尽区面积。耗尽区面积的降低既能降低保护所述槽栅介质层拐角处的电场强度，又能较少地阻碍电子流动，从而减低漂移区的电阻。而且第二导电类型的多晶硅沉积工艺较为简单，本申请实施例所述的碳化硅半导体器件及制备方法采用重掺杂第二导电类型的多晶硅沟槽区避免了传统的第二导电类型碳化硅离子注入工艺带来的深度和横向扩散问题。
附图说明
图1是本申请一实施例中碳化硅半导体器件的示意性截面图。
图2是本申请一实施例中碳化硅半导体器件的制备流程示意图。
附图标号说明
碳化硅半导体器件10、衬底100、漂移区101、两个源极金属110、轻掺杂第一导电类型碳化硅外延层111、第二导电类型碳化硅外延层112、重掺杂第一导电类型碳化硅外延层113、两个多晶硅沟槽区120、两个源接触区130、两个基区140、两个屏蔽区150、槽栅介质层160、栅极170、栅极金属180、漏极190。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不局限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中碳化硅半导体器件的示意性截面图。所述碳化硅半导体器件10包括：衬底100、漂移区101、栅极170、槽栅介质层160、两个源极金属110、两个多晶硅沟槽区120和两个屏蔽区150。所述衬底100为第一导电类型。所述漂移区101为第一导电类型。所述漂移区101位于所述衬底100的一侧。所述栅极170为第二导电类型。所述栅极170设置于所述漂移区101。所述栅极170与所述漂移区101远离所述衬底100的表面接触。所述槽栅介质层160设置于所述漂移区101。所述槽栅介质层160包裹所述栅极170。所述两个源极金属110位于所述漂移区101远离所述衬底100的表面。所述两个源极金属110分别设置于所述槽栅介质层160的两侧。所述两个多晶硅沟槽区120为重掺杂第二导电类型。所述两个多晶硅沟槽区120设置于所述漂移区101。所述两个多晶硅沟槽区120分别设置于所述槽栅介质层160的两侧。所述两个多晶硅沟槽区120分别与所述两个源极金属110靠近所述衬底100的表面一一对应接触。所述两个屏蔽区150为重掺杂第二导电类型。所述两个屏蔽区150设置于所述漂移区101。所述两个屏蔽区150位于所述两个多晶硅沟槽区120和所述衬底100之间。所述两个屏蔽区150分别与所述两个多晶硅沟槽区120靠近所述衬底100的表面一一对应接触。
其中，所述漂移区101的厚度可以为10μm～30μm。所述漂移区101的掺杂浓度可以为1×1014cm-3～1×1016cm-3。所述漂移区101可以通过在所述衬底100上的外延来形成。
所述栅极170可以是多晶硅。所述槽栅介质层160可以为SiO2。所述槽栅介质层160可以经热氧化工艺形成。所述栅极170可以通过沉积充满整个所述槽栅介质层160。所述槽栅介质层160使所述栅极170与所述碳化硅半导体器件10的其它部分不形成直接的电连接。
所述两个源极金属110与所述两个多晶硅沟槽区120表面接触，但没有形成欧姆接触。所述两个多晶硅沟槽区120可以用于传递电压电场。
本申请实施例所述的碳化硅半导体器件及制备方法，在槽栅介质层160的两侧分别设置两个重掺杂第二导电类型的多晶硅沟槽区120。由于碳化硅和多晶硅的能带结构，所述多晶硅沟槽区120减少了屏蔽区150的耗尽区面积。耗尽区面积的降低既能降低保护所述槽栅介质层160拐角处的电场强度，又能较少地阻碍载流子流动，从而减低漂移区101的电阻。而且第二导电类型的多晶硅沉积工艺较为简单，本申请实施例所述的碳化硅半导体器件及制备方法采用重掺杂第二导电类型的多晶硅沟槽区120避免了传统的第二导电类型碳化硅离子注入工艺带来的深度和横向扩散问题。
在一个实施例中，第一导电类型可以为N型，第二导电类型可以为P型。在一个实施例中，第一导电类型也可以为P型，第二导电类型也可以为N型。
在一个实施例中，所述碳化硅半导体器件10还包括栅极金属180。所述栅极金属180位于所述栅极170远离所述衬底100的表面。所述栅极金属180位于所述两个源极金属110之间。所述栅极金属180可以与所述栅极170远离所述衬底100的表面接触。在所述栅极金属180与所述源极金属110之间施加一个一定数值的正向电压，可以使所述碳化硅半导体器件10处于导通状态。
在一个实施例中，所述碳化硅半导体器件10还包括两个源接触区130。所述两个源接触区130为第一导电类型。所述两个源接触区130分别与所述两个源极金属110靠近所述衬底100的表面一一对应接触。所述两个源接触区130分别位于所述两个源极金属110、所述槽栅介质层160与所述两个多晶硅沟槽区120之间。所述两个源接触区130可以与所述源极金属110形成欧姆接触。在所述碳化硅半导体器件10导通时，载流子从所述源极金属110流向所述两个源接触区130。
在一个实施例中，所述碳化硅半导体器件10还包括两个基区140。所述两个基区140为第二导电类型。所述两个基区140分别位于所述槽栅介质层160、所述两个源接触区130与所述两个多晶硅沟槽区120之间。所述两个基区140分别与所述两个源接触区130靠近所述衬底100的表面一一对应接触。所述栅极金属180未施加栅极电压时，所述两个基区140靠近所述槽栅介质层160的一侧尚未形成一个从上到下的载流子通道，所述碳化硅半导体器件10不导通。当在所述栅极金属180施加栅极电压时，电场通过所述栅极170、所述槽栅介质层160、所述两个基区140、所述两个多晶硅沟槽区120传递到所述两个源极金属110。所述栅极金属180与所述两个源极金属110之间的电压数值达到阈值时，所述碳化硅半导体器件10导通。载流子从所述两个源极金属110，途经所述两个源接触区130、所述两个基区140流向所述漂移区101。
在一个实施例中，所述两个屏蔽区150的厚度为0.5μm～1.2μm。所述两个屏蔽区150的掺杂浓度为1×1019cm-3～1×1020cm-3。所述两个屏蔽区150之间的横向距离可以大于所述栅极170的宽度的1.3-2倍。所述两个屏蔽区150可以产生耗尽区保护所述两个基区140和所述槽栅介质层160下方的拐角不被击穿。所述两个屏蔽区150不会产生过大的耗尽区从而阻碍电流通过，因此所述两个屏蔽区150不会导致所述碳化硅半导体器件10的导通电阻过度增加。
在一个实施例中，所述碳化硅半导体器件10还包括漏极190。所述漏极190位于所述衬底100远离所述漂移区101的一侧。所述衬底100的厚度可以为100μm～500μm。所述衬底100的掺杂浓度可以为1×1019cm-3～1×1020cm-3。所述衬底100的较高的掺杂浓度使所述漏极190与所述衬底100的接触电阻更小，利于所述碳化硅半导体器件10导通。
在一个实施例中，所述两个源接触区130的厚度为0.2μm。所述两个源接触区130的掺杂浓度为1×1019cm-3～1×1021cm-3。所述两个源接触区130掺杂浓度较高，厚度较薄，使得所述两个源接触区130与所述两个源极金属110形成低电阻的欧姆接触。
在一个实施例中，所述两个基区140的厚度为0.5μm～1μm。所述两个基区140的掺杂浓度为1×1017cm-3～1×1018cm-3。所述两个基区140具有一定厚度且掺杂浓度低于所述两个源极金属110与所述漂移区101。所述两个基区140能被充分耗尽且产生的漏电流很小，所述碳化硅半导体器件10可以被完全关闭。所述两个基区140的厚度较低，形成较短的电子沟道，利于导通电阻的降低和所述碳化硅半导体器件10的开启。
所述栅极170的厚度可以为0.7μm～1.2μm。所述栅极170的掺杂浓度可以为1×1019cm-3～3×1019cm-3。所述栅极170的厚度需可以大于所述两个源接触区130与所述两个基区140的厚度之和。所述两个基区140与所述栅极170之间形成的载流子沟道能使得所述碳化硅半导体器件10导通。所述栅极170的掺杂浓度较高使得所述栅极金属180与所述栅极170可以形成较低的接触电阻，利于所述碳化硅半导体器件10在施加栅极电压后开启。
在一个实施例中，所述两个多晶硅沟槽区120的厚度为1.5μm～3μm。所述两个多晶硅沟槽区120的掺杂浓度为1×1019cm-3～1×1020cm-3。所述两个多晶硅沟槽区120的厚度可以大于所述两个源接触区130与所述两个基区140的厚度。所述两个多晶硅沟槽区120与所述两个基区140可以充分接触。所述两个多晶硅沟槽区120较高的掺杂浓度可以降低栅极电压施加在所述两个多晶硅沟槽区120上的压降，使得栅极电压主要是施加在所述两个基区140的横向方向上。
参见图2，本申请还提供了一种碳化硅半导体器件的制备方法，包括以下步骤：
S110，在第一导电类型碳化硅的衬底100表面外延生成第一导电类型碳化硅的漂移区101；
S120，在所述漂移区101的两侧离子注入生成两个屏蔽区150，所述两个屏蔽区150为重掺杂第二导电类型；
S130，在所述漂移区101远离所述衬底100的一侧依次外延生成轻掺杂第一导电类型碳化硅外延层111、第二导电类型碳化硅外延层112及重掺杂第一导电类型碳化硅外延层113；
S140，在所述轻掺杂第一导电类型碳化硅外延层111、所述第二导电类型碳化硅外延层112及所述重掺杂第一导电类型碳化硅外延层113的两侧刻蚀形成两个沟槽，所述两个沟槽内生长多晶硅，形成两个多晶硅沟槽区120，所述两个多晶硅沟槽区120为重掺杂第二导电类型；
S150，在所述轻掺杂第一导电类型碳化硅外延层111、所述第二导电类型碳化硅外延层112及所述重掺杂第一导电类型碳化硅外延层113刻蚀形成一个凹槽，在所述凹槽内表面形成一层槽栅介质层160；
S160，在所述凹槽内沉积形成栅极170；
S170，在所述重掺杂第一导电类型碳化硅外延层113表面制备两个源极金属110，且所述两个源极金属110位于所述槽栅介质层160的两侧。
在所述S140中，所述两个沟槽的深度可以为所述轻掺杂第一导电类型碳化硅外延层111的深度。所述两个沟槽可以通过掩膜刻蚀形成。所述多晶硅沟槽区120可以在较低的温度下采用低压气相沉积工艺形成。多晶硅的沉积具有更好的保形性，利于多晶硅填充所述两个沟槽。低压气相沉积工艺还可以避免掺杂离子横向扩散的问题。
在所述S150中，所述凹槽可以是U型槽。所述凹槽的深度可以在所述轻掺杂第一导电类型碳化硅外延层111与所述第二导电类型碳化硅外延层112之间。所述凹槽可以通过掩膜刻蚀形成。所述第二导电类型碳化硅外延层112未被刻蚀的部分在所述凹槽两侧形成两个基区140。所述重掺杂第一导电类型碳化硅外延层113未被刻蚀的部分在所述凹槽两侧形成两个源接触区130。
在所述S160中，在所述凹槽内沉积多晶硅形成栅极170。所述栅极170可以充满整个所述槽栅介质层160。
在所述S170之后，还可以在所述多晶硅栅极170表面制备栅极金属180。在所述衬底100远离所述漂移区101的表面制备漏极190。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种碳化硅半导体器件，其特征在于，包括：
衬底(100)，为第一导电类型；
漂移区(101)，为第一导电类型，位于所述衬底(100)的一侧；
栅极(170)，为第二导电类型，设置于所述漂移区(101)，且与所述漂移区(101)远离所述衬底(100)的表面接触；
槽栅介质层(160)，设置于所述漂移区(101)，且包裹所述栅极(170)；
两个源极金属(110)，位于所述漂移区(101)远离所述衬底(100)的表面，所述两个源极金属(110)分别设置于所述槽栅介质层(160)的两侧；
两个多晶硅沟槽区(120)，为重掺杂第二导电类型，设置于所述漂移区(101)，所述两个多晶硅沟槽区(120)分别设置于所述槽栅介质层(160)的两侧，所述两个多晶硅沟槽区(120)分别与所述两个源极金属(110)靠近所述衬底(100)的表面一一对应接触；
两个屏蔽区(150)，为重掺杂第二导电类型，设置于所述漂移区(101)，并位于所述两个多晶硅沟槽区(120)和所述衬底(100)之间，所述两个屏蔽区(150)分别与所述两个多晶硅沟槽区(120)靠近所述衬底(100)的表面一一对应接触。
2.根据权利要求1所述的碳化硅半导体器件，其特征在于，还包括：
栅极金属(180)，位于所述栅极(170)远离所述衬底(100)的表面，并位于所述两个源极金属(110)之间。
3.根据权利要求2所述的碳化硅半导体器件，其特征在于，还包括：
两个源接触区(130)，为第一导电类型，所述两个源接触区(130)分别与所述两个源极金属(110)靠近所述衬底(100)的表面一一对应接触，所述两个源接触区(130)分别位于所述两个源极金属(110)、所述槽栅介质层(160)与所述两个多晶硅沟槽区(120)之间。
4.根据权利要求3所述的碳化硅半导体器件，其特征在于，还包括：
两个基区(140)，为第二导电类型，所述两个基区(140)分别位于所述槽栅介质层(160)、所述两个源接触区(130)与所述两个多晶硅沟槽区(120)之间，所述两个基区(140)分别与所述两个源接触区(130)靠近所述衬底(100)的表面一一对应接触。
5.根据权利要求4所述的碳化硅半导体器件，其特征在于，所述两个屏蔽区(150)的厚度为0.5μm～1.2μm，掺杂浓度为1×1019cm-3～1×1020cm-3。
6.根据权利要求5所述的碳化硅半导体器件，其特征在于，还包括：
漏极(190)，位于所述衬底(100)远离所述漂移区(101)的一侧。
7.根据权利要求6所述的碳化硅半导体器件，其特征在于，所述两个源接触区(130)的厚度为0.2μm，掺杂浓度为1×1019cm-3～1×1021cm-3。
8.根据权利要求7所述的碳化硅半导体器件，其特征在于，所述两个基区(140)的厚度为0.5μm～1μm，掺杂浓度为1×1017cm-3～1×1018cm-3。
9.根据权利要求8所述的碳化硅半导体器件，其特征在于，所述两个多晶硅沟槽区(120)的厚度为1.5μm～3μm，掺杂浓度为1×1019cm-3～1×1020cm-3。
10.一种碳化硅半导体器件的制备方法，其特征在于，包括以下步骤：
S110，在第一导电类型碳化硅的衬底(100)表面外延生成第一导电类型碳化硅的漂移区(101)；
S120，在所述漂移区(101)的两侧离子注入生成两个屏蔽区(150)，所述两个屏蔽区(150)为重掺杂第二导电类型；
S130，在所述漂移区(101)远离所述衬底(100)的一侧依次外延生成轻掺杂第一导电类型碳化硅外延层(111)、第二导电类型碳化硅外延层(112)及重掺杂第一导电类型碳化硅外延层(113)；
S140，在所述轻掺杂第一导电类型碳化硅外延层(111)、所述第二导电类型碳化硅外延层(112)及所述重掺杂第一导电类型碳化硅外延层(113)的两侧刻蚀形成两个沟槽，所述两个沟槽内生长多晶硅，形成两个多晶硅沟槽区(120)，所述两个多晶硅沟槽区(120)为重掺杂第二导电类型；
S150，在所述轻掺杂第一导电类型碳化硅外延层(111)、所述第二导电类型碳化硅外延层(112)及所述重掺杂第一导电类型碳化硅外延层(113)刻蚀形成一个凹槽，在所述凹槽内表面形成一层槽栅介质层(160)；
S160，在所述凹槽内沉积形成栅极(170)；
S170，在所述重掺杂第一导电类型碳化硅外延层(113)表面制备两个源极金属(110)，且所述两个源极金属(110)位于所述槽栅介质层(160)的两侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111182922.5A CN113972261A (zh) | 2021-10-11 | 2021-10-11 | 碳化硅半导体器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111182922.5A CN113972261A (zh) | 2021-10-11 | 2021-10-11 | 碳化硅半导体器件及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113972261A true CN113972261A (zh) | 2022-01-25 |
Family
ID=79587240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111182922.5A Pending CN113972261A (zh) | 2021-10-11 | 2021-10-11 | 碳化硅半导体器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113972261A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115440822A (zh) * | 2022-09-15 | 2022-12-06 | 江苏应能微电子有限公司 | 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214268A (ja) * | 2002-12-27 | 2004-07-29 | Nissan Motor Co Ltd | 炭化珪素半導体装置 |
| JP2006165013A (ja) * | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| US20120261676A1 (en) * | 2009-12-24 | 2012-10-18 | Rohn Co., Ltd. | SiC FIELD EFFECT TRANSISTOR |
| US20150053999A1 (en) * | 2013-08-23 | 2015-02-26 | Fuji Electric Co., Ltd. | Wide bandgap insulated gate semiconductor device |
| US20170110571A1 (en) * | 2015-10-20 | 2017-04-20 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US20170263757A1 (en) * | 2014-09-16 | 2017-09-14 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing same |
| CN107256864A (zh) * | 2017-06-09 | 2017-10-17 | 电子科技大学 | 一种碳化硅TrenchMOS器件及其制作方法 |
| JP2018098518A (ja) * | 2018-02-07 | 2018-06-21 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN108807504A (zh) * | 2018-08-28 | 2018-11-13 | 电子科技大学 | 碳化硅mosfet器件及其制造方法 |
| CN109103186A (zh) * | 2018-08-14 | 2018-12-28 | 电子科技大学 | 一种集成异质结续流二极管碳化硅槽栅mosfet |
| US20190288104A1 (en) * | 2018-03-14 | 2019-09-19 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device and method of manufacturing same |
| DE102019201453A1 (de) * | 2019-02-05 | 2020-08-06 | Robert Bosch Gmbh | Halbleiter-Bauelement, Leistungsschalter, Steuergerät sowie Verfahren zur Herstellung eines Halbleiter-Bauelements |
-
2021
- 2021-10-11 CN CN202111182922.5A patent/CN113972261A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214268A (ja) * | 2002-12-27 | 2004-07-29 | Nissan Motor Co Ltd | 炭化珪素半導体装置 |
| JP2006165013A (ja) * | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| US20120261676A1 (en) * | 2009-12-24 | 2012-10-18 | Rohn Co., Ltd. | SiC FIELD EFFECT TRANSISTOR |
| US20150053999A1 (en) * | 2013-08-23 | 2015-02-26 | Fuji Electric Co., Ltd. | Wide bandgap insulated gate semiconductor device |
| US20170263757A1 (en) * | 2014-09-16 | 2017-09-14 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing same |
| US20170110571A1 (en) * | 2015-10-20 | 2017-04-20 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| CN107256864A (zh) * | 2017-06-09 | 2017-10-17 | 电子科技大学 | 一种碳化硅TrenchMOS器件及其制作方法 |
| JP2018098518A (ja) * | 2018-02-07 | 2018-06-21 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US20190288104A1 (en) * | 2018-03-14 | 2019-09-19 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device and method of manufacturing same |
| CN109103186A (zh) * | 2018-08-14 | 2018-12-28 | 电子科技大学 | 一种集成异质结续流二极管碳化硅槽栅mosfet |
| CN108807504A (zh) * | 2018-08-28 | 2018-11-13 | 电子科技大学 | 碳化硅mosfet器件及其制造方法 |
| DE102019201453A1 (de) * | 2019-02-05 | 2020-08-06 | Robert Bosch Gmbh | Halbleiter-Bauelement, Leistungsschalter, Steuergerät sowie Verfahren zur Herstellung eines Halbleiter-Bauelements |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115440822A (zh) * | 2022-09-15 | 2022-12-06 | 江苏应能微电子有限公司 | 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法 |
| CN115440822B (zh) * | 2022-09-15 | 2023-08-22 | 江苏应能微电子股份有限公司 | 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210098568A1 (en) | Power semiconductor devices having gate trenches and buried edge terminations and related methods | |
| TWI520337B (zh) | 階梯溝渠式金氧半場效電晶體及其製造方法 | |
| KR101494935B1 (ko) | 메사 스텝들을 포함하는 버퍼층들 및 메사 구조들을 가지는 전력 반도체 장치들 | |
| US9825164B2 (en) | Silicon carbide semiconductor device and manufacturing method for same | |
| US11961904B2 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
| WO2012131768A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN106876256B (zh) | SiC双槽UMOSFET器件及其制备方法 | |
| CN111668312A (zh) | 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 | |
| US8835935B2 (en) | Trench MOS transistor having a trench doped region formed deeper than the trench gate | |
| CN113990919A (zh) | 碳化硅半导体结构、器件及制备方法 | |
| CN111048590A (zh) | 一种具有内嵌沟道二极管的双沟槽SiC MOSFET结构及其制备方法 | |
| JP3998454B2 (ja) | 電力用半導体装置 | |
| CN115799344A (zh) | 一种碳化硅jfet元胞结构及其制作方法 | |
| CN115148826A (zh) | 一种深沟槽碳化硅jfet结构的制作方法 | |
| CN111755521A (zh) | 一种集成tjbs的碳化硅umosfet器件 | |
| CN116525683B (zh) | 一种深阱型SiC Mosfet器件及制备方法 | |
| CN116666425B (zh) | 一种SiC沟槽型MOSFET器件 | |
| CN113972261A (zh) | 碳化硅半导体器件及制备方法 | |
| WO2023183215A1 (en) | Support shield structures for trenched semiconductor devices | |
| CN111446287A (zh) | 一种mosfet器件及其制备方法 | |
| CN107681001B (zh) | 一种碳化硅开关器件及制作方法 | |
| WO2019053204A1 (en) | POWER SUPPLY PATTERN WITH HIGH CURRENT CAPACITY | |
| CN213366599U (zh) | 带有栅极沟槽结构的碳化硅mosfet | |
| CN114551586A (zh) | 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法 | |
| CN113078204A (zh) | 一种氮化镓3d-resurf场效应晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20220323 Address after: Building A1, innovation city, Songshanhu University, Dongguan, Guangdong 523000 Applicant after: Material Laboratory of Songshan Lake Applicant after: DONGGUAN University OF TECHNOLOGY Address before: Building A1, innovation city, Songshanhu University, Dongguan, Guangdong 523000 Applicant before: Material Laboratory of Songshan Lake |
|
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20231116 Address after: 523808 room 522, building 11, No. 1, Xuefu Road, Songshanhu Park, Dongguan City, Guangdong Province Applicant after: Dongguan Qingxin Semiconductor Technology Co.,Ltd. Address before: Building A1, innovation city, Songshanhu University, Dongguan, Guangdong 523000 Applicant before: Material Laboratory of Songshan Lake Applicant before: DONGGUAN University OF TECHNOLOGY |
|
| TA01 | Transfer of patent application right |