CN111446287A - 一种mosfet器件及其制备方法 - Google Patents

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林峰
王磊
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Abstract

本发明提供一种MOSFET器件及其制备方法。该MOSFET器件，包括：衬底，衬底上依次层叠设置第一n型半导体层、p型半导体层和第二n型半导体层，p型半导体层包括第一p型掺杂区和第二p型掺杂区，第一p型掺杂区位于第二p型掺杂区两侧，且第二p型掺杂区的掺杂浓度高于第一p型掺杂区；源极，设置于第二n型半导体层背离p型半导体层的一侧，且分别与第二n型半导体层和第二p型掺杂区接触；栅极绝缘层及栅极，依次层叠设置于第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面；漏极，设置于衬底背离第一n型半导体层的一侧。通过在p型半导体层形成阶梯掺杂的p区，提高器件的击穿电压；工艺简单，便于制备。

Description

一种MOSFET器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，并且更具体地涉及一种MOSFET器件及其制备方法。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET是通过栅源电压来控制漏极电流的器件，具体而言，当一个足够大的电位差施于MOSFET的栅极(gate)与源极(source)之间时，电场会在氧化层下方的半导体表面形成感应电荷，而这时所谓的“反型层”(inversion channel)就会形成，通道的极性与其漏极(drain)与源极(source)相同，通道形成后，MOSFET即可让电流通过，而依据施于栅极的电压值不同，可由MOSFET的通道流过的电流大小亦会受其控制而改变。
根据内部结构的不同，MOSFET分为横向导电型和垂直导电型，其中横向导电型MOSFET的阈值电压低，不适用于大功率设备应用，并且为实现高击穿电压，需要必须有较大的栅漏间距，但这会降低器件的有效电流密度，增加芯片尺寸，并增加生产成本，因而垂直导电型器件得到了广泛关注。垂直导电型MOSFET又分为平面型和沟槽型，其中平面型击穿电压小、开关能耗大、导通电阻大，且生产工艺复杂繁琐、制作成本高。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的平面型垂直导电的MOSFET器件击穿电压小的缺陷，从而提供一种新的MOSFET器件及其制备方法。
第一方面，本发明提供一种MOSFET器件，包括：
衬底，所述衬底上依次层叠设置第一n型半导体层、p型半导体层和第二n型半导体层，所述p型半导体层包括第一p型掺杂区和第二p型掺杂区，所述第一p型掺杂区位于所述第二p型掺杂区两侧，且所述第二p型掺杂区的掺杂浓度高于所述第一p型掺杂区；
源极，设置于所述第二n型半导体层背离所述p型半导体层的一侧，且分别与所述第二n型半导体层和第二p型掺杂区接触；
栅极绝缘层及栅极，依次层叠设置于所述第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面；
漏极，设置于所述衬底背离所述第一n型半导体层的一侧。
进一步地，所述第一n型半导体层、p型半导体层和第二n型半导体层的边缘形成有台面结构，所述栅极绝缘层及栅极依次层叠设置于所述第二n型半导体层的表面并延伸覆盖所述台面结构。
进一步地，所述的MOSFET器件还包括：
中间电极，设置于所述第二n型半导体层内，所述源极通过所述中间电极与所述第二n型半导体层、第二p型掺杂区形成欧姆接触，优选地，所述中间电极为Pd电极。
进一步地，所述的MOSFET器件还包括：
介电保护层，设置于所述栅极的表面；
场板，设置于所述介电保护层背离所述源极的一侧，且与所述源极连接。
进一步地，所述第一n型半导体层、p型半导体层和第二n型半导体层的半导体材料均选用GaN、SiC或AlN，优选为GaN。
进一步地，所述的MOSFET器件中，
所述第一n型半导体层的掺杂浓度为8×1016cm-3～3×1017cm-3，优选为1.2×1017cm-3；
所述第一p型掺杂区的掺杂浓度为2×1017cm-3～4×1017cm-3，优选为2.5×1017cm-3；
所述第二p型掺杂区的掺杂浓度为3×1017cm-3～5×1017cm-3，优选为3×1017cm-3；
第二n型半导体层的掺杂浓度为1×1018cm-3～5×1018cm-3，优选为3×1018cm-3。
进一步地，第一n型半导体层的厚度为15μm～25μm，优选为20μm。
进一步地，p型半导体层的厚度为0.8μm～1.2μm，优选为1.0μm。
进一步地，第二n型半导体层的厚度为0.1μm～0.3μm，优选为0.2μm。
进一步地，所述介电保护层的材料选用SiO2，厚度为300nm～600nm，优选为400nm。
进一步地，所述栅极绝缘层的材料选用Al2O3，厚度为20nm～50nm，优选为25nm；或者所述栅极绝缘层的材料选用SiO2，厚度为50nm～100nm。
进一步地，所述中间电极的宽度为1.8μm～2.5μm，优选为2μm。
进一步地，所述栅极由Ti/Au形成，厚度为50nm～100nm，优选为Ti(10nm)/Au(40nm)。
进一步地，所述源极由Ti/Al形成，厚度为25nm～100nm，优选为Ti(15nm)/Al(35nm)。
进一步地，所述漏极由Ti/Al形成，厚度为25nm～100nm，优选为Ti(15nm)/Al(35nm)。
进一步地，所述漏极的宽度为8μm～12μm，优选为10μm。
进一步地，所述场板由Ti/Al形成。
进一步地，所述第一n型半导体层、p型半导体层的半导体材料选用GaN时，所述第二n型半导体层的半导体材料选用AlGaN或者n型掺杂的GaN。
进一步地，所述衬底选用GaN衬底或蓝宝石衬底，优选GaN衬底。
第二方面，本发明提供一种所述MOSFET器件的制备方法，包括：
提供衬底，并在衬底上依次形成第一n型半导体层、p型半导体层和第二n型半导体层，所述p型半导体层包括第一p型掺杂区和第二p型掺杂区，所述第一p型掺杂区位于所述第二p型掺杂区两侧，且所述第二p型掺杂区的掺杂浓度高于所述第一p型掺杂区；
在所述第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面依次形成层叠设置的栅极绝缘层和栅极；
在所述第二n型半导体层背离所述p型半导体层的一侧形成源极，且分别与所述第二n型半导体层和第二p型掺杂区接触；
在所述衬底背离所述第一n型半导体层的一侧形成漏极。
进一步地，所述p型半导体层的制备方法包括：
在所述第一n型半导体层上形成具有第一掺杂浓度的p型半导体层；
向所述具有第一掺杂浓度的p型半导体层的第二p型掺杂区注入p型掺杂剂以形成具有第二掺杂浓度的第二p型掺杂区，其两侧即形成具有第一掺杂浓度的第一p型掺杂区；或者
在所述第一n型半导体层上形成具有第一掺杂浓度的p型半导体层；
在所述具有第一掺杂浓度的p型半导体层的第二p型掺杂区形成凹槽，所述凹槽的深度等于所述具有第一掺杂浓度的p型半导体层的厚度；
在所述凹槽内填充具有第二掺杂浓度的p型半导体材料，以形成具有第二掺杂浓度的第二p型掺杂区，其两侧即形成具有第一掺杂浓度的第一p型掺杂区。
进一步地，所述的MOSFET器件的制备方法，还包括：
在所述第一n型半导体层、p型半导体层和第二n型半导体层的边缘形成台面结构，其中，所述栅极绝缘层及栅极依次层叠形成于所述第二n型半导体层的表面并延伸覆盖所述台面结构。
进一步地，所述的MOSFET器件的制备方法，还包括：
在所述栅极的表面形成介电保护层；
在所述介电保护层背离所述源极的一侧形成场板，使所述场板与所述源极连接。
进一步地，所述的MOSFET器件的制备方法，还包括：
在所述第二n型半导体层内形成中间电极，以使所述源极通过所述中间电极与所述第二n型半导体层、第二p型掺杂区形成欧姆接触，优选地，所述中间电极为Pd电极。
本发明技术方案，具有如下优点：
1.本发明提供的MOSFET器件，通过在p型半导体层形成第一p型掺杂区和第二p型掺杂区，使第一p型掺杂区位于第二p型掺杂区两侧，且第二p型掺杂区的掺杂浓度高于第一p型掺杂区，形成了阶梯掺杂的p区，重掺杂的第二p型掺杂区与第一n型半导体层、第二n型半导体层的n区作用形成耗尽区，能够增大耗尽区的宽度，从而影响电场强度的分布，使得电场更加均匀，根据电场强度的公式E(电场)＝V(电压)/d(耗尽区的宽度)，在外加施加电压V不变的情况下，随着耗尽区宽度d增大，相应地电场E减小，从而整体上提高器件的击穿电压；栅极绝缘层及栅极，依次层叠设置于第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面，无需在多层半导体层之间刻蚀形成栅极凹槽窗口，增加了器件的可靠性和良率，工艺简单，便于制备。
2.本发明提供的MOSFET器件，进一步在第一n型半导体层、p型半导体层和第二n型半导体层的边缘形成有台面结构，栅极绝缘层及栅极依次层叠设置于第二n型半导体层的表面并延伸覆盖台面结构。通过台面结构的设置可以减小边缘处电场集中，由此提高击穿电压，还便于在其表面形成栅极绝缘层和栅极，有利于利用栅极调控器件。
3.本发明提供的MOSFET器件，进一步在栅极的表面设置介电保护层，以及介电保护层背离源极的一侧设置与源极连接的场板，用巧妙的方法制作形成接触通孔构成了器件的场板结构，设置场板结构改变表面电势分布，使曲面结的曲率半径增大，抑制电场的集中，场板下的氧化层取适当厚度时，可以有效隔离台面外围的p–n结边缘处的电场，降低氧化物的最大电场，使器件实现更高的击穿电压，此外，场板结构能够与源极同时形成，没有增加额外工艺步骤。
4.本发明提供的MOSFET器件，进一步还第二n型半导体层内设置中间电极，通过这种结构实现了源极与第二n型半导体层、第二p型掺杂区形成欧姆接触，结构巧妙且合理。
5.本发明提供的MOSFET器件，第一n型半导体层、p型半导体层和第二n型半导体层的半导体材料优选为GaN，GaN是一种直接带隙半导体材料，是继第一代半导体材料硅(Si)和锗(Ge)元素半导体、第二代半导体材料砷化镓(GaAs)、GaP(磷化镓)、InP(磷化铟)等化合物半导体之后的第三代半导体材料，其具有宽的带隙特性(禁带宽度3.4eV)，具有高击穿电压、高饱和电子漂移速度、高导热性和强压电系数、极好的抗辐射特性、化学稳定性好等，与其同等的硅场效应晶体管相比，氮化镓场效应晶体管具有栅极电容较低、栅极驱动电压较低和额定电压能力较高等优势，本发明提供的GaN基MOSFET器件具有更低开关损耗、更高的器件击穿电压、更低的导通电阻、良好的导热性，能够使器件在较高压、较高温条件下正常工作。
6.本发明提供的MOSFET器件的制备方法，通过在衬底上依次形成第一n型半导体层、p型半导体层和第二n型半导体层以及在第二n型半导体层背离p型半导体层的一侧形成源极，在第二n型半导体层、p型半导体层和第二n型半导体层裸露的表面依次形成层叠设置的栅极绝缘层和栅极，在衬底背离第一n型半导体层的一侧形成漏极，形成平面型垂直导电的MOSFET器件，无需在多层半导体层之间刻蚀形成栅极凹槽窗口，器件制备工艺简单，适于大规模生产，并且通过制备阶梯掺杂的p型半导体层，使该平面型垂直导电的MOSFET器件也具有较低的击穿电压，实现了良好的工作性能。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的MOSFET器件的示意性截面图；
图2是根据本发明实施例的MOSFET器件制备方法中步骤S10得到的器件结构；
图3是根据本发明实施例的MOSFET器件制备方法中步骤S20得到的器件结构；
图4是根据本发明实施例的MOSFET器件制备方法中步骤S30得到的器件结构；
图5是根据本发明实施例的MOSFET器件制备方法中步骤S40得到的器件结构；
图6是本发明实施例2制备的GaN基MOSFET器件的Id-Vg转移特性曲线；
图7是本发明实施例2制备的GaN基MOSFET器件的Id-Vd输出特性曲线；
图8是本发明实施例2制备的GaN基MOSFET器件的Id-Vd击穿特性曲线。
附图标记说明：
1-衬底；2-第一n型半导体层；3-第二n型半导体层；4-第一p型掺杂区；5-第二p型掺杂区；6-源极；7-栅极绝缘层；8-栅极；9-漏极；10-中间电极；11-介电保护层；12-场板。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在附图中，可能为了清楚起见而放大各层和区的尺寸及相对尺寸。应当理解的是，当元件或层被称为“在另一元件或层上”或者“连接至另一元件或层”时，其可以是直接在该另一元件或层上，或者直接连接至该另一元件或层，或者可存在居间的元件或层。相反地，当元件被称为“直接在另一元件或层上”或者“直接连接至另一元件或层”时，则不存在居间的元件或层。
应当理解的是，尽管术语“第一”和“第二”在本文中被用于描述不同的区、层和/或元件，但这些区、层和/或元件不应受这些术语的限制。这些术语仅被用于区分一个区、层或元件与另一个区、层或元件。因此，本文所述的第一区、层或元件可被称为第二区、层或元件，类似地，第二区、层或元件可被称为第一区、层或元件。
诸如“下”或“底”和“上”或“顶”的相对术语，在本文中可以被用于描述如附图所示的、一个元件与另一个元件的关系。应当理解的是，相对术语旨在涵盖除在附图中所描绘的方向之外的、器件的不同方向。例如，如果附图中的器件被翻转，则被描述为处于其他元件“下”侧的元件进而将被理解为处于该其他元件“上”侧。因此，术语“下”可以涵盖“下”和“上”两个方向。类似地，如果附图中的器件被翻转，则被描述为在其他元件“下面”或“下方”的元件进而将被理解为在其他元件的“上面”。
在本文中所使用的术语仅是为了描述具体实施例，而不是旨在限制本发明。本文中使用的术语“包含”和/或“包括”，是指所陈述的特征、元件和/或组件存在，但并不排除一个或多个其他特征、元件、组件和/或其组合的存在或增加。
在附图中所示出的图形本质上是示意性的，它们的形状并不旨在示出器件的各部分的实际形状，并且不旨在限制本发明的范围。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本文所述的n型或p型的半导体层和/或掺杂区，n型或p型指的是层和/或区中的多数载流子类型。因此，n型材料具有负电荷电子的多数载流子，同时p型材料具有正电荷空穴的多数载流子。文中所述n+，n-，p+，p-表示相对于另一层或区的多数载流子的相对大(“+”)或小(“-”)的浓度。然而，这种符号并不意味着在一个层或区中多数或少数载流子具有特定的浓度。
如图1所示，本发明提供一种MOSFET器件，包括：
衬底1，衬底1上依次层叠设置第一n型半导体层2、p型半导体层和第二n型半导体层3，p型半导体层包括第一p型掺杂区4和第二p型掺杂区5，第一p型掺杂区4位于第二p型掺杂区5两侧，且第二p型掺杂区5的掺杂浓度高于第一p型掺杂区4；
源极6，设置于第二n型半导体层3背离p型半导体层的一侧，且分别与第二n型半导体层3和第二p型掺杂区5接触；
栅极绝缘层7及栅极8，依次层叠设置于第二n型半导体层3、p型半导体层和第一n型半导体层2裸露的表面；
漏极9，设置于衬底1背离第一n型半导体层2的一侧。
本发明提供的MOSFET器件，通过在p型半导体层形成第一p型掺杂区4和第二p型掺杂区5，使第一p型掺杂区4位于第二p型掺杂区5两侧，且第二p型掺杂区5的掺杂浓度高于第一p型掺杂区4，形成了阶梯掺杂的p区，重掺杂的第二p型掺杂区5与第一n型半导体层2、第二n型半导体层3的n区作用形成耗尽区，能够增大耗尽区的宽度，从而影响电场强度的分布，使得电场更加均匀，根据电场强度的公式E(电场)＝V(电压)/d(耗尽区的宽度)，在外加施加电压V不变的情况下，随着耗尽区宽度d增大，相应地电场E减小，从而整体上提高器件的击穿电压；栅极绝缘层7及栅极8，依次层叠设置于第二n型半导体层3、p型半导体层和第一n型半导体层2裸露的表面，无需在多层半导体层之间刻蚀形成栅极凹槽窗口，增加了器件的可靠性和良率，工艺简单，便于制备。
作为本发明的可选实施方式，第一n型半导体层2、p型半导体层和第二n型半导体层3的半导体材料均选用GaN、SiC或AlN，优选为GaN。
上述衬底1选用GaN衬底或蓝宝石衬底，优选GaN衬底，衬底1即为漏极接触区。
上述第一n型半导体层2、p型半导体层和第二n型半导体层3是在衬底1上生长的外延层，其中，第一n型半导体层2作为漂移区、p型半导体层作为沟道区、第二n型半导体层3作为源极接触区。第一n型半导体层2为n型轻掺杂层(n-)，第二n型半导体层3为n型重掺杂层(n+)，也即，第二n型半导体层3的掺杂浓度高于第一n型半导体层2。氢基硅烷可以作为第一n型半导体层2和第二n型半导体层3的掺杂剂。第一p型掺杂区4为p型轻掺杂区(p-)；第二p型掺杂区5为p型重掺杂区(p+)，也即，第二p型掺杂区5的掺杂浓度高于第一p型掺杂区4，由此使p型半导体层形成阶梯掺杂的p-、p+沟道。环戊二烯基镁可以作为第一p型掺杂区4和第二p型掺杂区5的掺杂剂。
第一n型半导体层2、p型半导体层的半导体材料选用GaN时，第二n型半导体层3的半导体材料选用AlGaN或者n型掺杂的GaN。
作为本发明的可选实施方式，第一n型半导体层2的掺杂浓度为8×1016cm-3～3×1017cm-3，优选为1.2×1017cm-3；第一p型掺杂区4的掺杂浓度为2×1017cm-3～4×1017cm-3，优选为2.5×1017cm-3；第二p型掺杂区5的掺杂浓度为3×1017cm-3～5×1017cm-3，优选为3×1017cm-3；第二n型半导体层3的掺杂浓度为1×1018cm-3～5×1018cm-3，优选为3×1018cm-3；第一n型半导体层2的厚度为15μm～25μm，优选为20μm；p型半导体层的厚度为0.8μm～1.2μm，优选为1.0μm；第二n型半导体层3的厚度为0.1μm～0.3μm，优选为0.2μm。
上述源极6由Ti/Al形成，厚度为25nm～100nm，优选为Ti(15nm)/Al(35nm)。
上述栅极绝缘层7的材料选用Al2O3，厚度为20nm～50nm，优选为25nm；或者栅极绝缘层7的材料选用SiO2，厚度为50nm～100nm。
上述栅极8由Ti/Au形成，厚度为50nm～100nm，优选为Ti(10nm)/Au(40nm)。
上述漏极9由Ti/Al形成，厚度为25nm～100nm，优选为Ti(15nm)/Al(35nm)。漏极9的宽度为8μm～12μm，优选为10μm。
需要说明的是，在本文中，“/”表示层的沉积。A/B表示在层A形成之后形成层B。
栅极绝缘层7及栅极8，依次层叠设置于第二n型半导体层3、p型半导体层和第一n型半导体层2裸露的表面，需要说明的是，栅极绝缘层7及栅极8至少需要连续覆盖第二n型半导体层3、p型半导体层和第一n型半导体层2裸露的表面，并非一定全面覆盖。给栅极8外加施加电压，会在p型半导体层形成电子沟道，第二n型半导体层3和第一n型半导体层2的电子得以相互连通，使得MOSFET器件开启工作。
作为本发明实施例的进一步改进，第一n型半导体层2、p型半导体层和第二n型半导体层3的边缘形成有台面结构，栅极绝缘层7及栅极8依次层叠设置于第二n型半导体层3的表面并延伸覆盖台面结构。
本发明提供的MOSFET器件，进一步在第一n型半导体层2、p型半导体层和第二n型半导体层3的边缘形成有台面结构，栅极绝缘层7及栅极8依次层叠设置于第二n型半导体层3的表面并延伸覆盖台面结构。通过台面结构的设置可以减小边缘处电场集中，由此提高击穿电压，还便于在其表面形成栅极绝缘层7和栅极8，有利于利用栅极8调控器件。
在外延层(第一n型半导体层2、p型半导体层和第二n型半导体层3)上刻蚀出台面结构，如图1所示，台面结构位于外延层的左右两侧，台面结构由底面和侧面组成，其中，底面是指第一n型半导体层2被刻蚀暴露出的上表面，侧面是指第一n型半导体层2、p型半导体层和第二n型半导体层3被刻蚀暴露出的侧表面。
作为本发明实施例的进一步改进，MOSFET器件还包括：中间电极10，设置于第二n型半导体层3内，源极6通过中间电极10与第二n型半导体层3、第二p型掺杂区5形成欧姆接触，优选地，中间电极10为Pd电极。
本发明提供的MOSFET器件，进一步还第二n型半导体层3内设置中间电极10，通过这种结构实现了源极6与第二n型半导体层3、第二p型掺杂区5形成欧姆接触，结构巧妙且合理。
如图1所示，中间电极10位于在第二n型半导体层3被刻蚀出的凹槽内，通过刻蚀凹槽暴露出第二p型掺杂区5，以使在凹槽内填充电极金属时，使电极金属同时与第二n型半导体层3、第二p型掺杂区5接触，在中间电极10上沉积源电极后，实现了源极6与第二n型半导体层3、第二p型掺杂区5形成欧姆接触。
上述中间电极10的宽度为1.8μm～2.5μm，优选为2μm。
作为本发明实施例的进一步改进，MOSFET器件还包括：介电保护层11，设置于栅极8的表面；场板12，设置于介电保护层11背离源极6的一侧，且与源极6连接。
本发明提供的MOSFET器件，进一步在栅极8的表面设置介电保护层11，以及介电保护层11背离源极6的一侧设置与源极6连接的场板12，用巧妙的方法制作形成接触通孔构成了器件的场板结构，设置场板结构改变表面电势分布，使曲面结的曲率半径增大，抑制电场的集中，场板12下的氧化层取适当厚度时，可以有效隔离台面外围的p–n结边缘处的电场，降低氧化物的最大电场，使器件实现更高的击穿电压，此外，场板12能够与源极6同时形成，没有增加额外工艺步骤。
上述介电保护层11的材料选用SiO2，厚度为300nm～600nm，优选为400nm。如图1所示，介电保护层11覆盖栅极8和栅极绝缘层7暴露出的表面，一方面实现介电保护层11与场板12之间的绝缘，另一方面实现栅极8与源极6之间绝缘。介电保护层11中也用于形成接触孔，以便将源极6和栅极8引出。介电保护层11需要暴露出源极6的表面，以便后续将场板12与源极6连接。
上述场板12由Ti/Al形成。如图1所示，场板12整体呈T字形，由横板和竖板组成，其中横板位于介电保护层11的上表面，竖板位于两个介电保护层11之间相夹的区域且与源极6连接。
本发明实施例还提供上述MOSFET器件的制备方法，包括：
步骤S1，提供衬底1，并在衬底1上依次形成第一n型半导体层2、p型半导体层和第二n型半导体层3，p型半导体层包括第一p型掺杂区4和第二p型掺杂区5，第一p型掺杂区4位于第二p型掺杂区5两侧，且第二p型掺杂区5的掺杂浓度高于第一p型掺杂区4。
第一n型半导体层2和第二n型半导体层3采用金属有机化学气相沉积(MOCVD)工艺制备。
作为一种可选实施方式，p型半导体层的制备方法包括：
在第一n型半导体层2上形成具有第一掺杂浓度的p型半导体层；
向具有第一掺杂浓度的p型半导体层的第二p型掺杂区注入p型掺杂剂以形成具有第二掺杂浓度的第二p型掺杂区5，其两侧即形成具有第一掺杂浓度的第一p型掺杂区4。
其中，采用金属有机化学气相沉积(MOCVD)工艺制备具有第一掺杂浓度的p型半导体层；利用离子注入机在第二p型掺杂区(距离左右两侧边缘距离4μm-6μm，优选5μm)注入p型掺杂剂。
作为另一种可选实施方式，p型半导体层的制备方法包括：
在第一n型半导体层2上形成具有第一掺杂浓度的p型半导体层；
在具有第一掺杂浓度的p型半导体层的第二p型掺杂区形成凹槽，凹槽的深度等于具有第一掺杂浓度的p型半导体层的厚度；
在凹槽内填充具有第二掺杂浓度的p型半导体材料，以形成具有第二掺杂浓度的第二p型掺杂区5，其两侧即形成具有第一掺杂浓度的第一p型掺杂区4。
其中，采用金属有机化学气相沉积(MOCVD)工艺制备具有第一掺杂浓度的p型半导体层；采用感应耦合等离子体刻蚀(ICP)工艺制作凹槽；再次采用金属有机化学气相沉积(MOCVD)工艺在凹槽内填充具有第二掺杂浓度的p型半导体材料。
步骤S2，在第二n型半导体层3、p型半导体层和第一n型半导体层2裸露的表面依次形成层叠设置的栅极绝缘层7和栅极8。
采用使用原子层沉积(ALD)工艺制作栅极绝缘层7；采用磁控溅射工艺制作栅极8。
可以不对第二n型半导体层3、p型半导体层和第一n型半导体层2的边缘进行处理，直接在其裸露的表面依次制作栅极绝缘层7和栅极8。优选地，在第一n型半导体层2、p型半导体层和第二n型半导体层3的边缘形成台面结构，其中，栅极绝缘层7及栅极8依次层叠形成于第二n型半导体层3的表面并延伸覆盖台面结构。
采用感应耦合等离子体刻蚀(ICP)，利用Cl2/SiCl4干法刻蚀，在外延层上刻蚀出台面结构。
步骤S3，在第二n型半导体层3背离p型半导体层的一侧形成源极6，且分别与第二n型半导体层3和第二p型掺杂区5接触。
作为一种优选实施方式，在第二n型半导体层3内形成中间电极10，以使源极6通过中间电极10与第二n型半导体层3、第二p型掺杂区5形成欧姆接触，优选地，中间电极10为Pd电极。
采用感应耦合等离子体刻蚀(ICP)，利用Cl2/SiCl4干法刻蚀在第二n型半导体层3内刻蚀出凹槽，凹槽底部暴露出第二p型掺杂区5；采用磁控溅射工艺在凹槽内制作中间电极10；采用磁控溅射工艺在中间电极10上沉积源极6，并在N2中于550℃退火5分钟以获得欧姆接触。
作为本发明实施例的进一步改进，在栅极8的表面形成介电保护层11；在介电保护层11背离源极6的一侧形成场板12，使场板12与源极6连接。
采用等离子体增强化学气相淀积工艺来制作介电保护层11，可以在介电保护层11中刻蚀出接触孔以将栅极8和源极6引出。在两侧的介电保护层11中间形成暴露出源极6的窗口，采用磁控溅射工艺在源极6和介电保护层11背离源极6一侧的表面沉积场板12。形成场板12的材料和源极6相同，因此可以先制作介电保护层11，再同步制备源极6和场板12，以节省工艺步骤。制作接触孔并沉积场板12形成场板结构，采用场板边缘终端技术来减小台面外周p-n结边缘处的电场，可以增大击穿电压。
步骤S4，在衬底1背离第一n型半导体层2的一侧形成漏极9。
采用磁控溅射工艺在衬底1背离第一n型半导体层2的一侧沉积漏极9，并在N2中于550℃退火5分钟以获得欧姆接触。
本发明实施例提供一种优选的MOSFET器件的制备方法，具体步骤如下：
步骤S10，提供衬底1，并采用金属有机化学气相沉积(MOCVD)工艺在衬底1上依次形成第一n型半导体层2、p型半导体层和第二n型半导体层3，p型半导体层包括第一p型掺杂区4和第二p型掺杂区5，第一p型掺杂区4位于第二p型掺杂区5两侧，且第二p型掺杂区5的掺杂浓度高于第一p型掺杂区4(采用金属有机化学气相沉积(MOCVD)工艺在第一n型半导体层2上生长具有第一掺杂浓度的p型半导体层，利用离子注入机在具有第一掺杂浓度的p型半导体层中部区域注入p型掺杂剂，以形成第二p型掺杂区5，其两侧即形成第一p型掺杂区4)，步骤S10得到的器件结构如图2所示；
步骤S20，采用感应耦合等离子体刻蚀(ICP)，利用Cl2/SiCl4干法刻蚀在第一n型半导体层2、p型半导体层和第二n型半导体层3的左右两端边缘刻蚀出台面结构，在第二n型半导体层3的中部刻蚀出凹槽，步骤S20得到的器件结构如图3所示；
步骤S30，采用磁控溅射工艺在凹槽内形成中间电极10，采用原子层沉积(ALD)工艺在第二n型半导体层3的表面及台面结构的表面沉积栅极绝缘层7，步骤S30得到的器件结构如图4所示；
步骤S40，采用磁控溅射工艺在栅极绝缘层7表面沉积栅极8，步骤S40得到的器件结构如图5所示；
步骤S50，采用磁控溅射工艺在中间电极10表面沉积源极6，并退火处理以获得欧姆接触，采用等离子体增强化学的气相沉积法(PECVD)在栅极8和栅极绝缘层7裸露的表面沉积介电保护层11，采用磁控溅射工艺在介电保护层11背离源极6的表面以及源极6表面沉积场板12，采用磁控溅射工艺在衬底1的背面沉积漏极9，并退火处理以获得欧姆接触，最终得到如图1所示的MOSFET器件结构。
以下给出一种GaN基MOSFET器件和GaN基MOSFET器件制备方法的具体实施例。
实施例1
本实施例提供一种GaN基MOSFET器件，由下至上依次层叠设置有漏极、n+GaN衬底、n-GaN层、p层、n+GaN层，其中，p层由p+GaN区和位于p+GaN区左右两侧的p-GaN区组成；
在n-GaN层、p层、n+GaN层的边缘形成有台面结构，台面结构由底面和侧面组成，底面是n-GaN层被刻蚀而暴露出的上表面，侧面是n-GaN层、p层、n+GaN层被刻蚀而暴露出的侧面；
在n+GaN层中设置有Pd电极，Pd电极分别与n+GaN层以及p+GaN区接触；
在Pd电极上设置有源极；位于源极左右两侧的n+GaN层表面上设置有栅极绝缘层并延伸至台面结构的侧面和底面，在栅极绝缘层的表面还设置有栅极，且栅极不与源极接触；
在栅极绝缘层和栅极暴露出的表面设置有介电保护层，左右两侧的介电保护层中间形成暴露出源极的窗口；
在介电保护层背离源极的一侧表面，以及源极的表面形成有T字形的场板。
漏极由Ti(15nm)/Al(35nm)形成，漏极的宽度为10μm；
n+GaN衬底选择位错密度在3×10-4～4×10-4cm-3范围内的市售n+GaN衬底；
n-GaN层为轻掺杂n型Si的n-GaN层，掺杂浓度为1.2×1017cm-3，厚度为20μm，以氢基硅烷作为n型掺杂剂；
p+GaN区为重掺杂p型Mg的p+GaN区，掺杂浓度为3×1017cm-3，厚度为1.0μm，以环戊二烯基镁作为p型掺杂剂；
p-GaN区为轻掺杂p型Mg的p-GaN区，掺杂浓度为2.5×1017cm-3，厚度为1.0μm，以环戊二烯基镁作为p型掺杂剂；
n+GaN层为重掺杂n型Si的n+GaN层，掺杂浓度为3.0×1018cm-3，厚度为0.2μm，以氢基硅烷作为n型掺杂剂；
台面结构底面宽度为5～8μm，优选为6μm，侧面高度为1.8～2.5μm，优选为2μm；
Pd电极宽度为2μm；
源极由Ti(15nm)/Al(35nm)形成；
栅极绝缘层的材料选用Al2O3，厚度为25nm；
栅极由Ti(10nm)/Au(40nm)形成，厚度为50nm～100nm；
介电保护层选用SiO2，厚度为400nm；
场板由Ti/Al形成，位于介电保护层上表面的场板厚度为100nm。
实施例2
本实施例提供实施例1中GaN基MOSFET器件的制备方法，步骤如下：
(1)准备市售n+GaN衬底；
(2)采用金属有机化学气相沉积(MOCVD)工艺在n+GaN衬底上依次生长n-GaN层和p层；
(3)利用离子注入机在p层中部距离左右两端5μm区域注入p型掺杂剂，以形成p+GaN区，其两侧即形成p-GaN区；
(4)采用金属有机化学气相沉积(MOCVD)工艺在p层上生长n+GaN层；
(5)采用感应耦合等离子体刻蚀(ICP)，利用Cl2/SiCl4干法刻蚀在n-GaN层、p层、n+GaN层的左右两端边缘刻蚀出台面结构，在n+GaN层的中部刻蚀出凹槽；
(6)采用磁控溅射工艺在凹槽内形成Pd电极；
(6)采用原子层沉积(ALD)工艺在n+GaN层的表面及台面结构的表面沉积Al2O3作为栅极绝缘层；采用磁控溅射工艺在Al2O3表面沉积Ti/Au作为栅极；
(7)采用磁控溅射工艺在Pd电极表面沉积Ti/Al作为源极，并在N2中于550℃退火5分钟以获得欧姆接触；
(8)采用等离子体增强化学的气相沉积法(PECVD)在栅极和栅极绝缘层裸露的表面沉积SiO2作为介电保护层；
(9)采用磁控溅射工艺在SiO2背离源极的表面以及源极表面沉积Ti/Al作为场板；
(10)采用磁控溅射工艺在n+GaN衬底的背面沉积Ti/Al作为漏极，并在N2中于550℃退火5分钟以获得欧姆接触。
测试例
对实施例2制备的GaN基MOSFET器件(记为“阶梯掺杂MOSFET”)进行测试，作为对比，按照实施例2提供的方法制备GaN基MOSFET器件，其与实施例2的不同之处在于，省去步骤(3)，记为“均匀掺杂MOSFET”。
测试具体步骤如下：
利用半导体分析仪B1500A，开机，开气泵，固定器件，三根探针分别基础器件的源极、漏极和栅极(用银浆固定在铜板上做测试，铜板固定，其中一根探针扎在铜板上。先选择Id-Vg模块，源极接地，固定Vd的值为0.5V，然后设置Vg从0到12V扫描，扫描间距为0.5V，得到Id-Vg转移特性曲线，如图6所示。接着换Id-Vd模块，根据Id-Vg得到的器件开启电压，将其设定为Vg(固定值)，设置Vd从0到20V区间扫描，间距为1V，数量为20条，得到Id-Vd输出特性曲线，如图7所示。测试完毕后，移出探针，关气泵，取出器件。
同理，利用半导体耐压测试仪器，源极、栅极扎针接地，漏极接电源，设置Vd从0-1000v区间扫描，间距先从小到大为1V、5V、10V、20V等，观测源漏电流是否达到1mA/mm(即器件达到击穿的观测点)，得到Id-Vd击穿特性曲线，如图8所示。
由图6可知，与均匀掺杂的MOSFET相比，阶梯掺杂后并没有改变器件的导通性能，即开启电压低，导通电阻小。
由图7可知，均匀掺杂和阶梯掺杂的MOSFET器件输出差不多，从曲线走向趋势可知，随着漏极电压的增大，器件工作趋于饱和。
由图8可知，阶梯掺杂MOSFET的击穿电压大于均匀掺杂MOSFET，证明本发明提供的GaN基MOSFET器件具有较高的击穿电压。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种MOSFET器件，其特征在于，包括：
衬底，所述衬底上依次层叠设置第一n型半导体层、p型半导体层和第二n型半导体层，所述p型半导体层包括第一p型掺杂区和第二p型掺杂区，所述第一p型掺杂区位于所述第二p型掺杂区两侧，且所述第二p型掺杂区的掺杂浓度高于所述第一p型掺杂区；
源极，设置于所述第二n型半导体层背离所述p型半导体层的一侧，且分别与所述第二n型半导体层和第二p型掺杂区接触；
栅极绝缘层及栅极，依次层叠设置于所述第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面；
漏极，设置于所述衬底背离所述第一n型半导体层的一侧。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述第一n型半导体层、p型半导体层和第二n型半导体层的边缘形成有台面结构，所述栅极绝缘层及栅极依次层叠设置于所述第二n型半导体层的表面并延伸覆盖所述台面结构。
3.根据权利要求1或2所述的MOSFET器件，其特征在于，还包括：
中间电极，设置于所述第二n型半导体层内，所述源极通过所述中间电极与所述第二n型半导体层、第二p型掺杂区形成欧姆接触，优选地，所述中间电极为Pd电极。
4.根据权利要求1～3任一所述的MOSFET器件，其特征在于，还包括：
介电保护层，设置于所述栅极的表面；
场板，设置于所述介电保护层背离所述源极的一侧，且与所述源极连接。
5.根据权利要求1～4任一所述的MOSFET器件，其特征在于，
所述第一n型半导体层、p型半导体层和第二n型半导体层的半导体材料均选用GaN、SiC或AlN，优选为GaN。
6.根据权利要求1～5任一所述的MOSFET器件，其特征在于，
所述第一n型半导体层的掺杂浓度为8×1016cm-3～3×1017cm-3，优选为1.2×1017cm-3；
所述第一p型掺杂区的掺杂浓度为2×1017cm-3～4×1017cm-3，优选为2.5×1017cm-3；
所述第二p型掺杂区的掺杂浓度为3×1017cm-3～5×1017cm-3，优选为3×1017cm-3；
第二n型半导体层的掺杂浓度为1×1018cm-3～5×1018cm-3，优选为3×1018cm-3。
7.一种权利要求1～6任一所述MOSFET器件的制备方法，其特征在于，包括：
提供衬底，并在衬底上依次形成第一n型半导体层、p型半导体层和第二n型半导体层，所述p型半导体层包括第一p型掺杂区和第二p型掺杂区，所述第一p型掺杂区位于所述第二p型掺杂区两侧，且所述第二p型掺杂区的掺杂浓度高于所述第一p型掺杂区；
在所述第二n型半导体层、p型半导体层和第一n型半导体层裸露的表面依次形成层叠设置的栅极绝缘层和栅极；
在所述第二n型半导体层背离所述p型半导体层的一侧形成源极，且分别与所述第二n型半导体层和第二p型掺杂区接触；
在所述衬底背离所述第一n型半导体层的一侧形成漏极。
8.根据权利要求7所述的MOSFET器件的制备方法，其特征在于，所述p型半导体层的制备方法包括：
在所述第一n型半导体层上形成具有第一掺杂浓度的p型半导体层；
向所述具有第一掺杂浓度的p型半导体层的第二p型掺杂区注入p型掺杂剂以形成具有第二掺杂浓度的第二p型掺杂区，其两侧即形成具有第一掺杂浓度的第一p型掺杂区；或者
在所述第一n型半导体层上形成具有第一掺杂浓度的p型半导体层；
在所述具有第一掺杂浓度的p型半导体层的第二p型掺杂区形成凹槽，所述凹槽的深度等于所述具有第一掺杂浓度的p型半导体层的厚度；
在所述凹槽内填充具有第二掺杂浓度的p型半导体材料，以形成具有第二掺杂浓度的第二p型掺杂区，其两侧即形成具有第一掺杂浓度的第一p型掺杂区。
9.根据权利要求7或8所述的MOSFET器件的制备方法，其特征在于，还包括：
在所述第一n型半导体层、p型半导体层和第二n型半导体层的边缘形成台面结构，其中，所述栅极绝缘层及栅极依次层叠形成于所述第二n型半导体层的表面并延伸覆盖所述台面结构。
10.根据权利要求7-9任一所述的MOSFET器件的制备方法，其特征在于，还包括：
在所述栅极的表面形成介电保护层；
在所述介电保护层背离所述源极的一侧形成场板，使所述场板与所述源极连接。
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