JP2013131755A - 埋込形フィールド・プレート（ｂｕｒｉｅｄｆｉｅｌｄｐｌａｔｅ）を有する化合物半導体デバイス - Google Patents

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Abstract

【課題】埋込形フィールド・プレートを有する化合物半導体デバイスを提供する。
【解決手段】半導体デバイスは、第１の化合物半導体材料１２０と、この第１の化合物半導体材料上の第２の化合物半導体材料１３０とを含む。第２の化合物半導体材料１３０は、第１の化合物半導体材料１２０が２次元電子ガス（２ＤＥＧ）を有するように、第１の化合物半導体材料１２０と異なる材料を含む。この半導体デバイスはさらに、第１の化合物半導体材料１２０内に配置され、半導体デバイスの端子に電気的に接続された埋込形フィールド・プレート１４０を含む。２ＤＥＧは、埋込形フィールド・プレート１４０と第２の化合物半導体材料１３０との間に挿入される。
【選択図】図１

Description

本願は、化合物半導体デバイスに関し、詳細には、化合物半導体デバイス用の埋込形フィールド・プレートに関する。
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）は、ソース領域とドレイン領域の間に配置された導電チャネルを備える。ソースからドレインへのキャリアの流れが、ショットキー金属ゲートによって制御される。導電チャネルの厚さおよびそれによって電流を調整する、金属接触部の下の空乏層幅を変化させることにより、チャネルが制御される。ＧａＮに基づく現在のパワー・トランジスタは、その大部分が、ヘテロ構造ＦＥＴ（ＨＦＥＴ）または変調ドープＦＥＴ（ＭＯＤＦＥＴ）としても知られているＨＥＭＴ（高電子移動度トランジスタ）として構成されている。ＨＥＭＴは、ＧａＮやＡｌＧａＮなど、バンド・ギャップが互いに異なる２つの材料間のジャンクションを有する電界効果トランジスタであり、このジャンクションにより、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）などにおけるドープ領域の代わりにチャネルが形成される。ＨＥＭＴは、たとえばＡｌＧａＮ障壁層とＧａＮバッファ層の間の境界に形成される、２次元電子ガス（２ＤＥＧ）を形成する。対策をさらに講じないと、このような構造によって自己導電性、すなわちノーマリオンのトランジスタになる。すなわち、ＨＥＭＴは、正のゲート電圧が存在しない状態で導通する。
従来のノーマリオンのＧａＮ ＨＥＭＴは通常、ソース端子に接続された上端のフィールド・プレートを使用して、デバイス内の電界のピークを低減させ、それにより、デバイスの絶縁破壊電圧を増大させる。上端の金属フィールド・プレートは、ゲート電極の上部に配置され、誘電体材料によって、このゲート電極から絶縁される。上端の金属フィールド・プレートは、ＧａＮ ＨＥＭＴデバイス内の電界分布に影響を及ぼすだけでなく、デバイスのＡＣ動作にも深刻な影響を及ぼす。実際には、トランジスタの主静電容量を変更することができ、それに応じてトランジスタのスイッチング性能に影響を及ぼすことができる。上端の金属フィールド・プレートはまた、水平および垂直の電界を低減させ、結果として電界に関連するトラッピングおよびデトラッピング機構を低減させることにより、スイッチング・サイクル中にトランジスタの電流駆動能力を大きく変動させることになるＧａＮベースのデバイス内に存在するトラップ／欠陥の濃度が高まることによって通常発生する電流「崩壊」を軽減することができる。
最大電界ピークを低減させ、デバイスの絶縁破壊強度を改善するように電界を整形することによって、ＧａＮ ＨＥＭＴの絶縁破壊強度を増大させる、より効率的なフィールド・プレートを有することが望ましい。
ＨＥＭＴなどの化合物半導体デバイスに含まれる埋込形フィールド・プレートの実施形態が、本明細書において開示される。埋込形フィールド・プレートは、デバイスのチャネルの下に配置され、最大電界ピークを低減させ、デバイスの絶縁破壊強度を改善するように電界を整形する助けとなる。
半導体デバイスの一実施形態によれば、このデバイスは、第１の化合物半導体材料と、この第１の化合物半導体材料上の第２の化合物半導体材料とを備える。第２の化合物半導体材料は、第１の化合物半導体材料が２次元電子ガス（２ＤＥＧ）を有するように、第１の化合物半導体材料と異なる材料を含む。この半導体デバイスはさらに、第１の化合物半導体材料内に配置され、この半導体デバイスの端子に電気的に接続された埋込形フィールド・プレートを含む。２ＤＥＧは、埋込形フィールド・プレートと第２の化合物半導体材料との間に挿入される。
半導体デバイスの別の実施形態によれば、このデバイスは、第１のＩＩＩ−Ｖ族半導体材料と、この第１のＩＩＩ−Ｖ族半導体材料上の、第２のＩＩＩ−Ｖ族半導体材料とを備える。第２のＩＩＩ−Ｖ族半導体材料は、第１のＩＩＩ−Ｖ族半導体材料が２ＤＥＧを有するように、第１のＩＩＩ−Ｖ族半導体材料と異なる材料を含む。このデバイスはさらに、第２のＩＩＩ−Ｖ族半導体材料上のゲート領域であって、この第２のＩＩＩ−Ｖ族半導体材料が２ＤＥＧとゲート領域の間に挿入されたゲート領域と、第２のＩＩＩ−Ｖ族半導体材料を通って第１のＩＩＩ−Ｖ族半導体材料にまで延在するソース領域と、第２のＩＩＩ−Ｖ族半導体材料を通って第１のＩＩＩ−Ｖ族半導体材料にまで延在し、ソース領域から離れて配置されたドレイン領域とを含む。このデバイスはまた、第２のＩＩＩ−Ｖ族半導体材料から向きがそれている第１のＩＩＩ−Ｖ族半導体材料の片側にメタライゼーションを含む。第１のＩＩＩ−Ｖ族半導体材料は、ソース領域からドレイン領域まで横へ延在する方向に厚さが増大する。
半導体デバイスを製造する方法の一実施形態によれば、この方法は、半導体基板得上に第１の化合物半導体材料を形成するステップと、第１の化合物半導体材料上に第２の化合物半導体材料を形成するステップであって、第１の化合物半導体材料が２次元電子ガス（２ＤＥＧ）を有するように、この第２の化合物半導体材料が、第１の化合物半導体材料と異なる材料を含むステップと、第１の化合物半導体材料内に埋込形フィールド・プレートを形成し、その結果、２ＤＥＧが、埋込形フィールド・プレートと第２の化合物半導体材料との間に挿入されるステップと、この半導体デバイスの端子に埋込形フィールド・プレートを電気的に接続するステップとを含む。
以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点が当業者には理解されよう。
図面の各要素は、必ずしも互いに縮尺通りではない。同じ参照番号は、対応する同様の部品を指す。例示された様々な実施形態の特徴は、互いに排除しない限り、それらを組み合わせることができる。実施形態は各図面に示してあり、以下の説明で詳細に述べる。
埋込形フィールド・プレートを有する化合物半導体デバイスの一実施形態の横断面図である。 埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法の一実施形態の横断面図である。 埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法の別の実施形態の横断面図である。 埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法のさらに別の実施形態の横断面図である。 埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法のさらに別の実施形態の横断面図である。 複数の埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法の一実施形態の横断面図である。 埋込形フィールド・プレートを有する化合物半導体デバイスの別の実施形態の横断面図である。 化合物半導体デバイスの端子を埋込形フィールド・プレートに電気的に接続する方法の一実施形態の横断面図である。 化合物半導体デバイスの端子を埋込形フィールド・プレートに電気的に接続する方法の別の実施形態の横断面図である。 化合物半導体デバイスの端子を埋込形フィールド・プレートに電気的に接続する方法のさらに別の実施形態の横断面図である。 厚さが可変のバッファ領域、およびこのバッファ領域の裏側に形成されたメタライゼーションを有する化合物半導体デバイスを製造する方法の一実施形態の横断面図である。
図１には、化合物半導体デバイスの一実施形態が示してある。この実施形態によれば、この半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、普通はヘテロ構造ＦＥＴ（ＨＦＥＴ）または変調ドープＦＥＴ（ＭＯＤＦＥＴ）とも呼ばれている。この半導体デバイスは、Ｓｉ基板またはＳｉＣ基板などの半導体基板１００上に製造され、基板１００に熱整合および格子整合させるためのＡｌＮ層などの核生成（シード）層１１０を含む。本明細書おいてバッファ領域とも呼ばれる化合物半導体材料１２０は、核生成層１１０上に配置される。本明細書おいて障壁領域とも呼ばれる別の化合物半導体材料１３０は、バッファ領域１２０上に配置される。障壁領域１３０は、バッファ領域１２０が２次元電子ガス（２ＤＥＧ）を有するように、バッファ領域１２０と異なる材料を含んでおり、この２次元電子ガスは図１に１点鎖線で示してある。一実施形態では、バッファ領域１２０はＧａＮを含み、障壁領域１３０はＡｌＧａＮを含む。ＩＩＩ−Ｖ族半導体材料の他の組合せを使用して、バッファ領域１２０内に２ＤＥＧを形成することができる。
図１に示した半導体デバイスはさらに、バッファ領域１２０内に埋込形フィールド・プレート１４０を含む。埋込形フィールド・プレート１４０は、半導体デバイスの端子に電気的に接続されており、２ＤＥＧが、埋込形フィールド・プレート１４０と障壁領域１３０の間に挿入されている。この実施形態では、埋込形フィールド・プレート１４０に電気的に接続された端子は、トランジスタのソース領域１５０である。ソース領域１５０は、障壁領域１３０を通ってバッファ領域１２０にまで延在し、埋込形フィールド・プレート１４０と電気的に接触する。ソース領域１５０と埋込形フィールド・プレート１４０の間の電気的接続は、図１にプラグ１５２として示してあるが、本明細書において以下でより詳細に説明するような様々な方式で形成することができる。
トランジスタのドレイン領域１６０は同様に、障壁領域１３０を通ってバッファ領域１２０にまで延在し、ソース領域１５０および埋込形フィールド・プレート１４０から離れて配置される。ゲート領域１７０が、２ＤＥＧの上方で、ＧａＮキャップ層などのキャップ層１８０上に配置され、誘電体層１９０が、ゲート領域１７０およびキャップ層１８０の上方に形成される。２ＤＥＧは、ソース領域１５０とドレイン領域１６０の間にチャネルを形成し、このチャネルは、ゲート領域１７０に印加される電圧によって制御される。埋込形フィールド・プレート１４０は、２ＤＥＧの下に配置され、最大電界ピークを低減させ、デバイスの絶縁破壊強度を改善するように電界を整形する助けとなる。一実施形態では、埋込形フィールド・プレート１４０は、図１に「Ｌｅｘｔ」と表示された距離で示したように、ゲート領域１７０よりも、ドレイン領域１６０に向けて横方向にさらに延在する。キャップ層１８０を使用して、漏洩電流全体を低減させ、パッシベーションの仕組みを改善することができるが、原則としてこのキャップ層を省いてもよい。
図２Ａ〜２Ｃには、埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法の一実施形態が示してある。この実施形態によれば、核生成層１１０が基板１００上に形成され、バッファ領域１２０が核生成層１１０上にエピタキシャル成長する。バッファ領域１２０の一部分が露出するように障壁領域１３０が形成される前に、バッファ領域１２０上にマスク２００が形成される。ドーパント種は、露出面を通してバッファ領域１２０に埋め込まれて、バッファ領域１２０内のある一定の深さでドーパント種２１０の集中部分を形成する。たとえばエネルギーおよび埋め込まれる種の埋込み量を様々に変えて、複数の埋込みを実行することができる。ドーパント埋込みプロセスが、図２Ａに一連の下向き矢印で示してある。
次いで、図２Ｂに示すように、ドーパント種を埋め込み、マスク２００を取り除いた後に、障壁領域１３０がバッファ領域１２０上にエピタキシャル成長する。偏極効果により、障壁領域１３０がバッファ領域１２０上に形成されるとき、バッファ領域１２０内に２ＤＥＧが生じる。２ＤＥＧは、障壁領域１３０とバッファ領域１２０内のドーパント種２１０の集中部分との間に挿入される。次いで、当技術分野で知られているように、図２Ｃに示すよう、キャップ層１８０、ならびにデバイスのソース領域１５０、ドレイン領域１６０、およびゲート領域１７０が形成される。誘電体層１９０はまた、ゲート領域１７０およびキャップ層１８０の上に形成することができる。
半導体デバイスを処理している間、このデバイスはアニール処理され、それにより、バッファ領域１２０内のある一定の深さでドーパント種２１０の集中部分が生じて、埋込形フィールド・プレート１４０が活性化され形成される。２ＤＥＧは、埋込形フィールド・プレート１４０と障壁領域１３０の間に挿入され、この埋込形フィールド・プレート１４０は、図２Ｃに示したこの実施形態により、デバイスのソース領域１５０に電気的に接続される。この実施形態によれば、埋込形フィールド・プレート１４０は、バッファ領域１２０のより高濃度のドープ領域から形成され、バッファ領域１２０のより低濃度のドープ領域によって囲まれており、フィールド・プレート１４０に向けて下方に延在するソース領域１５０に接触している。Ｎ型またはＰ型のドーパント種を使用して、埋込形フィールド・プレート１４０を形成することができる。代わりに、ソース領域１５０と埋込形フィールド・プレート１４０の間の電気接続は、たとえば図１に示すように導電性プラグによって形成することができる。
図３Ａ〜３Ｃには、埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法の別の実施形態が示してある。この実施形態によれば、デバイスを形成するのに利用されるＩＩＩ−Ｖ族半導体材料のスタックは、下層基板１００上に上下にエピタキシャル成長する。すなわち、当技術分野でよく知られ、図３Ａに示したように、核生成層１１０が基板１００上にエピタキシャル成長し、バッファ領域１２０が核生成層１１０上にエピタキシャル成長し、障壁領域１３０がバッファ領域１２０上にエピタキシャル成長し、キャップ層１８０が障壁領域１３０上にエピタキシャル成長する。次いで、マスク２００がキャップ層１８０上に形成され、その結果、障壁領域１３０の一部分がマスク２００によって露出する。ドーパント種が、障壁領域１３０の露出部分を通してバッファ領域１２０に埋め込まれて、バッファ領域１２０内のある一定の深さでドーパント種２１０の集中部分を形成する。ドーパント埋込みプロセスが、図３Ａに一連の下向き矢印で示してある。前の実施形態と同様に、たとえばエネルギーおよび埋め込まれる種の埋込み量を様々に変えて、複数の埋込みを実行することができる。
図３Ｂには、埋込みプロセスおよびマスク２００除去の後のデバイスが示してある。このデバイスは、プロセス中にアニール処理され、それにより、ドーパント種２１０の集中部分が生じて、埋込形フィールド・プレート１４０が活性化され形成されることになる。２ＤＥＧは、埋込形フィールド・プレート１４０と障壁領域１３０の間に挿入される。この実施形態によれば、埋込形フィールド・プレート１４０は、バッファ領域１３０のより高濃度のドープ領域から形成され、バッファ領域１３０のより低濃度のドープ領域によって囲まれている。Ｎ型またはＰ型のドーパント種を使用して、埋込形フィールド・プレート１４０を形成することができる。当技術分野でよく知られているように、また図３Ｃに示すように、デバイスのソース領域１５０、ドレイン領域１６０、およびゲート領域１７０が形成される。誘電体層１９０はまた、ゲート領域１７０とキャップ層１８０上に形成することができる。ソース領域１５０は、この実施形態による埋込形フィールド・プレート１４０に向けて下方に延在して、埋込形フィールド・プレート１４０との間の電気接続部を形成する。代わりに、前の実施形態と同様に、たとえば図１に示すように、導電性プラグによって埋込形フィールド・プレート１４０との電気接続部を形成することができる。
あるいは、障壁領域１３０に隣接するバッファ領域１２０の側部の代わりに、障壁領域１３０から離れているバッファ領域１２０の側部を通してドーパント種を埋め込むことにより、埋込形フィールド・プレート１４０をバッファ領域１２０内に形成することができる。たとえば、基板１００を取り除き、それにより、バッファ領域１２０の側部が基板１００によって露出し、バッファ領域１２０の露出側部を通してドーパント種を埋め込むことができる。いずれの場合でも、図１に示すように、埋込形フィールド・プレート１４０は、２ＤＥＧから第１の距離ｄ１だけ離して配置され、ゲート領域１７０は、２ＤＥＧから第２の距離ｄ２だけ離して配置される。一実施形態では、ｄ１＞ｄ２である。
図４Ａ〜４Ｃには、埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法のさらに別の実施形態が示してある。この実施形態によれば、埋込形フィールド・プレート１４０は、障壁領域１３０と同じ材料から作製されており、その結果、バッファ領域１２０内に第２の２ＤＥＧが生じる。第２の（下部の）２ＤＥＧは、第１の（上部の）２ＤＥＧよりも障壁領域１３０からさらに離れて配置されており、埋込形フィールド・プレート１４０は、上部２ＤＥＧと下部２ＤＥＧの間に挿入される。図４Ｃに示すように、上部２ＤＥＧは、ソース領域１５０からドレイン領域１６０へと横方向に延在しており、半導体デバイスのチャネルを形成する。下部２ＤＥＧは、ソース領域１５０からドレイン領域１６０へと横方向に延在するが、ドレイン領域１６０に達する前に終端し、埋込形フィールド・プレートの働きをする。この実施形態によれば、図４Ａに示すように、基板１００上に核生成層１１０を成長させ、核生成層１１０上に成長したバッファ領域１２０の下側部分をエピタキシャル成長させ、部分的に成長したバッファ領域１２０上に中間のＩＩＩ−Ｖ族半導体材料２２０をエピタキシャル成長させることによって、下部２ＤＥＧが形成される。この中間のＩＩＩ−Ｖ族半導体材料２２０は、たとえばＡｌＧａＮなどの障壁領域１３０と同じ材料からなる。
マスク２３０が中間のＩＩＩ−Ｖ族半導体材料２２０上に形成された後に、障壁領域１３０が形成され、その結果、図４Ａに示すように中間の材料２２０の一部分が露出する。たとえば、エッチング・プロセスを用いて、ＩＩＩ−Ｖ族半導体材料２２０の露出した（マスクされていない）部分が取り除かれ、その結果、マスクのない領域において下側のバッファ領域１２０が露出する。中間のＩＩＩ−Ｖ族半導体材料２２０の残りの部分が、この実施形態による埋込形フィールド・プレート１４０を形成し、短い（下側の）１点鎖線で図４Ｂに示すように、バッファ領域１２０の下側部分に２ＤＥＧが生じることになる。次いで、当技術分野でよく知られているように、また図４Ｂに示すように、バッファ領域１２０の上側部分がエピタキシャル成長し、それに続いて障壁領域１３０およびキャップ層１８０が成長する。次いで、当技術分野でよく知られているように、また図４Ｃに示すように、デバイスのソース領域１５０、ドレイン領域１６０、およびゲート領域１７０が形成される。誘電体層１９０はまた、ゲート領域１５０とキャップ層１８０上に形成することができる。ソース領域１５０は、下向きに延在して、この実施形態による埋込形フィールド・プレート１４０との間の電気接続部を形成し、このフィールド・プレートは、障壁領域１３０（たとえば、ＡｌＧａＮ）と同じ材料を含む。代わりに、たとえば図１に示すように、導電性プラグによって埋込形フィールド・プレート１４０との電気接続部を形成することができる。
図５Ａ〜５Ｃには、埋込形フィールド・プレートを有する化合物半導体デバイスを製造する方法のさらに別の実施形態が示してある。図５Ａ〜５Ｃに示した実施形態は、図４Ａ〜４Ｃに示した実施形態と同様であるが、埋込形フィールド・プレート１４０は、バッファ領域１２０および障壁領域１３０と異なる化合物半導体材料からなる。２ＤＥＧに代わりに２次元正孔ガス（２ＤＨＧ）がバッファ領域１２０内に生じるように、埋込形フィールド・プレート１４０の材料が選択される。一実施形態では、埋込形フィールド・プレート１４０はＩｎＧａＮからなる。基板１００上に核生成層１１０を成長させ、核生成層１１０上にバッファ領域１２０の下側部分をエピタキシャル成長させ、部分的なバッファ領域１２０上にＩｎＧａＮ層２４０をエピタキシャル成長させることにより、ＩｎＧａＮフィールド・プレート１４０を形成することができる。
マスク２５０がＩｎＧａＮ層２４０上に形成された後に、障壁領域１３０が形成され、その結果、図５Ａに示すようにＩｎＧａＮ層２４０の一部分が露出する。たとえば、エッチング・プロセスを用いて、ＩｎＧａＮ層２４０の露出した（マスクされていない）部分が取り除かれ、その結果、マスクのない領域において下側のバッファ領域１２０が露出する。ＩｎＧａＮ層２４０の残りの部分が、この実施形態による埋込形フィールド・プレート１４０を形成し、第２の（下側の）１点鎖線で図５Ｂに示すように、バッファ領域１２０の下側部分に２ＤＨＧが生じることになる。図５Ｂに第１の（上側の）１点鎖線で示される上側の２ＤＥＧによってもたらされる、ソース領域１５０とドレイン領域１６０の間の導電性ｎチャネルとは異なり、下側の２ＤＨＧは、アクセプタ・ドーパントである（ドナー・ドーパントではない）ことから導電性を有する。次いで、当技術分野でよく知られているように、また図５Ｂに示すように、バッファ領域１２０の上側部分がエピタキシャル成長し、それに続いて障壁領域１３０およびキャップ層１８０が成長する。２ＤＨＧは、２ＤＥＧよりも障壁領域１３０からさらに離れて配置されており、ＩｎＧａＮ埋込形フィールド・プレート１４０は、２ＤＥＧと２ＤＨＧの間に挿入される。次いで、当技術分野でよく知られているように、また図５Ｃに示すように、デバイスのソース領域１５０、ドレイン領域１６０、およびゲート領域１７０が形成される。誘電体層１９０はまた、ゲート領域１７０とキャップ層１８０上に形成することができる。ソース領域１５０は、下方に延在して、この実施形態によるＩｎＧａＮ埋込形フィールド・プレート１４０との間の電気接続部を形成する。しかし、代わりに、たとえば図１に示すように、導電性プラグによって埋込形フィールド・プレート１４０との電気接続部を形成することができる。
図６Ａ〜６Ｃには、複数の埋込形フィールド・プレート１４０を有する半導体デバイスを製造する方法の一実施形態が示してある。図６Ａでは、核生成層１１０が基板１００上に形成され、ＧａＮバッファ領域１２０が核生成層１１０上に部分的にエピタキシャル成長しており、第１のＡｌＧａＮ層２６０がＧａＮ領域１２０上にエピタキシャル成長している。マスク２７０が、第１のＡｌＧａＮ層２６０上に形成される。たとえば、エッチング・プロセスを用いて、第１のＡｌＧａＮ層２６０の露出した（マスクされていない）部分が取り除かれ、その結果、マスクのない領域において下側のＧａＮバッファ領域１２０が露出する。エッチングの後に残る第１のＡｌＧａＮ層２６０の一部分が、この実施形態による最下部の埋込形フィールド・プレート１４０を形成し、図６Ａに１点鎖線で示すように、ＧａＮバッファ領域１２０の下側部分に最下部の２ＤＥＧが生じることになる。
図６Ｂでは、マスクが取り除かれ、ＧａＮバッファ領域１２０がさらにエピタキシャル成長し、それに続いて第２のＡｌＧａＮ層２８０が成長する。次いで、新規のマスク２９０が、第２のＡｌＧａＮ層２８０上に形成され、この第２のＡｌＧａＮ層２８０の露出した（マスクされていない）部分が、たとえばエッチング・プロセスを用いて取り除かれ、その結果、下側のＧａＮバッファ領域１２０が、マスクのない領域において露出する。エッチングの後に残る第２のＡｌＧａＮ層２８０の一部分が、この実施形態による別の埋込形フィールド・プレート１４０’を形成し、図６Ａに最上部の１点鎖線で示すように、ＧａＮバッファ領域１２０の下側部分に別の２ＤＥＧが生じることになる。図６Ｃに示すように、これらのステップを所望の回数だけ繰り返して、ＧａＮバッファ領域１２０内に、複数の埋込形フィールド・プレート１４０を形成することができる。当技術分野でよく知られているように、また図６Ｃに示すように、全てのフィールド・プレート１４０が形成された後に、バッファ領域１２０の残り、ならびに障壁領域１３０およびキャップ層１８０がエピタキシャル成長し、デバイスのソース領域１５０、ドレイン領域１６０、およびゲート領域１７０も形成される。誘電体層１９０はまた、ゲート領域１７０およびキャップ層１８０の上に形成することができる。
各埋込形フィールド・プレート１４０は、たとえば、ソース領域１５０など半導体デバイスの端子に接触しており、この埋込形フィールド・プレート１４０の隣接するプレートは、図６Ｃに示すようにＧａＮバッファ領域１２０の一部分によって、互いに離れて配置されている。埋込形フィールド・プレート１４０がソース領域１５０に接続される場合、このソース領域１５０は、図６Ｃに示すように、ドレイン領域１６０よりもバッファ領域１２０内に深く延在して、埋込形フィールド・プレート１４０との電気的な接続部を形成してもよい。もっとも深い埋込形フィールド・プレート１４０は、図６Ｃに「Ｌｅｘｔ１」および「Ｌｅｘｔ２」で表示された距離によって示した埋込形フィールド・プレート１４０’、１４０’’の浅い方のプレートよりも、ソース領域１５０からドレイン領域１６０に向けて横方向にさらに延在する。さらにまたは代替的に、ＩｎＧａＮなどの化合物半導体材料から、埋込形フィールド・プレート１４０のうちの任意の１つを形成することができ、これにより、たとえば図５Ａ〜５Ｃを参照して本明細書において前に説明したように、２ＤＥＧの代わりにＧａＮバッファ領域１２０内に２ＤＨＧが生じることになる。
図７には、埋込形フィールド・プレート１４０を有する半導体デバイスの別の実施形態が示してある。この実施形態によれば、埋込形フィールド・プレート１４０と、デバイスのチャネルを形成する上側の２ＤＥＧとの間の距離が、ソース領域１５０からドレイン領域１６０に向けて横方向へ延在する方向に増大する。たとえば図７には、ステップを有し、ソース領域１５０に近い方の２ＤＥＧとの距離ｄＬ１がより短く、ソース領域１５０からドレイン領域１６０に向けて横方向へさらに延在する２ＤＥＧとの距離ｄＬ２がより長い、埋込形フィールド・プレート１４０が示してある。たとえば、図２Ａ〜２Ｃまたは図３Ａ〜３Ｃを参照して本明細書において前に説明したように、埋込形フィールド・プレート１４０は、バッファ領域１２０のドープ部を含んでもよい。あるいは、埋込形フィールド・プレート１４０は、障壁領域１３０と同じ材料から作製してもよく、その結果、たとえば図４Ａ〜４Ｃを参照して本明細書において前に説明したように、バッファ領域１２０内に第２の２ＤＥＧが生じる。さらに別の実施形態では、ＩｎＧａＮなどの化合物半導体材料から、埋込形フィールド・プレート１４０を形成してもよく、これにより、たとえば図５Ａ〜５Ｃを参照して本明細書において前に説明したように、２ＤＥＧの代わりにバッファ領域１２０内に２ＤＨＧが生じることになる。
埋込形フィールド・プレートを化合物半導体デバイスの端子に電気的に接続するための各実施形態を次に説明する。実施形態によっては、埋込形フィールド・プレートは、デバイスのソース領域に接続されている。他の実施形態では、埋込形フィールド・プレートは、フィールド・プレートのバイアス印加専用の端子など、ソース領域と異なる端子に接続されている。
図８Ａおよび８Ｂには、埋込形フィールド・プレート１４０を化合物半導体デバイスの端子に電気的に接続する方法の一実施形態が示してある。デバイスの化合物半導体材料および埋込形フィールド・プレート１４０は、本明細書において説明する実施形態のいずれかに従って形成される。次いで、マスク３００がキャップ層１１０上に形成され、このキャップ層１１０の覆われていない部分、および覆われていない障壁領域１３０の少なくとも一部分が、図８Ａに示すように取り除かれている。次いで、図８Ｂに下向きの矢印で示すように、ドーパント種が、障壁領域１３０の覆われていない残りの部分、およびバッファ領域１２０の対応する下側部分に埋め込まれる。ドーピング・プロセスにより、デバイスのソース領域１５０およびドレイン領域１６０が形成される。ドープされたソース領域１５０は、埋込形フィールド・プレート１４０に接触し、ドープされたドレイン領域１６０は、ソース領域１５０およびフィールド・プレート１４０から離れて配置される。たとえばエネルギーおよび埋め込まれる種の埋込み量を様々に変えて、複数の埋込みを実行することができる。
図９Ａおよび９Ｂには、埋込形フィールド・プレート１４０を化合物半導体デバイスの端子に電気的に接続する方法の別の実施形態が示してある。図９Ａ〜９Ｂに示した実施形態は、図８Ａ〜８Ｂに示した実施形態と同様であるが、マスク３００によって露出している障壁領域１３０全体が、たとえば図９Ａに示すようにエッチングによって取り除かれる。したがって、バッファ領域１２０の露出部分にドーパント種が直接埋め込まれて、図９Ｂに示すように、ドーパントが垂直に、より一層浸透する。前述の通り、たとえばエネルギーおよび埋め込まれる種の埋込み量を様々に変えて、複数の埋込みを実行することができる。ドーパント埋込みプロセスが、図９Ｂに一連の下向き矢印で示してあり、マスク３００によって保護された障壁領域１３０の部分の下に、より浅いソース領域３１０およびドレイン領域３２０を形成するために、傾斜した埋込みを含んでもよい。
図１０Ａおよび１０Ｂには、埋込形フィールド・プレート１４０を化合物半導体デバイスの端子に電気的に接続する方法のさらに別の実施形態が示してある。化合物半導体材料および埋込形フィールド・プレート１４０は、本明細書において説明する実施形態のいずれかに従って形成される。次いで、マスク３３０がキャップ層１１０上に形成され、くぼみ３４０がキャップ層１１０および障壁領域１３０を通して形成され、図１０Ａに示すように、少なくとも埋込形フィールド・プレート１４０の深さまでバッファ領域１２０内に延在する。従来のどんなマスクおよびエッチング・プロセスを使用して、このくぼみ３４０を形成してもよい。次いで、このくぼみ３４０は、デバイスのソース領域１５０を形成するドープされた多結晶シリコンまたはタングステンなどの導電性材料で満たされる。埋込形フィールド・プレート１４０の側部は、図１０Ｂに示すように、導電性材料／ソース１５０に接触する。ドレイン領域１６０およびゲート領域１７０は、当技術分野でよく知られているように形成される。埋込形フィールド・プレートは、たとえば、くぼみを形成することなく、本明細書において前に説明したようにドーパント埋込みによって形成された、標準的なオーム接触を使用して、化合物半導体デバイスの端子に電気的に接続することができる。
図１１Ａおよび１１Ｂには、化合物半導体デバイスを製造する方法の別の実施形態が示してある。この実施形態によれば、デバイスを形成するのに利用されるＩＩＩ−Ｖ族半導体材料のスタックは、下層基板１００上に上下にエピタキシャル成長する。たとえば、ＩＩＩ−Ｖ族半導体核生成層１１０が基板１００上にエピタキシャル成長し、ＩＩＩ−Ｖ族半導体バッファ領域１２０が核生成層１１０上にエピタキシャル成長し、ＩＩＩ−Ｖ族半導体障壁領域１３０がバッファ領域１２０上にエピタキシャル成長し、ＩＩＩ−Ｖ族半導体キャップ層１８０が障壁領域１３０上にエピタキシャル成長し、その結果、当技術分野でよく知られているようにバッファ領域１２０内に２ＤＥＧが生じる。ソース領域１５０、ドレイン領域１６０、ゲート領域１７０も、当技術分野でよく知られているように形成される。プロセスのこのポイントにおけるデバイスが図１１Ａに示してある。
図１１Ｂに示すように、次いで、デバイスの裏側４００が処理され、それにより、たとえばＣＭＰ（化学機械研磨）、エッチングなど任意の知られた従来プロセスを使用して、基板１００および核生成層１１０が取り除かれる。そうすることにより、バッファ領域１２０の裏側が露出する。すなわち、バッファ領域１２０の側部１２２の向きが障壁領域１３０からそれる。バッファ領域１２０の露出した裏側１２２は、このバッファ領域１２０の厚さが、デバイスのソース領域１５０からドレイン領域１６０に向けて横方向へ延在する方向に増大するようエッチングされる。したがって、バッファ領域１２０は、ドレイン領域１６０に近づくにつれて厚くなり、ソース領域１５０に近づくにつれて薄くなる。バッファ領域１２０の厚さは、ソース領域１５０からドレイン領域１６０に向けて横方向へ延在する方向に徐々に増大してもよく、もしくは図１１Ｂに示すように階段状に増大してもよく、または適宜それらを組み合わせてもよい。それぞれの場合に、障壁領域１３０から向きがそれているバッファ領域１２０の側部１２２にメタライゼーション４１０が設けられる。
「真下（ｕｎｄｅｒ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」などの空間的な相対語は、ある要素の第２の要素に対する位置を説明するための記述を容易にすることを目的に使用される。これらの用語は、各図に示した向きと異なる向きに加えて、デバイスの様々な向きをも含むものである。さらに、「第１」、「第２」などの用語も、様々な要素、領域、部分などを説明するために使用され、やはり限定するものではない。説明全体を通して、同じ用語は同じ要素を指す。
本明細書では、「ｈａｖｉｎｇ」、「ｃｏｎｔａｉｎｉｎｇ」、「ｉｎｃｌｕｄｉｎｇ」、「ｃｏｍｐｒｉｓｉｎｇ」などの用語は、示された要素または特徴の存在を示すが、追加の要素または特徴を排除するものではない、オープンエンドの用語である。冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、文脈から明らかにそうでない場合を除き、単数のみならず複数をも含む。
本明細書に記載の様々な実施形態の特徴は、具体的にそうでないと述べられている場合を除き、互いに組み合わせてもよいことを理解されたい。
本明細書においては特定の実施形態を図示し説明してきたが、様々な代替実装形態および／または同等な実装形態を、本発明の範囲から逸脱することなく、図に示し説明されたこの特定の実施形態の代わりとしてもよいことが当業者には理解されよう。本出願は、本明細書において議論した特定の実施形態の任意の改変形態または変形形態を包含するものである。したがって、本発明は、特許請求の範囲およびその均等物によってのみ限定されるものである。

Claims (27)

  1. 第１の化合物半導体材料と、
    前記第１の化合物半導体材料上の第２の化合物半導体材料であって、前記第１の化合物半導体材料が２次元電子ガス（２ＤＥＧ）を有するように、前記第１の化合物半導体材料と異なる材料を含む第２の化合物半導体材料と、
    前記第１の化合物半導体材料内に配置され、半導体デバイスの端子に電気的に接続された埋込形フィールド・プレートであって、前記２ＤＥＧが前記埋込形フィールド・プレートと前記第２の化合物半導体材料の間に挿入される、埋込形フィールド・プレートと
    を含む、半導体デバイス。
  2. 前記埋込形フィールド・プレートが、前記第２の化合物半導体材料と同じ材料を含む、請求項１に記載の半導体デバイス。
  3. 前記埋込形フィールド・プレートおよび前記第２の化合物半導体材料がそれぞれ、ＡｌＧａＮを含む、請求項２に記載の半導体デバイス。
  4. 前記埋込形フィールド・プレートがＩｎＧａＮを含む、請求項１に記載の半導体デバイス。
  5. 前記埋込形フィールド・プレートが、前記第１の化合物半導体材料のより低濃度のドープ領域によって囲まれた、前記第１の化合物半導体材料のより高濃度のドープ領域を含む、請求項１に記載の半導体デバイス。
  6. 前記２ＤＥＧ上のゲート領域と、
    前記第２の化合物半導体材料を通って前記第１の化合物半導体材料まで延在し、前記埋込形フィールド・プレートに接触しているソース領域と、
    前記第２の化合物半導体材料を通って前記第１の化合物半導体材料まで延在し、前記ソース領域および前記埋込形フィールド・プレートから離れて配置されているドレイン領域と
    をさらに含む、請求項１に記載の半導体デバイス。
  7. 前記埋込形フィールド・プレートと前記２ＤＥＧの間の距離が、前記ゲート領域と前記２ＤＥＧの間の距離よりも長い、請求項６に記載の半導体デバイス。
  8. 前記埋込形フィールド・プレートが、前記ソース領域から、前記ゲート領域よりもさらに前記ドレイン領域へと横方向に延在する、請求項６に記載の半導体デバイス。
  9. 前記埋込形フィールド・プレートおよび前記ソース領域が、同じドーピング・タイプのドープ領域を含む、請求項６に記載の半導体デバイス。
  10. 前記２ＤＥＧの下の前記第１の化合物半導体材料内に配置され、前記ソース領域に接触している、少なくとも１つの追加の埋込形フィールド・プレートをさらに含み、前記埋込形フィールド・プレートのうちの隣接するプレートが、前記第１の化合物半導体材料の一領域によって互いに離れて配置される、請求項６に記載の半導体デバイス。
  11. 前記ソース領域が、前記ドレイン領域よりも、前記第１の化合物半導体材料内に深く延在する、請求項１０に記載の半導体デバイス。
  12. 前記埋込形フィールド・プレートのうちの第２のプレートが、前記埋込形フィールド・プレートのうちの第１のプレートよりも、前記第２の化合物半導体材料からさらに離れて配置され、前記ソース領域から前記ドレイン領域へと、前記埋込形フィールド・プレートのうちの前記第１のプレートよりもさらに横方向へ延在する、請求項１０に記載の半導体デバイス。
  13. 前記埋込形フィールド・プレートと前記２ＤＥＧの間の距離が、前記ソース領域から前記ドレイン領域まで横へ延在する方向に増大する、請求項６に記載の半導体デバイス。
  14. 前記第１の化合物半導体材料内に、前記第１の２ＤＥＧよりも前記第２の化合物半導体材料からさらに離れて配置される第２の２ＤＥＧをさらに含み、前記埋込形フィールド・プレートが前記第１の２ＤＥＧと第２の２ＤＥＧの間に挿入される、請求項１に記載の半導体デバイス。
  15. 前記第１の２ＤＥＧが、前記半導体デバイスのソース領域から前記半導体デバイスのドレイン領域に横方向へ延在し、前記半導体デバイスのチャネルを形成し、前記第２の２ＤＥＧが、前記ソース領域から前記ドレイン領域に向けて横方向へ延在し、前記ドレイン領域に達する前に終端する、請求項１４に記載の半導体デバイス。
  16. 前記第１の化合物半導体材料内に、前記２ＤＥＧよりも前記第２の化合物半導体材料からさらに離れて配置される２次元正孔ガス（２ＤＨＧ）をさらに含み、前記埋込形フィールド・プレートが前記２ＤＥＧと前記２ＤＨＧの間に挿入される、請求項１に記載の半導体デバイス。
  17. 第１のＩＩＩ−Ｖ族半導体材料と、
    前記第１のＩＩＩ−Ｖ族半導体材料上の第２のＩＩＩ−Ｖ族半導体材料であって、前記第１のＩＩＩ−Ｖ族半導体材料が２次元電子ガス（２ＤＥＧ）を有するように、前記第１のＩＩＩ−Ｖ族半導体材料と異なる材料を含む第２のＩＩＩ−Ｖ族半導体材料と、
    前記第２のＩＩＩ−Ｖ族半導体材料が前記２ＤＥＧと前記ゲート領域の間に挿入された状態の、前記第２のＩＩＩ−Ｖ族半導体材料上のゲート領域と、
    前記第２のＩＩＩ−Ｖ族半導体材料を通って前記第１のＩＩＩ−Ｖ族半導体材料まで延在するソース領域と、
    前記第２のＩＩＩ−Ｖ族半導体材料を通って前記第１のＩＩＩ−Ｖ族半導体材料まで延在し、前記ソース領域から離れて配置されるドレイン領域と、
    前記第２のＩＩＩ−Ｖ族半導体材料から向きがそれている前記第１のＩＩＩ−Ｖ族半導体材料の片側にあるメタライゼーションであって、前記第１のＩＩＩ−Ｖ族半導体材料の厚さが、前記ソース領域から前記ドレイン領域まで横へ延在する方向に増大するメタライゼーションと
    を含む、半導体デバイス。
  18. 前記第１のＩＩＩ−Ｖ族半導体材料の厚さが、前記ソース領域から前記ドレイン領域まで横へ延在する方向に階段状に増大する、請求項１７に記載の半導体デバイス。
  19. 第１の化合物半導体材料を半導体基板上に形成するステップと、
    前記第１の化合物半導体材料上の第２の化合物半導体材料であって、前記第１の化合物半導体材料が２次元電子ガス（２ＤＥＧ）を有するように、前記第１の化合物半導体材料と異なる材料を含む第２の化合物半導体材料を形成するステップと、
    前記２ＤＥＧが、埋込形フィールド・プレートと前記第２の化合物半導体材料との間に挿入されるように、前記第１の化合物半導体材料内に前記埋込形フィールド・プレートを形成するステップと、
    前記埋込形フィールド・プレートを前記半導体デバイスの端子に電気的に接続するステップと
    を含む、半導体デバイスを製造する方法。
  20. 前記第１の化合物半導体材料内に前記埋込形フィールド・プレートを形成するステップが、
    前記第１の化合物半導体材料の一部分が露出するように、前記第２の化合物半導体材料を形成する前に前記第１の化合物半導体材料上にマスクを形成するステップと、
    前記第１の化合物半導体材料にドーパント種を埋め込んで、前記第１の化合物半導体材料内のある一定の深さで前記ドーパント種の集中部分を形成するステップと、
    前記ドーパント種を埋め込んだ後、前記第２の化合物半導体材料を前記第１の化合物半導体材料上に形成するステップであって、前記２ＤＥＧが、ドーパント種の前記集中部分と前記第２の化合物半導体材料との間に挿入されるステップと、
    前記半導体デバイスをアニール処理して、ドーパント種を活性化させ、前記埋込形フィールド・プレートを形成するステップと
    を含む、請求項１９に記載の方法。
  21. 前記第１の化合物半導体材料内に前記埋込形フィールド・プレートを形成するステップが、
    前記第２の化合物半導体材料の一部分が前記マスクによって露出するように、前記第２の化合物半導体材料上にマスクを形成するステップと、
    前記第２の化合物半導体材料の露出部分を通して前記第１の化合物半導体材料内にドーパント種を埋め込んで、前記第１の化合物半導体材料内のある一定の深さで前記ドーパント種の集中部分を形成するステップであって、前記２ＤＥＧが、ドーパント種の前記集中部分と前記第２の化合物半導体材料との間に挿入されるステップと、
    前記半導体デバイスをアニール処理して、前記ドーパント種を活性化させ、前記埋込形フィールド・プレートを形成するステップと
    を含む、請求項１９に記載の方法。
  22. 前記第２の化合物半導体材料と同じ材料の前記埋込形フィールド・プレートを形成し、その結果、前記第１の化合物半導体材料内に、前記第１の２ＤＥＧよりも前記第２の化合物半導体材料からさらに離れて配置される第２の２ＤＥＧが生じるステップを含み、前記埋込形フィールド・プレートが前記第１の２ＤＥＧと第２の２ＤＥＧの間に挿入される、請求項１９に記載の方法。
  23. 前記第１および第２の化合物半導体材料と異なる化合物半導体材料の前記埋込形フィールド・プレートを形成し、その結果、前記第１の化合物半導体材料内に、前記２ＤＥＧよりも前記第２の化合物半導体材料からさらに離れて配置される２次元正孔ガス（２ＤＨＧ）が生じるステップを含み、前記埋込形フィールド・プレートが前記２ＤＥＧと前記２ＤＨＧの間に挿入される、請求項１９に記載の方法。
  24. 前記第１の化合物半導体材料内に前記埋込形フィールド・プレートを形成するステップが、
    前記第２の化合物半導体材料から向きがそれている前記第１の化合物半導体材料の側部を通してドーパント種を埋め込んで、前記第１の化合物半導体材料内のある一定の深さで前記ドーパント種の集中部分を形成するステップと、
    前記半導体デバイスをアニール処理して、ドーパント種を活性化させ、前記埋込形フィールド・プレートを形成するステップと
    を含む、請求項１９に記載の方法。
  25. 前記２ＤＥＧの下の前記第１の化合物半導体材料内にあり、前記半導体デバイスの前記端子に接触している、少なくとも１つの追加の埋込形フィールド・プレートを形成するステップをさらに含み、前記埋込形フィールド・プレートのうちの隣接するプレートが、前記第１の化合物半導体材料の一領域によって互いに離れて配置される、請求項１９に記載の方法。
  26. 前記埋込形フィールド・プレートに電気的に接続された前記端子が、
    前記半導体デバイスの一領域内の前記第２の化合物半導体の少なくとも一部分を取り除くステップと、
    前記第２の化合物半導体の少なくとも一部分が取り除かれた領域において、前記第１の化合物半導体材料内にドーパント種を埋め込むステップと、
    前記半導体デバイスをアニール処理して、前記ドーパント種を活性化させ、前記端子を形成するステップと
    によって形成される、請求項１９に記載の方法。
  27. 前記埋込形フィールド・プレートに電気的に接続された前記端子が、
    前記第２の化合物半導体材料を通して前記第１の化合物半導体材料に至るくぼみをエッチングするステップと、
    前記埋込形フィールド・プレートの側部が導電性材料に接触するように、前記導電性材料で前記くぼみを満たすステップと
    によって形成される、請求項１９に記載の方法。
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