KR102127441B1 - 반도체 소자 및 이를 포함하는 반도체 회로 - Google Patents

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Abstract

실시 예의 반도체 소자는, 제1 도전형 제1 도핑층을 갖는 제2 도전형 기판과, 제2 도전형 기판 위에 복수의 디바이스를 포함하고, 복수의 디바이스 중 하나인 제1 디바이스는 제1 도전형 제1 도핑층 위에 제1 질화물 반도체층과, 제1 도전형 제1 도핑층과 제1 질화물 반도체층 사이에서, 제1 질화물 반도체층과 접하여 제1 이종 접합 계면을 형성하는 제2 질화물 반도체층과, 제1 이종 접합 계면에 전기적으로 연결되는 제1 콘택; 및 제1 콘택과 제1 도전형 도핑층을 전기적으로 연결하는 콘택 연결부를 포함한다.

Description

반도체 소자 및 이를 포함하는 반도체 회로{Semiconductor device and semiconductor circuit including the deivce}
실시 예는 반도체 소자 및 이를 포함하는 반도체 회로에 관한 것이다.
헤테로 전계 효과 트랜지스터(HFET:Heterostructure Field Effect Transistor) 및 숏키 다이오드(schottky diode) 같은 복수의 GaN 전력 소자들은 모노리식으로(monolithic) 집적화될 수 있다.
도 1은 기존의 반도체 회로를 나타내는 도면으로서, 인덕터(L1), HFET(Q), 숏키 다이오드(D1) 및 커패시터(C1)로 구성된다. 여기서, 저항(R1)은 출력 부하를 나타낸다.
도 2는 도 1에 도시된 숏키 다이오드(D1)의 전압-전류 특성을 나타내는 그래프로서, 횡축은 숏키 다이오드(D1)의 순방향 전압을 나타내고, 종축은 숏키 다이오드(D1)의 순방향 전류를 나타낸다.
도 1에 도시된 반도체 회로는 일종의 부스트 변환(boost converter) 회로의 형태를 취한다. 도 1을 참조하면, HFET(Q)는 그의 게이트로 인가되는 바이어스 전압(BV1)에 응답하여 턴 온된다. HFET(Q)가 턴온된 상태에서 인덕터(L1)를 통해 입력 전압(VI)이 인가될 때, 숏키 다이오드(D1)의 양극과 기준 전위 사이의 전압 강하는 약 1볼트가 되고, 출력 전압(VO)은 약 400볼트가 될 수 있다. 이 경우, 숏키 다이오드(D1)의 양극의 전압보다 음극의 전압이 높으므로, 숏키 다이오드(D1)는 역방향 바이어스로 인하여 턴 오프된다. 그러나, HFET(Q)가 턴 오프되면, 숏키 다이오드(D1)의 양극과 기준 전위 사이에 전압 강하는 출력 전압(VO)보다 높으므로, 숏키 다이오드(D1)는 턴 온 된다. 이와 같이, 도 1에 도시된 반도체 회로는 입력 전압(VI)을 원하는 레벨의 출력 전압(VO)으로 부스트할 수 있다.
HFET(Q)가 턴 오프되고 숏키 다이오드(D1)가 턴 온될 때, 숏키 다이오드(D1)의 드리프트(drift)층(또는, 채널층)과 기판(미도시) 간의 전위 차에 의해 야기되는 전계로 인해, 드리프트층이 부분적으로 고갈(depleted)되는 백 게이트(back-gate) 현상이 발생한다. 이러한 백 게이트 현상으로 인해, 도 2에 예시된 바와 같이, 숏키 다이오드(D1)의 저항은 정상적인 값(normal value)(10)을 초과하여 화살표 방향으로 증가(20)하는 문제점이 있다.
실시 예는 백 게이트 현상에도 불구하고 개선된 전압-전류 특성을 갖는 반도체 소자 및 이를 포함하는 반도체 회로를 제공한다.
실시 예의 반도체 소자는, 제1 도전형 제1 도핑층을 갖는 제2 도전형 기판; 상기 제2 도전형 기판 위에 복수의 디바이스를 포함하고, 상기 복수의 디바이스 중 하나인 제1 디바이스는 상기 제1 도전형 제1 도핑층 위에 제1 질화물 반도체층; 상기 제1 도전형 제1 도핑층과 상기 제1 질화물 반도체층 사이에서, 상기 제1 질화물 반도체층과 접하여 제1 이종 접합 계면을 형성하는 제2 질화물 반도체층; 상기 제1 이종 접합 계면에 전기적으로 연결되는 제1 콘택; 및 상기 제1 콘택과 상기 제1 도전형 도핑층을 전기적으로 연결하는 콘택 연결부를 포함할 수 있다.
상기 복수의 디바이스 중 다른 하나인 제2 디바이스는 상기 제2 도전형 기판 위에 제3 질화물 반도체층; 상기 제2 도전형 기판과 상기 제3 질화물 반도체층 사이에서, 상기 제3 질화물 반도체층과 접하여 제2 이종 접합 계면을 형성하는 제4 질화물 반도체층; 및 상기 제2 이종 접합 계면에 전기적으로 연결되는 제2 콘택을 포함할 수 있다.
상기 제2 도전형 기판은 상기 제1 도전형 제1 도핑층의 가장 자리를 에워싸도록 배치되며, 상기 제1 도전형 제1 도핑층의 도핑 농도보다 낮은 도핑 농도를 갖는 제1 도전형 제2 도핑층을 더 포함할 수 있다.
상기 제3 질화물 반도체층과 상기 제1 질화물 반도체층은 일체일 수 있고, 상기 제4 질화물 반도체층과 상기 제2 질화물 반도체층은 일체일 수 있다.
상기 반도체 소자는 상기 제1 콘택과 상기 제2 콘택을 전기적으로 연결하는 디바이스 연결부를 더 포함할 수 있다.
상기 디바이스 연결부, 상기 콘택 연결부, 상기 제1 콘택 또는 제2 콘택 중 적어도 일부는 일체일 수 있다.
상기 제1 및 제2 질화물 반도체층은 서로 다른 구성 성분을 포함할 수 있다.
또는, 상기 제1 및 제2 질화물 반도체층은 서로 동일한 구성 성분을 포함하고, 상기 제1 및 제2 질화물 반도체층의 상기 구성 성분의 함량은 서로 다를 수 있다.
상기 제1 및 제2 디바이스 각각은 숏키 다이오드 또는 헤테로 전계 효과 트랜지스터를 포함할 수 있다.
상기 제1 콘택은 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 이종 접합 계면과 전기적으로 연결되는 음극; 및 상기 콘택 연결부, 상기 제1 이종 접합 계면 및 상기 디바이스 연결부와 전기적으로 연결된 양극을 포함할 수 있다. 상기 제2 콘택은 상기 제2 이종 접합 계면의 일측 및 상기 디바이스 연결부와 전기적으로 연결된 드레인 콘택; 상기 제2 이종 접합 계면의 타측과 전기적으로 연결된 소스 콘택; 및 상기 드레인 콘택과 상기 소스 콘택 사이에서, 상기 제3 질화물 반도체층 위에 게이트 전극을 포함할 수 있다. 상기 양극, 상기 콘택 연결부, 상기 디바이스 연결부 또는 상기 드레인 콘택 중 적어도 일부는 일체일 수 있다. 상기 제1 디바이스는 상기 게이트 전극에 의해 둘러싸인 평면 형상을 갖는 반도체 소자.
또는, 상기 제1 콘택은 상기 제1 이종 접합 계면의 일측에 전기적으로 연결된 제1 드레인 콘택; 상기 제1 이종 접합 계면의 타측, 상기 콘택 연결부 및 상기 디바이스 연결부와 전기적으로 연결된 제1 소스 콘택; 및 상기 제1 드레인 콘택과 상기 제1 소스 콘택 사이에서, 상기 제1 질화물 반도체층 위에 배치된 제1 게이트 전극을 포함할 수 있다.
상기 제2 콘택은 상기 제2 이종 접합 계면의 일측과 전기적으로 연결된 양극; 및 상기 제2 이종 접합 계면의 타측 및 상기 디바이스 연결부와 전기적으로 연결된 음극을 포함할 수 있다. 상기 제1 소스 콘택, 상기 콘택 연결부, 상기 디바이스 연결부 또는 상기 음극 중 적어도 일부는 일체일 수 있다.
상기 제2 콘택은 상기 제2 이종 접합 계면의 일측과 전기적으로 연결된 제2 소스 콘택; 및 상기 제2 이종 접합 계면의 타측 및 상기 디바이스 연결부와 전기적으로 연결된 제2 드레인 콘택; 및상기 제2 소스 콘택과 상기 제2 드레인 콘택 사이에서, 상기 제3 질화물 반도체층 위에배치된 제2 게이트 전극을 포함할 수 있다. 상기 제1 소스 콘택, 상기 디바이스 연결부, 상기 콘택 연결부, 또는 상기 제2 드레인 콘택 중 적어도 일부는 일체일 수 있다.
상기 콘택 연결부는 상기 제1 콘택과 연결되는 제1 부분; 및 상기 제1 부분으로부터 상기 제1 도전형 제1 도핑층의 내부까지 연장된 제2 부분을 포함할 수 있다. 상기 제2 부분의 측벽과 상기 제1 도전형 제1 도핑층의 측벽 사이의 제1 거리는 상기 제2 부분의 저면과 상기 제1 도전형 제1 도핑층의 저면 사이의 제2 거리보다 클 수 있다.
상기 콘택 연결부는 경사진 형태로 상기 제1 및 제2 질화물 반도체층을 관통할 수 있다.
상기 제1 도전형 제1 도핑층은 상기 제2 도전형 기판의 깊이 방향으로 농도 구배를 가질 수 있다.
상기 제1 도전형 제1 도핑층의 두께(t)와 면 도핑 밀도(Ns)는 아래와 같은 관계식을 가질 수 있다.
Figure 112013109942418-pat00001
여기서, Nd(z)는 상기 제1 도전형 제1 도핑층의 도핑 농도를 나타내고, z는 상기 제1 도전형 제1 도핑층의 깊이 방향의 길이를 나타낸다.
상기 제1 도전형 제1 도핑층의 면 도핑 밀도(Ns)는 아래와 같을 수 있다.
Figure 112013109942418-pat00002
여기서, ε는 상기 제1 도전형 제1 도핑층의 유전율을 나타내고, V는 상기 제1 디바이스에 걸리는 최대 역 바이어스 전압을 나타내고, Na는 상기 제2 도전형 기판의 도핑 농도를 나타내고 q는 전하(electronic charge)를 나타낸다.
상기 제2 도전형 기판의 도핑 농도(Na)는 1x1013 원자수/㎤ 내지 5x1014 원자수/㎤이고, 상기 제1 도전형 제1 도핑층의 면 도핑 밀도(Ns)는 2.7x1011 원자수/㎠ 보다 클 수 있다.
상기 제2 도전형 기판은 도전형 물질을 포함할 수 있다.
상기 반도체 소자는, 상기 제2 도전형 기판의 배면 위에 상기 제1 및 제2 디바이스와 대향하여 배치된 금속층을 더 포함할 수 있다.
상기 제1 도전형 제1 도핑층의 폭은 상기 제1 이종 접합 계면의 폭 이상일 수 있다.
다른 실시 예에 의한 반도체 소자는, 기판; 및 상기 기판 위에 제1 및 제2 디바이스; 및 상기 제1 및 제2 디바이스를 전기적으로 연결하는 디바이스 연결부를 포함하고, 상기 기판은 상기 기판의 도전형과 다른 도전형을 갖는 제1 도핑층을 포함하고, 상기 제1 디바이스는 상기 기판 위에 배치되며 상기 제1 도핑층과 대향하는 제1 채널층; 상기 제1 채널층에 전기적으로 연결된 제1 콘택; 상기 제1 도핑층과 상기 제1 콘택을 전기적으로 연결하는 콘택 연결부를 포함하고, 상기 제2 디바이스는 제2 채널층; 및 상기 제2 채널층에 전기적으로 연결되며 상기 디바이스 연결부를 통해 상기 제1 콘택과 전기적으로 연결된 제2 콘택을 포함할 수 있다.
상기 기판은 상기 제1 도핑층의 가장 자리를 에워싸도록 배치되며, 상기 제1 도핑층과 동일한 도전형을 갖고, 상기 제1 도핑층의 도핑 농도보다 낮은 도핑 농도를 갖는 제2 도핑층을 더 포함할 수 있다.
또 다른 실시 예에 의한 반도체 회로는, 상기 반도체 소자; 및 상기 반도체 소자에 연결된 수동 소자를 포함할 수 있다.
상기 수동 소자는 입력 전압과 연결된 일측을 갖고 상기 디바이스 연결부와 연결된 타측을 갖는 인덕터; 및 출력 전압과 연결된 커패시터를 포함하고, 상기 제1 디바이스는 상기 디바이스 연결부와 출력 전압 사이에 연결되고, 상기 제2 디바이스는 상기 디바이스 연결부와 상기 기준 전위 사이에 연결될 수 있다. 상기 제1 및 제2 디바이스는 바이어스 전압의 레벨에 응답하여 교호적으로 턴 온될 수 있다.
또는, 상기 수동 소자는 상기 디바이스 연결부와 출력 전압 사이에 각각 연결된 인덕터; 및 출력 전압과 연결된 커패시터를 포함하고, 상기 제1 디바이스는 입력 전압과 상기 디바이스 연결부 사이에 연결되고, 상기 제2 디바이스는 상기 디바이스 연결부와 상기 기준 전위 사이에 연결될 수 있다.
실시 예에 따른 반도체 소자 및 이를 포함하는 반도체 회로는 제2 도전형 기판 위에 배치된 복수의 디바이스 중 하나인 제1 디바이스의 제1 채널층과 제2 도전형 기판 사이에 제1 도전형 제1 도핑층을 배치함으로서, 제1 채널층과 제2 도전형 기판 사이에 야기되는 전계에 의해 제1 채널층이 영향을 받지 않도록 하여 제1 디바이스가 개선된 전압/전류 특성을 갖도록 하고 즉, 제1 디바이스의 저항이 증가하는 현상을 방지할 수 있고, 제1 도전형 제1 도핑층의 가장 자리를 에워싸는 제1 도전형 제2 도핑층을 배치하여 제1 도전형 제1 도핑층의 모서리에서 집중되는 전계가 분산되어 감소될 수 있어 높은 항복 전압을 제공하면서도 누설 전류를 감소시킬 수 있다.
도 1은 기존의 반도체 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 숏키 다이오드의 전압-전류 특성을 나타내는 그래프이다.
도 3은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 도 3에 도시된 "A" 부분을 확대 도시한 단면도를 나타낸다.
도 5는 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 6은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 7은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 8은 도 6 및 도 7에 예시된 반도체 소자를 포함하는 다른 실시 예에 의한 반도체 회로를 나타내는 도면이다.
도 9는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 10은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 11은 도 9 및 도 10에 예시된 반도체 소자를 포함하는 또 다른 실시 예에 의한 반도체 회로를 나타내는 도면이다.
도 12는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 13은 도 3 또는 도 5에 도시된 반도체 소자의 평면도를 나타낸다.
도 14a 내지 도 14e는 도 5에 예시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 15는 실시 예에 의한 3상 유도 모터 구동 장치의 블럭도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 3은 일 실시 예에 의한 반도체 소자(100A)의 단면도를 나타낸다.
도 3을 참조하면, 반도체 소자(100A)는 기판(110), 복수의 디바이스들(D1A, D2A) 및 디바이스 연결부(DC:Device connection part 또는 interconnection part)(DC)를 포함한다.
기판(110)은 도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 실리콘 기판, 실리콘 카바이드 기판 또는 GaN 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎛ 내지 200 ㎛일 수 있다.
실시 예에 의하면, 기판(110)은 제1 도전형 제1 도핑층(170)을 포함한다. 제1 도전형 제1 도핑층(170)은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 기판(110)이 p형 Si로 구현될 때, 제1 도전형 제1 도핑층(170)은 n형 제1 도핑층이고 제1 도전형 도펀트는 P(phosphorus), As(arsenic) 등과 같은 n형 도펀트를 포함할 수 있다.
이때, 기판(110)은 제1 도핑층(170)의 도전형과 다른 제2 도전형일 수 있다. 기판(110)은 제2 도전형 도펀트가 도핑될 수 있다. 예를 들어, 기판(110)이 p형일 경우, 제2 도전형 도펀트는 B(boron) 등과 같은 p형 도펀트일 수 있다.
제1 도전형 제1 도핑층(170)은 제2 도전형 기판(110)의 깊이 방향으로 농도 구배를 가질 수 있다. 예를 들어, 제1 도전형 제1 도핑층(170)의 도핑 농도는 제1 지점(z1)으로부터 제2 지점(z2)으로 갈수록 감소할 수 있다.
제1 도전형 제1 도핑층(170)의 두께(t)와 제1 도전형 제1 도핑층(170)의 면 도핑 밀도(Ns)는 다음 수학식 1과 같은 관계를 가질 수 있다.
Figure 112013109942418-pat00003
여기서, Nd(z)는 제1 도전형 제1 도핑층(170)의 도핑 농도를 나타내고, z는 제1 도전형 제1 도핑층의 깊이 방향의 길이를 나타낸다. 즉, 제1 지점(z1)에서 z는 '0'이 되고 제2 지점(z1)으로 갈수록 z는 증가한다.
또한, 제1 도전형 제1 도핑층(170)의 면 도핑 밀도(Ns)는 다음 수학식 2와 같을 수 있다.
Figure 112013109942418-pat00004
여기서, ε는 제1 도전형 제1 도핑층(170)의 유전율을 나타내고, V는 복수의 디바이스 중 제1 디바이스(D1A)에 걸리는 최대 역 바이어스 전압을 나타내고, Na는 제2 도전형 기판(110)의 도핑 농도를 나타내고 q는 전하를 나타낸다.
제2 도전형 기판(110)의 도핑 농도(Na)가 너무 작으면 그의 저항이 크고, 제2 도전형 기판(110)의 도핑 농도(Na)가 너무 크면 높은 애벌런치(avalanche) 항복 전압을 견딜 수 없을 수 있다. 따라서, 제2 도전형 기판(110)의 도핑 농도(Na)는 예를 들어 1x1013 원자수/㎤ 내지 5x1014 원자수/㎤일 수 있으나, 실시 예는 이에 국한되지 않는다. 또한, 제1 디바이스(D1A)의 최대 동작 전압에서 펀치 쓰루(punch-through) 항복을 방지하기 위해, 제1 도전형 제1 도핑층(170)의 면 도핑 밀도(Ns)는 충분히 커야 한다. 이를 위해, 제1 도전형 제1 도핑층(170)의 면 도핑 밀도(Ns)는 예를 들어 2.7x1011 원자수/㎠ 보다 클 수 있다.
한편, 제2 도전형 기판(110) 위에 버퍼층(120)이 더 배치될 수도 있다. 버퍼층(120)은 제2 도전형 기판(110) 위에 배치되는 복수의 디바이스(D1A, D2A)를 구현하는 질화물과 제2 도전형 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 제2 도전형 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(120)은 AlN/AlGaN의 이중층 구조를 포함할 수 있다. 만일, 버퍼층(120)이 임계 두께 이상을 가질 경우, 제2 도전형 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚보다 작은 두께를 가질 수 있다. 경우에 따라 버퍼층(120)은 생략될 수도 있다.
전술한 제2 도전형 기판(110)과 버퍼층(120)은 복수의 디바이스에 의해 공유되는 부분이다. 서로 전기적으로 연결될 수 있는 복수의 디바이스 각각은 예를 들어, 숏키 다이오드(schottky diode) 또는 헤테로 전계 효과 트랜지스터(HFET:Heterostructure Field Effect Transistor)를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
도 3의 경우, 복수의 디바이스로서 2개의 제1 및 제2 디바이스(D1A, D2A)가 제2 도전형 기판(110) 위에 수평으로 배열되어 있으나, 실시 예는 이러한 디바이스의 개수 및 배치 형태에 국한되지 않는다.
복수의 디바이스 중 하나인 제1 디바이스(D1A)는 제1 및 제2 질화물 반도체층(130, 140), 제1 콘택(contact) 및 콘택 연결부(CC:Contact Connector)를 포함한다.
제1 질화물 반도체층(130)은 제1 도전형 제1 도핑층(170) 위에 배치된다. 즉, 제1 질화물 반도체층(130)은 제1 도전형 제1 도핑층(170)과 대향하여 배치된다.
제2 질화물 반도체층(140)은 제1 도전형 제1 도핑층(170)과 제1 질화물 반도체층(130) 사이에 배치되며, 제1 질화물 반도체층(130)과 접하여 제1 이종 접합(HJ:HeteroJunction) 계면(HJ1)을 형성한다. 이와 같이, 제1 및 제2 질화물 반도체층(130, 140)은 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.
전술한 제1 및 제2 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 및 제2 질화물 반도체층(130, 140)이 서로 이종 접합하여 제1 채널층(CH1)(또는, 제1 드리프트층)을 형성할 수 있다면, 실시 예는 제1 및 제2 질화물 반도체층(130, 140)의 물질에 국한되지 않는다.
또한, 일 실시 예에 의하면, 제1 및 제2 질화물 반도체층(130, 140)은 서로 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 AlGaN을 포함하고, 제2 질화물 반도체층(140)은 GaN을 포함할 수 있다. 여기서, 제2 질화물 반도체층(140)에 포함된 GaN은 언도프(undoped)될 수 있다.
또는, 다른 실시 예에 의하면, 제1 및 제2 질화물 반도체층(130, 140)은 서로 동일한 구성 성분을 포함하되, 제1 및 제2 질화물 반도체층(130, 140)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 각각은 AlXGa1 - XN을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(130)에 포함된 AlGaN의 알루미늄의 함량(X1)은 제2 질화물 반도체층(140)에 포함된 AlGaN의 알루미늄의 함량(X2)보다 클 수 있다. 예를 들어, X1은 0.25이고, X2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.
한편, 제1 콘택은 제1 이종 접합 계면(HJ1)에 전기적으로 연결되는 부분이다. 이와 같이, 제1 콘택이 제1 이종 접합 계면(HJ1)에 전기적으로 연결될 경우, 제1 이종 접합 계면(HJ1)의 아래에 제1 채널층(CH1)이 형성되면, 제1 콘택은 제1 채널층(CH1)에 전기적으로 연결될 수 있다.
일 실시 예에 의하면, 제1 콘택은 도 3에 예시된 바와 같이 음극(C)과 양극(A)을 포함할 수 있다. 음극(C)과 양극(A)은 제1 이종 접합 계면(HJ1)의 양측에 각각 전기적으로 연결될 수 있다. 따라서, 제1 이종 접합 계면(HJ1)의 아래의 제2 질화물 반도체층(140)의 상부에 제1 채널층(CH1)이 형성될 경우, 음극(C)과 양극(A)은 제1 채널층(CH1)의 양측에 각각 전기적으로 연결될 수 있다.
도 3에 예시된 바와 같이 음극(C)은 제1 이종 접합 계면(HJ1)과 직접 접촉할 수도 있으나, 다른 실시 예에 의하면, 음극(C)은 제1 질화물 반도체층(130)의 상부에 배치될 수도 있다. 즉, 음극(C)이 제1 이종 접합 계면(HJ1)과 전기적으로 연결될 수만 있다면, 음극(C)은 제1 이종 접합 계면(HJ1)과 직접 연결될 필요는 없다.
양극(A)은 제1 이종 접합 계면(HJ1)뿐만 아니라 콘택 연결부(CC) 및 디바이스 연결부(DC)와도 전기적으로 연결된다.
양극(A)은 제1 및 제2 질화물 반도체층(130, 140)과 숏키 콘택(schottky contact)할 수 있고, 음극(C)은 제1 또는 제2 질화물 반도체층(130, 140) 중 적어도 하나와 오믹 콘택(ohmic contact)할 수 있다.
한편, 콘택 연결부(CC)는 제1 콘택과 제1 도전형 도핑층(170)을 전기적으로 연결하는 역할을 한다. 도 3의 경우, 콘택 연결부(CC)는 제1 디바이스(D1A)의 양극(A)과 제1 도전형 도핑층(170)을 전기적으로 연결한다. 콘택 연결부(CC)는 전기적 전도성을 갖는 물질을 포함할 수 있으며, Cr, Ti, Al, W, Ni, Pt 또는 Au 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
도 4는 도 3에 도시된 "A" 부분을 확대 도시한 단면도를 나타낸다.
도 3 및 도 4를 참조하면, 콘택 연결부(CC)는 제1 부분(CCA) 및 제2 부분(CCB)을 포함할 수 있다. 제1 부분(CCA)은 제1 콘택과 연결되는 부분으로서, 제1 및 제2 질화물 반도체층(130, 140)을 관통하는 형태일 수 있다. 예를 들어, 제1 부분(CCA)은 제1 콘택의 양극(A)과 전기적으로 연결될 수 있다. 제2 부분(CCB)은 제1 부분(CCA)의 저면(CCA-1)으로부터 제1 도전형 제1 도핑층(170)의 내부까지 연장된 부분이다. 도 3 및 도 4의 경우, 콘택 연결부(CC)는 제1 및 제2 부분(CCA, CCB)을 모두 갖는 것으로 도시되어 있지만, 제2 부분(CCB)은 생략될 수도 있다. 제2 부분(CCB)이 생략될 경우, 콘택 연결부(CC)의 제1 부분(CCA)의 저면(CCA-1)이 제1 도전형 제1 도핑층(170)과 전기적으로 접촉할 수 있다.
또한, 실시 예에 의하면, 제2 부분(CCB)의 측벽(CCB-1)과 제1 도전형 제1 도핑층(170)의 측벽(170-1) 사이의 제1 거리(D1)는 제2 부분(CCB)의 저면(CCB-2)과 제1 도전형 제1 도핑층(170)의 저면(170-2) 사이의 제2 거리(D2)보다 클 수 있다. 이와 같이 제1 거리(D1)가 제2 거리(D2)보다 클 경우, 제2 도전형 기판(110)과 제1 도전형 제1 도핑층(170)이 역 방향 바이어스될 때 이들(110, 170) 사이에 공핍 영역이 안정되게 형성될 수 있다. 예를 들어, 제2 거리(D2)는 0.5 ㎛ 이상일 수 있지만, 실시 예는 특정한 값에 국한되지 않는다.
또한, 도 3 및 도 4에 예시된 콘택 연결부(CC)는 양극(A)으로부터 제1 도전형 제1 도핑층(170)까지 제1 방향으로 제1 및 제2 질화물 반도체층(130, 140)을 관통하여 수직으로 연장되어 있다. 그러나, 다른 실시 예에 의하면, 도 3 및 도 4에 예시된 바와 달리, 콘택 연결부(CC)는 수직이 아닌 경사진 형태로 제1 및 제2 질화물 반도체층(130, 140)을 관통할 수도 있다. 콘택 연결부(CC)가 제1 콘택과 제1 도전형 제1 도핑층(170)을 전기적으로 연결할 수 있다면, 실시 예는 콘택 연결부(CC)의 형태에 국한되지 않는다.
한편, 도 3을 다시 참조하면, 복수의 디바이스 중 다른 하나인 제2 디바이스(D2A)는 제3 질화물 반도체층(150), 제4 질화물 반도체층(160) 및 제2 콘택을 포함할 수 있다.
제3 질화물 반도체층(150)은 제2 도전형 기판(110) 위에 배치된다. 제3 질화물 반도체층(150)과 제1 질화물 반도체층(130)은 일체로 구현될 수 있지만, 실시 예는 이에 국한되지 않는다.
제4 질화물 반도체층(160)은 제2 도전형 기판(110)과 제3 질화물 반도체층(150) 사이에 배치된다. 제4 질화물 반도체층(160)과 제2 질화물 반도체층(140)은 일체로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.
제3 질화물 반도체층(150)은 제4 질화물 반도체층(160)과 접하여 제2 이종 접합 계면(HJ2)을 형성한다. 이와 같이, 제3 및 제4 질화물 반도체층(150, 160)은 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.
제3 및 제4 질화물 반도체층(150, 160) 각각은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제3 및 제4 질화물 반도체층(150, 160) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 및 제2 질화물 반도체층(130, 140)과 마찬가지로, 제3 및 제4 질화물 반도체층(150, 160)이 서로 이종 접합하여 제2 채널층(CH2)(또는, 제2 드리프트층)을 형성할 수 있다면, 실시 예는 제3 및 제4 질화물 반도체층(150, 160)의 물질에 국한되지 않는다.
또한, 일 실시 예에 의하면, 제3 및 제4 질화물 반도체층(150, 160)은 서로 다른 구성 성분을 포함할 수 있다. 예를 들어, 제3 질화물 반도체층(150)은 AlGaN을 포함하고, 제4 질화물 반도체층(160)은 GaN을 포함할 수 있다. 여기서, 제4 질화물 반도체층(160)에 포함된 GaN은 언도프될 수 있다.
또는, 다른 실시 예에 의하면, 제3 및 제4 질화물 반도체층(150, 160)은 서로 동일한 구성 성분을 포함하되, 제3 및 제4 질화물 반도체층(150, 160)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제3 및 제4 질화물 반도체층(150, 160) 각각은 AlYGa1 - YN을 포함할 수 있다. 이 경우, 제3 질화물 반도체층(150)에 포함된 AlGaN의 알루미늄의 함량(Y1)은 제4 질화물 반도체층(160)에 포함된 AlGaN의 알루미늄의 함량(Y2)보다 클 수 있다. 예를 들어, Y1은 0.25이고, Y2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.
한편, 제2 콘택은 제2 이종 접합 계면(HJ2)과 전기적으로 연결되는 부분이다. 따라서, 제2 이종 접합 계면(HJ2)의 아래의 제4 질화물 반도체층(160) 상부에 제2 채널층(CH2)이 형성될 때, 제2 콘택은 제2 채널층(CH2)과 전기적으로 연결될 수 있다.
일 실시 예에 의하면, 제2 콘택은 게이트 전극(G), 드레인 콘택(D) 및 소스 콘택(S)을 포함할 수 있다. 드레인 콘택(D)은 제2 이종 접합 계면(HJ2)의 일측과 전기적으로 연결된다. 따라서, 제2 이종 접합 계면(HJ2) 아래의 제4 질화물 반도체층(160)의 상부에 제2 채널층(CH2)이 형성될 때, 드레인 콘택(D)은 제2 채널층(CH2)의 일측과 전기적으로 연결될 수 있다. 또한, 드레인 콘택(D)은 디바이스 연결부(DC)와도 전기적으로 연결된다.
소스 콘택(S)은 제2 이종 접합 계면(HJ2)의 타측과 연결된다. 따라서, 제2 채널층(CH2)이 형성될 때, 소스 콘택(S)은 제2 채널층(CH2)의 타측과 전기적으로 연결될 수 있다. 도 3에 예시된 바와 같이 소스 콘택(S)은 제2 이종 접합 계면(HJ2)과 직접 접촉할 수도 있으나, 다른 실시 예에 의하면, 소스 콘택(S)은 제3 질화물 반도체층(150)의 상부에 배치될 수도 있다. 즉, 소스 콘택(S)이 제2 이종 접합 계면(HJ2)과 전기적으로 연결될 수만 있다면, 소스 콘택(S)은 제2 이종 접합 계면(HJ2)과 직접 연결될 필요는 없다.
게이트 전극(G)은 드레인 콘택(D)과 소스 콘택(S) 사이에서, 제3 질화물 반도체층(150) 위에 배치된다. 비록 도시되지는 않았지만, 제2 디바이스(D2A)는 게이트 전극(G)과 제3 질화물 반도체층(150) 사이에 배치되는 게이트 절연층을 더 포함할 수도 있으며, 실시 예는 게이트 절연층의 유무에 국한되지 않는다.
한편, 디바이스 연결부(DC)는 제1 및 제2 콘택을 서로 전기적으로 연결하는 역할을 한다. 도 3을 참조하면, 디바이스 연결부(DC)는 제1 콘택의 양극(A)을 제2 콘택의 드레인 콘택(D)과 전기적으로 연결시킨다.
디바이스 연결부(DC)는 전기적 전도성을 갖는 물질을 포함할 수 있으며, Cr, Ti, Al, W, Ni, Pt, 또는 Au 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
전술한 디바이스 연결부(DC), 콘택 연결부(CC), 제1 콘택 또는 제2 콘택 중 적어도 일부는 일체일 수도 있고, 이들은 각기 별개로 구현될 수도 있다.
도 5는 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타낸다.
도 3에 예시된 반도체 소자(100A)에서 제1 콘택의 양극(A)과, 디바이스 연결부(DC)와, 제2 콘택의 드레인 콘택(D) 및 콘택 연결부(CC)는 모두 별개로 구현되어 있다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 양극(A)과, 디바이스 연결부(DC)와, 드레인 콘택(D) 또는 콘택 연결부(CC) 중 적어도 일부는 일체로 구현될 수도 있다. 예를 들어, 도 5에 예시된 바와 같이, 양극(A), 콘택 연결부(CC), 디바이스 연결부(DC) 및 드레인 콘택(D)은 모두 일체(190A)로 구현될 수 있다. 이를 제외하면, 도 5에 예시된 반도체 소자(100B)는 도 3에 예시된 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
또한, 실시 예에 의한 반도체 소자(100A, 100B)는 금속층(180)을 더 포함할 수 있다. 금속층(180)은 제2 도전형 기판(110)의 배면 위에서 제1 디바이스(D1A) 및 제2 디바이스(D2A)와 대향하여 배치된다. 금속층(180)은 디바이스 연결부(DC)와 동일한 물질로 구현될 수도 있고 다른 물질로 구현될 수도 있다. 예를 들어, 금속층(180)은 전기적 전도성을 갖는 물질을 포함할 수 있으며, 예를 들어, Cr, Ni, Pt, Ti, 또는 Au 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
일 실시 예에 의하면, 전술한 도 3 및 도 5에 예시된 바와 같이, 반도체 소자(100A, 100B)의 제1 디바이스(D1A)는 숏키 다이오드를 포함하고, 제2 디바이스(D2A)는 헤테로 전계 효과 트랜지스터(HFET)를 포함할 수 있다. 이 경우, 도 3 및 도 5에 예시된 반도체 소자(100A, 100B)는 도 1에 예시된 부스트 변환 회로에 적용될 수 있으나 실시 예는 이에 국한되지 않는다. 즉, 반도체 소자(100A, 100B)는 그 응용에 따라 도 1에 예시된 수동 소자(L1, C1)와 다른 다양한 형태로 연결될 수 있음은 물론이다.
도 1의 반도체 회로는 수동 소자로서, 인덕터(L1) 및 커패시터(C1)를 갖는다. 여기서, 저항(R1)을 출력 부하를 나타낸다. 인덕터(L1)는 입력 전압(VI)과 연결된 일측을 갖고 디바이스 연결부(DC)와 연결된 타측을 갖는다. 커패시터(C1)는 출력 전압과 연결된다. 또한, 커패시터(C1)는 출력 전압(VO)과 기준 전위 사이에서 출력 부하와 병렬 연결된다. 제1 디바이스(D1A)인 숏키 다이오드(D1)는 인덕터(L1)의 타측과 출력 전압(VO) 사이에 연결되고, 제2 디바이스인 HFET(Q)는 인덕터(L1)의 타측과 기준 전위 사이에 연결된다.
이하, 실시 예의 이해를 돕기 위해, 도 3 및 도 5에 예시된 반도체 소자(100A, 100B)의 동작을 도 1을 참조하여 설명하지만, 실시 예는 이에 국한되지 않는다. 이 경우, 도 3 및 도 5에 예시된 제1 노드(N1A)는 출력 전압(VO)에 연결되고 제2 노드(N2A)는 인덕터(L1)와 HFET(Q)의 접점(P1)에 연결되고, 제3 노드(N3A)에는 제1 바이어스 전압(BV1)이 인가되고, 제4 노드(N4A) 및 제5 노드(N5A) 각각은 기준 전위 즉, 접지에 연결된다.
만일, 제3 노드(N3A)를 통해 "고" 레벨의 바이어스 전압(BV1)이 인가될 때 제2 채널층(CH2)이 형성되어, HFET(Q, D2A)는 턴 온된다. 이를 위해, 드레인 콘택(D)과 소스 콘택(S)은 제2 채널층(CH2)에 전기적으로 연결되어 있다. 격자 정수 차를 갖는 제3 및 제4 질화물 반도체층(150, 160)이 제2 이종 접합 계면(HJ2)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 제2 디바이스(D2A)의 제2 채널층(CH2)에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 제2 이종 접합 계면(HJ2)의 아래의 제4 질화물 반도체층(160)의 상부에 형성될 수 있다. 즉, 제2 채널층(CH2)은 게이트 전극(G)으로 "고" 레벨의 바이어스 전압(BV1)이 인가되고 제3 및 제4 질화물 반도체층(150, 160)이 이종 접합될 때 형성될 수 있다.
제2 채널층(CH2)이 형성된 상황에서, 숏키 다이오드(D1, D1A)의 양극(A)인 접점(P1)의 전압은 1볼트이고 음극(C)의 출력 전압(VO)은 1볼트보다 높은 전압 예를 들어 400볼트의 전압이므로, 숏키 다이오드(D1, D1A)는 역방향 바이어스되어 제1 채널층(CH1)이 형성되지 않아 턴 오프된다.
그러나, 제3 노드(N3A)를 통해 "저" 레벨의 바이어스 전압(BV1)이 인가될 때, 제2 채널층(CH2)이 공핍(depletion)되므로 HFET(Q, D2A)는 턴 오프된다. 이 경우, 숏키 다이오드(D1, D1A)의 양극(A)의 제1 전압은 음극(C)의 제2 전압보다 높다. 예를 들어, 제1 전압은 401볼트이고 제2 전압은 400볼트일 수 있다. 따라서, 숏키 다이오드(D1, D1A)는 순방향 바이어스되므로 제1 채널층(CH1)이 형성되어 턴 온된다. 격자 정수 차를 갖는 제1 질화물 반도체층(130) 및 제2 질화물 반도체층(140)이 제1 이종 접합 계면(HJ1)을 형성할 경우, 자발 분극과 피에조 분극이 야기되어, 제1 디바이스(D1, D1A)의 제1 채널층(CH1)에 해당하는 2차원 전자 가스(2-DEG)층이 제1 이종 접합 계면(HJ1)의 아래의 제2 질화물 반도체층(140)의 상부에 형성될 수 있다.
제1 디바이스(D1, D1A)가 턴 온될 때, 백 게이트 현상으로서, 제1 채널층(CH1)과 제2 도전형 기판(110) 사이의 전위 차에 의해 전계가 야기될 수 있다. 그러나, 실시 예에 의하면, 제1 채널층(CH1)과 제2 도전형 기판(110) 사이에 제1 도전형 제1 도핑층(170)이 배치되어 전계를 차단함으로써, 전계에 의해 제1 채널층(CH1)이 부분적으로 고갈되는 현상이 방지될 수 있다. 즉, 제1 도전형 제1 도핑층(170)이 제2 도전형 기판(110)과 제1 채널층(CH1) 사이에 배치됨으로 인해, 전계(EF1)는 버퍼층(120)과 제2 질화물 반도체층(140) 대신에 화살표로 표시한 바와 같이 제2 도전형 기판(110)의 내부에만 존재하게 된다. 이와 같이, 제1 도전형 제1 도핑층(170)은 제1 채널층(CH1)이 백 게이트 현상의 영향을 받지 않도록 하는 역할을 한다. 이러한 역할을 충실히 수행하기 위해, 제1 도전형 제1 도핑층(170)의 제1 폭(W1)은 제1 이종 접합 계면(HJ1) 즉, 제1 채널층(CH1)의 제2 폭(W2) 이상일 수 있다.
제1 디바이스(DA1)의 전위가 높을 때, 제2 도전형 기판(110) 내에서 제1 도전형 제1 도핑층(170)과 제2 도전형 기판(110)은 역 바이어스되므로, 제2 도전형 기판(110)의 누설 전류가 낮아진다.
전술한 바와 같이, 반도체 소자(100A, 100B)를 채택한 도 1에 예시된 반도체 회로에서, 인가되는 바이어스 전압(BV1)의 레벨에 따라 제1 디바이스(D1, D1A)와 제2 디바이스(Q, D2A)는 교호적으로 턴 온될 수 있다.
도 6은 또 다른 실시 예에 의한 반도체 소자(100C)의 단면도를 나타낸다.
도 6에 예시된 바와 같이, 제1 디바이스(D1B)는 제1 HFET를 포함하고, 제2 디바이스(D2A)는 제2 HFET를 포함할 수도 있다. 도 6에 예시된 반도체 소자(100C)는 제1 및 제2 콘택의 모습과 형태만 다를 뿐 전술한 도 3에 예시된 반도체 소자(100A)와 동일하므로, 중복되는 부분에 대한 설명을 생략한다.
도 6을 참조하면, 제1 콘택은 제1 게이트 전극(G1), 제1 드레인 콘택(D1), 제1 소스 콘택(S1) 및 콘택 연결부(CC)를 포함한다.
제1 드레인 콘택(D1)은 제1 이종 접합 계면(HJ1)의 일측에 전기적으로 연결된다. 따라서, 제1 이종 접합 계면(HJ1)의 아래에 제1 채널층(CH1)이 형성될 때, 제1 드레인 콘택(D1)은 제1 채널층(CH1)과 전기적으로 연결될 수 있다. 이때, 도 6에 예시된 바와 같이 제1 드레인 콘택(D1)은 제1 이종 접합 계면(HJ1)과 직접 연결될 수도 있으나, 다른 실시 예에 의하면, 제1 드레인 콘택(D1)은 제1 질화물 반도체층(130)의 상부에 배치될 수도 있다. 즉, 제1 드레인 콘택(D1)이 제1 이종 접합 계면(HJ1)과 전기적으로 연결될 수만 있다면, 제1 드레인 콘택(D1)은 제1 이종 접합 계면(HJ1)과 직접 연결될 필요는 없다.
제1 소스 콘택(S1)은 제1 이종 접합 계면(HJ1)의 타측에 연결된다. 따라서, 제1 채널층(CH1)이 제1 이종 접합 계면(HJ1)의 아래에 형성될 때, 제1 소스 콘택(S1)은 제1 채널층(CH1)의 타측에 전기적으로 연결될 수 있다. 또한, 제1 소스 콘택(S1)은 콘택 연결부(CC) 및 디바이스 연결부(DC)와도 전기적으로 연결된다.
제1 게이트 전극(G1)은 제1 드레인 콘택(D1)과 제1 소스 콘택(S1) 사이에서, 제1 질화물 반도체층(130) 위에 배치된다.
또한, 도 6에 예시된 제2 콘택은 제2 게이트 전극(G2), 제2 소스 콘택(S2) 및 제2 드레인 콘택(D2)을 포함한다.
제2 소스 콘택(S2)은 제2 이종 접합 계면(HJ2)의 일측과 전기적으로 연결된다. 따라서, 제2 채널층(CH2)이 제2 이종 접합 계면(HJ2)의 아래에 형성될 때, 제2 소스 콘택(S2)은 제2 채널층(CH2)의 일측에 전기적으로 연결될 수 있다. 이때, 도 6에 예시된 바와 같이 제2 소스 콘택(S2)은 제2 이종 접합 계면(HJ2)과 직접 연결될 수도 있으나, 다른 실시 예에 의하면, 제2 소스 콘택(S2)은 제3 질화물 반도체층(150)을 관통하는 대신에 제3 질화물 반도체층(150)의 상부에 배치될 수도 있다. 즉, 제2 소스 콘택(S2)이 제2 이종 접합 계면(HJ2)과 전기적으로 연결될 수만 있다면, 제2 소스 콘택(S2)은 제2 이종 접합 계면(HJ2)과 직접 연결될 필요는 없다.
제2 드레인 콘택(D2)은 제2 이종 접합 계면(HJ2)의 타측과 연결된다. 따라서, 제2 채널층(CH2)이 형성될 때, 제2 드레인 콘택(D2)은 제2 채널층(CH2)의 타측과 전기적으로 연결될 수 있다. 또한, 제2 드레인 콘택(D2)은 디바이스 연결부(DC)와도 전기적으로 연결된다. 즉, 제2 드레인 콘택(D2)은 디바이스 연결부(DC)를 통해 제1 디바이스(D1B)의 제1 소스 콘택(S1)과 전기적으로 연결될 수 있다.
제2 게이트 전극(G2)은 제2 소스 콘택(S2)과 제2 드레인 콘택(D2) 사이에서, 제3 질화물 반도체층(150) 위에 배치된다.
도 7은 또 다른 실시 예에 의한 반도체 소자(100D)의 단면도를 나타낸다.
도 6에 예시된 반도체 소자(100C)에서 제1 콘택의 제1 소스 콘택(S1) 및 콘택 연결부(CC)와, 디바이스 연결부(DC)와, 제2 콘택의 제2 드레인 콘택(D2)은 모두 별개로 구현되어 있다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 제1 소스 콘택(S1)과, 콘택 연결부(CC)와, 디바이스 연결부(DC) 또는 제2 드레인 콘택(D2) 중 적어도 일부는 일체로 구현될 수도 있다. 예를 들어, 도 7에 예시된 바와 같이, 제1 소스 콘택(S1), 콘택 연결부(CC), 디바이스 연결부(DC) 및 제2 드레인 콘택(D2)은 모두 일체(190B)로 구현될 수 있다. 이를 제외하면, 도 7에 예시된 반도체 소자(100D)는 도 6에 예시된 반도체 소자(100C)와 동일하므로 중복되는 설명을 생략한다.
도 8은 도 6 및 도 7에 예시된 반도체 소자(100C, 100D)를 포함하는 다른 실시 예에 의한 반도체 회로를 나타내는 도면이다.
도 6 및 도 7에 예시된 반도체 소자(100C, 100D)는 도 8에 예시된 바와 같은 동기식 벅 컨버터(synchronous buck converter)인 반도체 회로에 적용될 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 반도체 소자(100C, 100D)는 그의 응용에 따라 수동 소자와 다양한 형태로 결합될 수도 있다.
도 8을 참조하면, 반도체 회로는 수동 소자로서, 인덕터(L2) 및 커패시터(C2)를 포함한다. 여기서, 저항(R2)은 출력 부하를 나타낸다. 인덕터(L2)는 디바이스 연결부(DC)에 해당하는 접점(P2)과 출력 전압(VO) 사이에 연결된다. 커패시터(C2)는 출력 전압(VO)과 연결된다. 또한, 커패시터(C2)는 출력 전압(VO)과 기준 전위 사이에서 출력 부하와 병렬 연결된다. 제1 디바이스(D1B)인 제1 HFET(Q1)는 입력 전압(VI)과 디바이스 연결부(DC)인 접점(P2) 사이에 연결된다. 제2 디바이스(D2A)인 제2 HFET(Q2)는 디바이스 연결부(DC)인 접점(P2)과 기준 전위 사이에 연결된다.
도 6 및 도 7에 도시된 제1 노드(N1B)는 입력 전압(VI)과 연결되고, 제2 노드(N2B)에는 제1 바이어스 전압(BV1)이 인가되고, 제3 노드(N3B)는 접점(P2)과 연결되고, 제4 노드(N4B)에는 제2 바이어스 전압(BV2)이 인가되고, 제5 노드(N5B) 및 제6 노드(N6A) 각각은 기준 전위인 접지와 연결될 수 있다.
제1 디바이스(D1B, Q1)는 제1 바이어스 전압(BV1)의 레벨에 응답하여 턴 온되고, 제2 디바이스(D2A, Q2)는 제2 바이어스 전압(BV2)의 레벨에 응답하여 턴 온된다. 제1 및 제2 디바이스(Q1, Q2)는 교호적으로 턴 온될 수 있다.
도 9는 또 다른 실시 예에 의한 반도체 소자(100E)의 단면도를 나타낸다.
도 9에 예시된 바와 같이, 제1 드라이브(D1B)는 HFET를 포함하고, 제2 드라이브(D2B)는 숏키 다이오드를 포함할 수 있다.
도 6에 도시된 반도체 소자(100C)의 제2 디바이스(D2A)는 제2 HFET를 포함하는 반면, 도 9에 도시된 반도체 소자(100E)의 제2 디바이스(D2B)는 숏키 다이오드를 포함한다. 이를 제외하면, 도 9에 도시된 반도체 소자(100E)는 도 6에 도시된 반도체 소자(100C)와 동일하므로 중복되는 부분에 대한 설명을 생략한다.
도 9를 참조하면, 제2 콘택은 양극(A) 및 음극(C)을 포함한다. 양극(A)은 제2 이종 접합 계면(HJ2)의 일측과 전기적으로 연결된다. 따라서, 제2 이종 접합 계면(HJ2)의 아래의 제4 질화물 반도체층(160)의 상부에 제2 채널층(CH2)이 형성될 때, 양극(A)은 제2 채널층(CH2)의 일측과 전기적으로 연결될 수 있다. 이때, 도 9에 예시된 바와 같이 양극(A)은 제2 이종 접합 계면(HJ2)과 직접 연결될 수도 있으나, 다른 실시 예에 의하면, 양극(A)은 제3 질화물 반도체층(150)의 상부에 배치될 수도 있다. 즉, 양극(A)이 제2 이종 접합 계면(HJ2)과 전기적으로 연결될 수만 있다면, 양극(A)은 제2 이종 접합 계면(HJ2)과 직접 연결될 필요는 없다.
음극(C)은 제3 질화물 반도체층(150)을 관통하여 제2 이종 접합 계면(HJ2)의 타측과 연결된다. 따라서, 제2 이종 접합 계면(HJ2)의 아래의 제4 질화물 반도체층(160)의 상부에 제2 채널층(CH2)이 형성될 때, 음극(C)은 제2 채널층(CH2)의 타측과 전기적으로 연결될 수 있다. 또한, 음극(C)은 디바이스 연결부(DC)를 통해 소스 콘택(S)과 전기적으로 연결된다.
도 10은 또 다른 실시 예에 의한 반도체 소자(100F)의 단면도를 나타낸다.
도 9에 예시된 반도체 소자(100E)에서 제1 콘택의 소스 콘택(S) 및 콘택 연결부(CC)와, 디바이스 연결부(DC) 및 제2 콘택의 음극(C)은 모두 별개로 구현되어 있다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 소스 콘택(S)과, 콘택 연결부(CC)와, 디바이스 연결부(DC) 또는 음극(C) 중 적어도 일부는 일체로 구현될 수도 있다. 예를 들어, 도 10에 예시된 바와 같이, 소스 콘택(S), 콘택 연결부(CC), 디바이스 연결부(DC) 및 음극(C)은 모두 일체(190C)로 구현될 수 있다. 이를 제외하면, 도 10에 예시된 반도체 소자(100F)는 도 9에 예시된 반도체 소자(100E)와 동일하므로 중복되는 설명을 생략한다.
도 11은 도 9 및 도 10에 예시된 반도체 소자(100E, 100F)를 포함하는 또 다른 실시 예에 의한 반도체 회로를 나타내는 도면이다.
도 9 및 도 10에 예시된 반도체 소자(100E, 100F)는 도 11에 예시된 바와 같은 벅 컨버터(buck converter)(또는, 직류(DC) 안정회로(stabilizer))인 반도체 회로에 적용될 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 반도체 소자(100E, 100F)는 그의 응용에 따라 수동 소자와 다양한 형태로 결합될 수 있다.
도 8에 예시된 반도체 회로에서 제2 HFET(Q2) 대신에 숏키 다이오드(D2)가 배치되는 점을 제외하면, 도 11에 예시된 반도체 회로는 도 8에 예시된 반도체 회로와 동일하므로 동일한 부분에 대해서는 중복되는 설명을 생략한다. 즉, 도 11에 예시된 반도체 회로에서 수동 소자의 결선 형태는 도 8에 예시된 반도체 회로와 동일하다. 제1 디바이스인 HFET(Q1)는 제1 바이어스 전압(BV1)이 "고" 레벨로 인가될 때 턴 온되고 "저" 레벨로 인가될 때 턴 오프되며, 제2 디바이스인 숏키 다이오드(D2)는 HFET(Q1)가 턴 오프될 때 턴 온되고, HFET(Q1)가 턴 온될 때 턴 오프될 수 있다.
도 11을 참조하면, 도 9 및 도 10에 도시된 제1 노드(N1C)는 입력 전압(VI)과 연결되고, 제2 노드(N2C)에는 제1 바이어스 전압(BV1)이 인가되고, 제3 노드(N3C)는 접점(P3)에 연결되고, 제4 노드(N4C) 및 제5 노드(N5C) 각각은 기준 전위인 접지에 연결될 수 있다.
도 11에 예시된 반도체 회로의 동작을 개략적으로 살펴보면 다음과 같다.
"저" 레벨의 제1 바이어스 전압(BV1)에 응답하여 HFET(Q1)가 턴 오프되면, 직류 입력 전압(VI)의 공급이 중단되어, 전류는 커패시터(C2)의 양단 전압에 의해 저항(R2)과 숏키 다이오드(D2)에 흐르며, 에너지는 인덕터(L2)에 축적된다.
이때, "고" 레벨의 제1 바이어스 전압(BV1)에 응답하여 HFET(Q1)가 턴 온되면, 숏키 다이오드(D2)는 턴 오프되고, 직류 입력 전압(VI)이 인덕터(L2)를 통해 커패시터(C2)에 재충전된다. 동시에 전류는 저항(R2)으로 흐르게 된다.
따라서, 도 11에 예시된 반도체 회로는, 저항(R2)으로 과도한 전압이 공급될 경우, 제1 바이어스 전압(BV1)에 의해 HFET(Q1)의 턴 오프를 제어함으로써 출력 전압(VO)을 안정화시킬 수 있다.
도 12는 또 다른 실시 예에 의한 반도체 소자(100G)의 단면도를 나타낸다.
도 12를 참조하면, 반도체 소자(100G)의 제2 도전형 기판(110)은 제1 도전형 제2 도핑층(172)를 더 포함할 수 있다. 이를 제외하면, 도 12의 반도체 소자(100G)는 도 3의 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.
제1 도전형 제2 도핑층(172)은 제1 도전형 제1 도핑층(170)의 가장 자리를 에워싸도록 배치된다. 또한, 제1 도전형 제2 도핑층(172)은 제1 도전형 제1 도핑층(170)의 도핑 농도보다 낮은 도핑 농도를 가질 수 있다. 이와 같이, 제1 도전형 제1 도핑층(170)의 가장 자리에 제1 도전형 제2 도핑층(172)이 배치됨으로 인해, 제1 도전형 제1 도핑층(170)의 모서리에서 집중되는 전계(EF2)가 분산되어 감소될 수 있다. 이로 인해, 반도체 소자(100G)의 항복 전압은 증가할 수 있고 누설 전류는 감소할 수 있다.
비록 도시되지는 않았지만, 도 5 내지 도 7, 도 9 및 도 10에 예시된 반도체 소자(100B, 100C, 100D, 100E, 100F)도 도 12에 예시된 반도체 소자(100G)와 마찬가지로, 제1 도전형 제1 도핑층(170)의 모서리에 배치된 제1 도전형 제2 도핑층(172)을 더 포함할 수 있음은 물론이다.
한편, 전술한 반도체 소자(100A ~ 100G)에서, 게이트 전극(G, G1, G2)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(G, G1, G2)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(G, G1, G2)은 Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 게이트 전극(G, G1, G2)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.
또한, 소스 및 드레인 콘택(S, S1, S2, D, D1, D2) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(S, S1, S2, D, D1, D2) 각각은 게이트 전극(G, G1, G2)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(S, S1, S2, D, D1, D2) 각각은 오믹 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, S1, S2, D, D1, D2) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, S1, S2, D, D1, D2) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.
또한, 음극(C)은 오믹 특성을 갖는 금속 물질로 형성될 수 있다. 예를 들어, 음극(C)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 또한, 양극(A)은 금속 물질을 포함할 수 있다. 예를 들어, 양극(A)은 내화 금속 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 양극(A)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
도 13은 도 3 또는 도 5에 도시된 반도체 소자(100A, 100B)의 평면도를 나타낸다.
도 3 또는 도 5에 예시된 반도체 소자(100A, 100B)는 도 13에 도시된 B-B'선을 따라 절취한 부분 단면도에 해당하지만, 도 13에 예시된 평면도에 국한되지 않는다.
도 13에 예시된 반도체 소자(100A, 100B)에서, 참조부호 '200'은 반도체 소자(100A, 100B)가 칩으로 구현될 경우, 칩 에지를 나타낸다. 계속해서, 도 13을 참조하면, 반도체 소자(100A, 100B)는 양극(A), 음극(C), 게이트 전극(G), 드레인/양극 본드(bond) 패드(pad)(202), 소스 본드 패드(204), 게이트 본드 패드(206), 음극 본드 패드(208), 드레인 콘택(D) 및 소스 콘택(S)을 포함한다.
드레인/양극 본드 패드(202)는 양극(A)과 드레인 콘택(D)이 전기적으로 연결된 부분이다. 소스 본드 패드(204)는 소스 콘택(S)이 전기적으로 연결된 부분이다. 게이트 본드 패드(206)는 게이트 전극(G)이 전기적으로 연결된 부분이다. 음극 본드 패드(208)는 음극(C)이 전기적으로 연결된 부분이다.
도 13을 참조하면, 제1 도전형 제1 도핑층(170)은 제1 디바이스(D1A)의 양극(A) 및 음극 본드 패드(208)와 대향하도록 배치된다. 즉, 제1 도전형 제1 도핑층(170)은 제1 디바이스(D1A)의 직하부에 배치되며, 콘택 연결부(CC)는 제1 도전형 제1 도핑층(170)을 향해 배치되어 연결됨을 알 수 있다.
또한, 제1 디바이스(D1A)는 제2 콘택에 의해 둘러싸인 평면 형상을 가질 수 있다. 예를 들어, 도 13을 예로 들면, 제1 디바이스(D1A)는 제2 콘택인 게이트 전극(G)에 의해 둘러싸인 평면 형상을 가질 수 있다. 이와 같이, 제2 콘택에 의해 제1 디바이스(D1A)가 둘러싸일 경우 에지(200)를 경유하여 제2 도전형 기판(110)으로 누설 전류가 흐르는 것을 막을 수 있다.
한편, 전술한 실시 예의 효과를 알아보기 위해, 전술한 실시 예에 의한 반도체 소자(100A ~ 100G)의 제1 디바이스(D1, D1A, D1B)가 제1 도전형 제1 도핑층(170) 및 제1 도전형 제2 도핑층(172)을 포함하지 않는다고 가정한다. 이 경우 제1 채널층(CH1)과 제2 도전형 기판(110) 사이에 야기되는 전계에 의해, 제1 채널층(CH1)의 전자 면 밀도(ns)는 다음 수학식 3과 같이 감소될 수 있다.
Figure 112013109942418-pat00005
여기서, ns0는 제1 채널층(CH1)과 제2 도전형 기판(110) 사이에 전계가 야기되지 않을 때 즉, 부분적인 공핍이 제1 채널층(CH1)에 없을 때 제1 채널층(CH1)인 2-DEG의 전자 면 밀도를 나타내고, E는 제1 채널층(CH1)과 제2 도전형 기판(110) 사이의 전계를 나타내고, ε는 제2 질화물 반도체층(140)과 버퍼층(120)의 유전율을 나타내고, q는 전자의 전하를 나타내고, t는 제1 채널층(CH1)으로부터 제2 도전형 기판(110) 사이의 거리를 나타내고, VO는 출력 전압을 각각 나타낸다.
수학식 3과 같이, 제1 채널층(CH1)인 2-DEG층에 전자 면 밀도가 감소할 경우, 제1 디바이스의 저항(RD1)은 다음 수학식 4와 같이 증가할 수 있다.
Figure 112013109942418-pat00006
여기서, W2는 도 3 및 도 5를 예로 들면 양극(A)과 음극(C) 간의 거리를 나타내고, μe는 전자의 이동도를 나타내고, WD1은 제1 디바이스의 총 폭을 나타낸다. 이와 같이, 제1 디바이스의 저항(RD1)이 증가하게 되면, 도 2에 도시된 전압/전류 특성이 '10'으로부터 '20'으로 악화될 수 있다.
그러나, 실시 예에 의한 반도체 소자(100A ~ 100G)의 경우, 제1 채널층(CH1)과 제2 도전형 기판(110) 사이에 제1 도전형 제1 도핑층(170)을 배치하여, 제1 채널층(CH1)과 제2 도전형 기판(110) 사이의 전계가 제1 채널층(CH1)에 미치는 영향을 차단하므로, 제1 채널층(CH1)은 일정한 전자 밀도를 유지할 수 있다. 그러므로, 제1 디바이스의 저항이 증가하지 않으며, 도 2에 도시된 전압/전류 특성이 '10'을 유지할 수 있다.
이하, 전술한 도 5에 예시된 반도체 소자(100B)의 제조 방법을 첨부된 도 14a 내지 도 14e를 참조하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 반도체 소자(100B)는 도 14a 내지 도 14e에 도시된 방법 이외에 다른 방법에 의해서도 수행될 수 있다. 또한, 그 밖에 반도체 소자(100A, 100C 내지 100G)도 도 14a 내지 도 14e에 도시된 제조 방법을 변경하여 당업자의 수준에서 제조될 수 있음은 자명하다.
도 14a 내지 도 14e는 도 5에 예시된 반도체 소자(100B)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 14a를 참조하면, 기판(110)을 준비한다.
기판(110)은 도전형 물질에 의해 형성될 수 있다. 예를 들어, 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 또는 GaN 기판으로서 형성될 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)은 100 ㎛ 내지 200 ㎛의 두께로 형성될 수 있다.
이후, 기판(110)을 제2 도전형 도펀트 예를 들면, B 등과 같은 p형 도펀트로 도핑하여, 기판(110)이 제2 도전형을 갖도록 한다.
이후, 도 14b를 참조하면, 제2 도전형 기판(110)에서 제1 디바이스가 형성될 영역에 국부적으로 이온을 주입하여 제1 도전형 제1 도핑층(170)을 두께(t)만큼 형성한다. 예를 들어, 제1 도전형 제1 도핑층(170)이 n형 제1 도핑층인 경우, P, As 등과 같은 n형 도펀트를 제2 도전형 기판(110)에 이온 주입하여, 제1 도전형 제1 도핑층(170)을 형성할 수 있다.
또한, 제2 도전형 기판(110)의 깊이 방향으로 농도 구배를 갖도록, 제1 도전형 제1 도핑층(170)을 형성할 수 있다. 예를 들어, 제2 도전형 기판(110)의 상부로부터 하부로 갈수록 감소하는 도핑 농도를 갖도록 제1 도전형 제1 도핑층(170)을 형성할 수 있다.
이후, 도 14c를 참조하면, 제2 도전형 기판(110)의 위에 버퍼층(120), 제2 질화물 반도체층(140) 및 제1 질화물 반도체층(130)을 순차적으로 적층하여 형성한다.
버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나에 의해 형성될 수 있다. 만일, 버퍼층(120)이 임계 두께 이상으로 형성될 경우, 제2 도전형 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백이 방지될 수 있다. 이를 위해, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께로 형성될 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚ 보다 작은 두께로 형성될 수 있다. 경우에 따라 버퍼층(120)은 형성되지 않고 생략될 수도 있다.
제1 및 제2 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물에 의해 예를 들어, 유기금속화학 증착법(MOCVD:Metal Organic Chemical Vapor Deposition) 공정을 이용하여 형성될 수 있다. 여기서, 제1 질화물 반도체층(130)과 제3 질화물 반도체층(150)은 동일한 층이고, 제2 질화물 반도체층(140)과 제4 질화물 반도체층(160)은 동일한 층이다.
이후, 도 14d를 참조하면, 제1 및 제2 질화물 반도체층(130, 140) 및 버퍼층(120)을 관통하여 제1 도전형 제1 도핑층(170)과 전기적으로 연결되는 콘택 연결부(CC)를 형성한다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 140) 및 버퍼층(120)을 관통하는 비아 홀(via hole)(미도시)을 형성한 이후, 비아 홀에 금속 물질을 매립하여 콘택 연결부(CC)를 형성할 수 있으나, 실시 예는 이러한 콘택 연결부(CC)의 형성 방법에 국한되지 않는다. 콘택 연결부(CC)는 전기적 전도성을 갖는 물질을 포함할 수 있으며, Cr, W, Ti, 또는 Au 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
이후, 도 14e를 참조하면, 음극(C), 양극(A), 게이트 전극(G), 드레인 콘택(D), 소스 콘택(S), 디바이스 연결부(DC) 및 금속층(180)를 동시에 형성한다. 이와 같이, 양극(A), 음극(C), 게이트 전극(G), 소스 및 드레인 콘택(S, D) 각각은 동일한 물질로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다. 양극(A), 음극(C), 게이트 전극(G), 소스 및 드레인 콘택(S, D), 디바이스 연결부(DC) 및 금속층(180) 각각은 Ni, Au, Pt, Ta, TaN, TiN, Pd, W 또는 WSi2 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또는, 이들(A, C, G, S, D, DC, 180) 각각은 서로 다른 물질로 형성될 수도 있다. 예를 들어, 게이트 전극(G)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조로도 형성되고, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조로 형성될 수 있다. 또한, 양극(A)은 내화 금속 또는 이러한 내화 금속의 혼합물로 형성되고, 음극(C)은 오믹 특성을 갖는 금속으로 형성될 수 있다. 디바이스 연결부(DC)와 금속층(180) 각각은 Cr, Al, Cu, Ti, 또는 Au 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
전술한 실시 예에 의한 반도체 소자는 직류-직류(DC to DC) 변환기, 교류-직류(AC to DC) 변환기, 교류-교류(AC to AC) 변환기, 직류-교류(DC to AC) 변환기, 3상 회로 모터, 직류(DC) 안정화 회로(stabilizer) 등 다양한 반도체 회로에 적용될 수 있다.
또한, 전술한 반도체 회로는 다양한 장치에 적용될 수도 있다. 예를 들어, 도 11에 예시된 반도체 회로는 3상 유도(three-phase induction) 모터를 구동하는 장치에 적용될 수도 있다.
이하, 전술한 실시 예에 의한 반도체 회로를 포함하는 3상 유도 모터 구동 장치의 구성 및 동작을 다음과 같이 설명한다.
도 15은 실시 예에 의한 3상 유도 모터 구동 장치의 블럭도로서, 3상 전원부(310), 정류부(320), 직류 안정부(330), 반전부(340) 및 3상 유도 모터(350)를 포함한다.
3상 전원부(310)는 3상 전압을 정류부(320)로 제공하는 역할을 한다. 3상 전원부(310)로부터 정류부(320)로 제공되는 전압은 예를 들어 380 볼트일 수 있다. 정류부(320)는 3상 전원부(310)로부터 받은 전압을 정류하고, 정류된 전압을 직류 안정부(330)로 출력한다. 예를 들어, 정류부(320)에서 정류된 전압의 레벨은 630 볼트일 수 있다.
직류 안정부(330)는 정류부(320)로부터 받은 정류된 전압의 레벨을 감소시켜 안정화시키고, 안정화된 전압을 반전부(340)로 출력한다. 여기서, 직류 안정부(330)는 도 11에 예시된 반도체 회로에 해당할 수 있다. 직류 안정부(330)의 동작은 도 11에 관련하여 전술한 바와 같다.
반전부(340)는 직류 안정부(330)로부터 출력되는 안정화된 전압을 3상 교류(three-phase AC) 전압으로 변화시켜 3상 유도 모터(350)로 출력한다. 3상 유도 모터(350)는 반전부(340)로부터 출력되는 3상 교류 전압에 의해 구동된다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A ~ 100G: 반도체 소자 110: 제2 도전형 기판
120: 버퍼층 130: 제1 질화물 반도체층
140: 제2 질화물 반도체층 150: 제3 질화물 반도체층
160: 제4 질화물 반도체층 170: 제1 도전형 제1 도핑층
172: 제1 도전형 제2 도핑층 180: 금속층
202: 드레인/양극 본드 패드 204: 소스 본드 패드
206: 게이트 본드 패드 208: 음극 본드 패드
310: 3상 전원부 320: 정류부
330: 직류 안정부 340: 반전부
350: 3상 유도 모터

Claims (47)

  1. 상부면, 하부면, 및 상기 상부면의 일부로부터 상기 하부면을 향해 연장된 제2 도전형 도핑층을 포함하는 제1 영역을 포함하는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 위에 배치된 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 위에 배치된 제2 질화물 반도체층;
    상기 제2 질화물 반도체층 위에 배치된 제3 질화물 반도체층;
    상기 제1 및 제2 질화물 반도체층을 관통하여, 상기 제3 질화물 반도체층의 상부면으로부터 상기 제2 도전형 도핑층의 일부까지 연장되는 콘택 연결부;
    상기 제3 질화물 반도체층 위에 배치된 제1 전극;
    상기 제1 전극과 이격되어 상기 제3 질화물 반도체층 위에 배치된 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에서 상기 콘택 연결부 위에 배치된 제3 전극을 포함하고,
    상기 제3 전극은 상기 콘택 연결부와 콘택하는 영역을 포함하고,
    제1 디바이스는
    상기 콘택 연결부의 일측에 배치된 상기 제1 질화물 반도체층의 제1 부분;
    상기 콘택 연결부의 상기 일측에서 상기 제1 질화물 반도체층의 상기 제1 부분 위에 배치된 상기 제2 질화물 반도체층의 제1 부분; 및
    상기 콘택 연결부의 상기 일측에서 상기 제2 질화물 반도체층의 상기 제1 부분과 접하여 제1 이종 접합 계면을 형성하는 상기 제3 질화물 반도체층의 제1 부분을 포함하고,
    상기 제1 전극은 상기 제1 이종 접합 계면과 전기적으로 연결되고,
    제2 디바이스는
    상기 콘택 연결부의 타측에 배치된 제1 질화물 반도체층의 제2 부분;
    상기 콘택 연결부의 상기 타측에서 상기 제1 질화물 반도체층의 상기 제2 부분 위에 배치된 상기 제2 질화물 반도체층의 제2 부분; 및
    상기 콘택 연결부의 상기 타측에서 상기 제2 질화물 반도체층의 상기 제2 부분과 접하여 제2 이종 접합 계면을 형성하는 상기 제3 질화물 반도체층의 제2 부분을 포함하고,
    상기 제2 전극은 상기 제2 이종 접합 계면과 전기적으로 연결된 반도체 소자.
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  37. 제1 항에 있어서, 상기 제1 도전형 반도체층은
    상기 제1 영역에 배치된 상기 제2 도전형 도핑층의 가장 자리를 에워싸도록 배치되며,
    상기 제1 영역에 배치된 상기 제2 도전형 도핑층보다 더 낮은 도핑 농도를 갖는 다른 제2 도전형 도핑층을 포함하는 제2 영역을 더 포함하는 반도체 소자.
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  39. 제1 항에 있어서, 상기 제1 전극은
    상기 제3 질화물 반도체층의 상기 제1 부분 위에 배치되며, 상기 제1 이종 접합 계면의 제1 측과 전기적으로 연결되는 음극; 및
    상기 콘택 연결부, 상기 제1 이종 접합 계면의 제2 측 및 상기 제3 전극과 전기적으로 연결된 양극을 포함하고,
    상기 제2 전극은
    상기 제2 이종 접합 계면의 제1 측 및 상기 제3 전극과 전기적으로 연결된 드레인 콘택;
    상기 제2 이종 접합 계면의 제2 측과 전기적으로 연결된 소스 콘택; 및
    상기 드레인 콘택과 상기 소스 콘택 사이에서, 상기 제3 질화물 반도체층의 상기 제2 부분 위에 게이트 전극을 포함하는 반도체 소자.
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  41. 제1 항에 있어서, 상기 제1 전극은
    상기 제1 이종 접합 계면의 제1 측에 전기적으로 연결된 제1 드레인 콘택;
    상기 제1 이종 접합 계면의 제2 측, 상기 콘택 연결부 및 상기 제3 전극과 전기적으로 연결된 제1 소스 콘택; 및
    상기 제1 드레인 콘택과 상기 제1 소스 콘택 사이 및 상기 제3 질화물 반도체층의 상기 제1 부분 위에 배치된 제1 게이트 전극을 포함하고,
    상기 제2 전극은
    상기 제2 이종 접합 계면의 일측과 전기적으로 연결된 양극; 및
    상기 제2 이종 접합 계면의 타측 및 상기 제3 전극과 전기적으로 연결된 음극을 포함하는 반도체 소자.
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  43. 제1 항에 있어서, 상기 제1 전극은
    상기 제1 이종 접합 계면의 제1 측에 전기적으로 연결된 제1 드레인 콘택;
    상기 제1 이종 접합 계면의 제2 측, 상기 콘택 연결부 및 상기 제3 전극과 전기적으로 연결된 제1 소스 콘택; 및
    상기 제1 드레인 콘택과 상기 제1 소스 콘택 사이 및 상기 제3 질화물 반도체층의 상기 제1 부분 위에 배치된 제1 게이트 전극을 포함하고
    상기 제2 전극은
    상기 제2 이종 접합 계면의 일측과 전기적으로 연결된 제2 소스 콘택; 및
    상기 제2 이종 접합 계면의 타측 및 상기 제3 전극과 전기적으로 연결된 제2 드레인 콘택; 및
    상기 제2 소스 콘택과 상기 제2 드레인 콘택 사이 및 상기 제3 질화물 반도체층의 상기 제2 부분 위에 배치된 제2 게이트 전극을 포함하는 반도체 소자.
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