JP2017059786A - 半導体装置 - Google Patents

Abstract

【課題】窒化物半導体を用いた半導体装置の電流コラプスを抑制する。
【解決手段】半導体装置は、シリコン基板１０１と、シリコン基板１０１上に形成された第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３の上に形成され、かつ、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４と、第２の窒化物半導体層１０４と接するように設けられた第１の電極１０５と、第１の電極１０５と離間し、第２の窒化物半導体層１０４と接するように設けられた、第１の電極より高電圧が印加される第２の電極１０６と、第１の窒化物半導体層１０３の内部に埋め込まれるように形成された第１のｐ型不純物層１１１とを備え、第１のｐ型不純物層１１１は、第２の電極１０６と実質的に同電位となるよう接続されている。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、窒化物を用いた半導体装置に関する。

窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。

窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の2次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のデバイスとして注目を集めている。

しかし、窒化物半導体を用いたＦＥＴには、電流コラプスという大きな課題がある。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。これは、窒化物半導体中や、窒化物半導体表面の準位に、電子がトラップされることに起因すると考えられている。このトラップされた電子により、ＦＥＴがオン状態となっても、２ＤＥＧ層からなるチャネルが完全に開かず、電流が流れ難くなる。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。

この電流コラプスを低減する方法として、特許文献１には、正孔注入部を設けて、その正孔注入部から正孔（ホール）を窒化物半導体層に注入することで、トラップされた電子を解放する電界効果トランジスタが開示されている。

図１０は、特許文献１に記載された電界効果トランジスタをの断面構造を模式的に表した図である。同図に示すように、特許文献１に記載された電界効果トランジスタでは、シリコン基板２０１の上にバッファ層２０２を介して、第１の窒化物半導体層２０３と、第１の窒化物半導体層２０３と比べてバンドギャップが大きい第２の窒化物半導体層２０４とが形成されている。この第２の窒化物半導体層２０４の上に、互いに間隔をおいて、ソース電極２０５及びドレイン電極２０６が形成されている。さらにソース電極２０５及びドレイン電極２０６と間隔をおいて、第２の窒化物半導体層２０４上にゲート電極２０７が形成される。さらにゲート電極２０７とドレイン電極２０６との間のドレイン電極２０６に近い位置には、ｐ型窒化物半導体からなる正孔注入部２１１が形成される。各電極を覆って保護膜２１０が形成され、保護膜２１０上には、ソース電極配線２０８及びドレイン電極配線２０９が、それぞれ、ソース電極２０５及びドレイン電極２０６と接続されて形成されている。正孔注入部２１１の電位は、ドレイン電極２０６の電位と実質的に等しく、正孔注入部２１１からは正孔２１２が注入される。注入された正孔２１２は、窒化物半導体中及び窒化物半導体表面の準位にトラップされた電子と再結合する。このため、２ＤＥＧ層に空乏層が拡がらず、チャネル抵抗の増大を抑制することが可能となる。

また、特許文献２には、ｐ型窒化物半導体からなる正孔注入部の替わりに、ショットキー電極を形成して電流コラプスが改善された半導体装置が開示されている。このように、正孔注入部の替わりにショットキー電極を形成した場合でも、正孔注入部を設けた電界効果トランジスタと同様に、チャネル抵抗増大を抑制できる結果が得られたとしている。

特開２０１１−１８１７４３号公報 国際公開第２０１４／１７４８１０号

しかしながら、前述した特許文献１及び２に開示された先行技術では、コラプス現象を十分に抑制することは困難である。この理由について、以下、説明する。

特許文献１に開示された電界効果トランジスタでは、正孔注入部２１１を第２の窒化物半導体層２０４上に形成しただけでは、注入された正孔２１２の量が十分ではなく、窒化物半導体中及び窒化物半導体表面の準位にトラップされる電子の解放が十分になされない。特に、パワーデバイスのスイッチング素子のように、１０００Ｖ程度もの高い電圧が印加される場合には、ドレイン高電界により窒化物半導体中及び窒化物半導体表面の準位に大量に電子がトラップされる。このため、電子の解放を、正孔注入部２１１から注入された正孔２１２だけで行うことは困難である。

さらに詳しくは、特許文献１に開示された電界効果トランジスタでは、正孔注入は正孔注入部２１１の底面からのみであり、バッファ層２０２及び第１の窒化物半導体層２０３の、よりバッファ層２０２に近い位置にトラップされた電子に対して、正孔注入部２１１から注入された正孔が届かない。このため、トラップされた電子の解放が十分にはなされない。また、正孔注入部２１１の底面から注入される正孔は、保護膜２１０と第２の窒化物半導体層２０４との界面にも供給され難く、保護膜２１０と第２の窒化物半導体層２０４との界面準位にトラップされた電子を十分に解放することができない。

また、特許文献２に開示された半導体装置のように、正孔注入部の替わりにショットキー電極を形成した場合でも、同様に、窒化物半導体中及び窒化物半導体表面の準位にトラップされる電子の解放を十分にはできない。

この結果、前述した特許文献１及び２に開示された先行技術では、ＦＥＴを高速でスイッチングさせた時、オン抵抗が上昇する、及び、動作中に破壊を引き起こす、という不具合が発生してしまう。

そこで、本発明は、上記課題に鑑みてなされたものであり、電流コラプスが抑制された、窒化物半導体を用いた半導体装置を提供することを目的とする。

上記課題を解決するために、本開示の一形態に係る半導体装置は、基板と、前記基板上に形成された第１の窒化物半導体層と、前記第１の窒化物半導体層の上に形成され、かつ、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層と接するように設けられた第１の電極と、前記第１の電極と離間し、前記第２の窒化物半導体層と接するように設けられた、前記第１の電極より高電圧が印加される第２の電極と、前記第１の窒化物半導体層の内部に埋め込まれるように形成された第１のｐ型不純物層とを備え、前記第１のｐ型不純物層は、前記第２の電極と実質的に同電位となるよう接続されていることを特徴とする。

上記構成によれば、第１のｐ型不純物層が第１の窒化物半導体層内に埋め込まれるように形成されているため、第１のｐ型不純物層から、鉛直方向上下及び水平方向と３次元的に正孔が窒化物半導体層内に注入される。そのため、ドレイン高電界により窒化物半導体中及び窒化物半導体表面の準位に大量にトラップされた電子を解放させることが可能となる。さらに詳しくは、ｐ型不純物層が第２の窒化物半導体層の上に形成されていた従来技術の構成に比べて、より基板に近い位置への正孔の注入が可能となる。また、従来技術の構成では困難であった、第２の窒化物半導体層表層にトラップされた電子に対しても、第１のｐ型不純物層から鉛直方向上向きにも正孔の注入が可能であるため、解放可能となる。よって、従来の半導体装置と比べて、３次元的に、より広範囲に正孔を注入することでトラップに捕獲された電子をより多く解放でき、電流コラプスの抑制を、より効果的に行えるようになる。さらには、上記従来の半導体装置では、どうしてもｐ型不純物層の幅の分、セルピッチが増えていたが、本開示の半導体装置では、第１の窒化物半導体層内にｐ型不純物層を埋め込めるので、セルピッチの縮小が可能となる。

また、前記第１のｐ型不純物層は、前記第２の電極の下方、及び、前記第１の電極と前記第２の電極との間の少なくとも一方に形成されていてもよい。

これにより、コラプス改善及び所望のドレイン耐圧確保の両立が可能となる。

また、前記第１のｐ型不純物層は、前記基板を平面視した場合、前記第１の電極から少なくとも２μｍ離間して形成されていてもよい。

これにより、ｐ型不純物層が平面視において２μｍ離間していない場合に比べて、コラプス改善及び所望のドレイン耐圧確保の両立が、より容易となる。

また、さらに、前記第２の窒化物半導体層の上であって、前記第１の電極と前記第２の電極との間の前記第２の電極よりも前記第１の電極に近い位置に配置された、前記第１の電極と前記第２の電極の間に流れる電流を制御するための第３の電極を備えてもよい。

これにより、本半導体装置が、第３の電極をゲート電極とするトランジスタとして作用することが可能となる。

また、前記第１のｐ型不純物層は、前記第２の電極の下方、及び、前記第２の電極と前記第３の電極との間、の少なくとも一方に形成されていてもよい。

これにより、コラプス改善及び所望のドレイン耐圧確保の両立が可能となる。

また、前記第１のｐ型不純物層は、前記基板を平面視した場合、前記第３の電極から少なくとも２μｍ離間して形成されていてもよい。

これにより、ｐ型不純物層が平面視において２μｍ離間していない場合に比べて、コラプス改善及び所望のドレイン耐圧確保の両立が、より容易となる。

また、さらに、前記第２の窒化物半導体層の上であって、前記第１の電極と前記第２の電極との間の前記第１の電極よりも前記第２の電極に近い位置に配置された第４の電極を備えてもよい。

このように、第４の電極を設けることで、本半導体装置の性能をさらに向上できる。

また、前記第２の電極と前記第４の電極とが、実質的に同電位となるよう接続されていてもよい。

これにより、第４の電極を、コラプス改善電極として機能させることができる。

また、前記第４の電極は、前記第２の窒化物半導体層上に形成されたｐ型の窒化物半導体層を有してもよい。

これにより、第１のｐ型不純物層からの正孔注入に加えて、第４の電極であるｐ型の窒化物半導体層からも正孔が注入できるので、ドレイン高電界により窒化物半導体中及び窒化物半導体表面の準位に大量にトラップされた電子を、より多く解放させることが可能となる。

また、前記第４の電極は、前記第１の電極と前記第２の電極との間に流れる電流を制御するための電極であり、前記半導体装置は、前記第２の電極に前記第１の電極よりも高電圧が印加される場合と、前記第３の電極及び前記第４の電極の電位により、前記第１の電極に前記第２の電極よりも高電圧が印加される場合とを有する双方向の半導体装置であり、前記第１の窒化物半導体層には、前記第１のｐ型不純物層と離間して第２のｐ型不純物層が形成され、前記第２のｐ型不純物層は、前記第１の電極と実質的に同電位となるよう接続されていてもよい。

これにより、第３の電極が第１のゲート電極として機能し、また、第４の電極が第２のゲート電極として機能できるので、第２の電極が第１の電極に対してより高電圧が印加されるような使い方だけでなく、第１の電極に、第２の電極よりも高電圧が印加されるような、いわゆる双方向スイッチとして作用することができる。さらには、第１の電極と電気的に実質的に同電位の第２のｐ型不純物層が、第１の窒化物半導体層内に形成される。よって、第１の電極に第２の電極よりも高電圧が印加されるような使われ方により、窒化物半導体中及び窒化物半導体表面の準位に電子が大量にトラップされた場合でも、第２のp型不純物層から正孔を注入することで、電流コラプスを抑制することができる。

また、前記第２のｐ型不純物層は、前記第１の電極の下方、及び、前記第１の電極と前記第４の電極との間、の少なくとも一方に形成されていてもよい。

これにより、コラプス改善及び所望の耐圧（第１の電極に第２の電極よりも高電圧を印加する場合）の両立が可能となる。

また、前記第２のｐ型不純物層は、前記基板を平面視した場合、前記第４の電極から少なくとも２μｍ離間して形成されていてもよい。

これにより、ｐ型不純物層が平面視において２μｍ離間していない場合に比べて、コラプス改善及び所望の耐圧（第１の電極に第２の電極よりも高電圧を印加する場合）の両立が、より容易となる。

また、前記第２のｐ型不純物層は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との接合界面から０．１μｍ以上離れた前記第１の窒化物半導体層の内部に形成されていてもよい。

これにより、第２のｐ型不純物層と第１の窒化物半導体層で形成されるエネルギー障壁が、接合界面に形成されるチャネルに及ぼす影響を小さくでき、オン抵抗の増加を抑制することができる。

また、前記第２の窒化物半導体層には第１の開口部が設けられており、前記第１の開口部は、深さ方向に前記第１の窒化物半導体層及び前記第２のｐ型不純物層に達しており、前記第１の電極は、前記第１の開口部内に、前記第１の窒化物半導体層及び前記第２のｐ型不純物層の両方に接するように形成されていてもよい。

これにより、第１の電極で、第２のｐ型不純物層へのコンタクトも兼ねられるため、製造プロセスを簡単にでき、安価に製造が可能となる。

また、前記第２のｐ型不純物層の上方の前記第１の窒化物半導体層及び前記第２の窒化物半導体層には第２の開口部が設けられており、前記第２の開口部には、前記第２のｐ型不純物層と接するように第１のコンタクトメタルが形成されており、前記第１のコンタクトメタルは、前記第１の電極と接続されていてもよい。

これにより、第２のｐ型不純物層を第１の電極と実質的に同電位とできる。

また、前記第１のコンタクトメタルは、前記第２のｐ型不純物層とオーミック接合していてもよい。

これにより、第２のｐ型不純物層とのコンタクト抵抗が下がるため、第２のｐ型不純物層から正孔が、より注入され易くなる。

また、前記第１のｐ型不純物層は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との接合界面から０．１μｍ以上離れた前記第１の窒化物半導体層の内部に形成されていてもよい。

これにより、第１のｐ型不純物層と第１の窒化物半導体層とで形成されるエネルギー障壁が、接合界面に形成されるチャネルに及ぼす影響を小さくでき、オン抵抗の増加を抑制することができる。

また、前記第２の窒化物半導体層には第３の開口部が設けられており、前記第３の開口部は、深さ方向に前記第１の窒化物半導体層及び前記第１のｐ型不純物層に達しており、前記第２の電極は、前記第３の開口部内に、前記第１の窒化物半導体層及び前記第１のｐ型不純物層の両方に接するように形成されていてもよい。

これにより、第２の電極で、第１のｐ型不純物層へのコンタクトも兼ねられるため、製造プロセスを簡単にでき、安価に製造が可能となる。

また、前記第１のｐ型不純物層の上方の前記第１の窒化物半導体層及び前記第２の窒化物半導体層には第４の開口部が設けられており、前記第４の開口部には、前記第１のｐ型不純物層と接するように第２のコンタクトメタルが形成されており、前記第２のコンタクトメタルは、前記第２の電極と接続されていてもよい。

これにより、第１のｐ型不純物層を、第２の電極と実質的に同電位とできる。

また、前記第２のコンタクトメタルは、前記第１のｐ型不純物層とオーミック接合していてもよい。

これにより、第１のｐ型不純物層とのコンタクト抵抗が下がるため、第１のｐ型不純物層から正孔が、より注入され易くなる。

本発明によれば、電流コラプスが抑制された窒化物半導体装置を提供することが可能となる。

（ａ）は、実施の形態１に係る半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ’で切断した場合の断面図である。 （ａ）は、実施の形態１に係る半導体装置の平面図であり、（ｂ）は、（ａ）のＢ−Ｂ’で切断した場合の断面図である。 実施の形態１に係る半導体装置の動作を示す断面図である。 実施の形態１の変形例１に係る半導体装置の断面図である。 実施の形態１の変形例２に係る半導体装置の断面図である。 実施の形態１の変形例２に係る半導体装置の動作を示す断面図である。 実施の形態１の変形例３に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 （ａ）は、実施の形態３に係る半導体装置の平面図であり、（ｂ）は、（ａ）のＣ−Ｃ’で切断した場合の断面図である。 （ａ）は、実施の形態３に係る半導体装置の平面図であり、（ｂ）は、（ａ）のＤ−Ｄ’で切断した場合の断面図である。 実施の形態３の変形例に係る半導体装置の断面図である。 特許文献１に記載された電界効果トランジスタをの断面構造を模式的に表した図である。

以下、本開示の実施の形態に係る半導体装置について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定するものではない。

（実施の形態１）
図１Ａの（ａ）は、実施の形態１に係る半導体装置１の平面透視図であり、図１Ａの（ｂ）は、（ａ）のＡ−Ａ’で切断した場合の実施の形態１に係る半導体装置１の断面図である。また、図１Ｂの（ａ）は、実施の形態１に係る半導体装置１の平面透視図であり、図１Ｂの（ｂ）は、（ａ）のＢ−Ｂ’で切断した場合の実施の形態１に係る半導体装置１の断面図である。

図１Ａ及び図１Ｂに示された半導体装置１は、シリコン基板１０１と、バッファ層１０２と、第１の窒化物半導体層１０３と、第２の窒化物半導体層１０４と、ソース電極１０５と、ドレイン電極１０６と、ゲート電極１０７と、ソース電極配線１０８と、ドレイン電極配線１０９と、層間膜１１０と、第１のｐ型窒化物半導体層１１１とを備える。

バッファ層１０２は、主面の面方位が（１１１）面であり厚さが３５０μｍのシリコン基板１０１の上に形成されている。

第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４とが、この順で、バッファ層１０２の上に形成されている。

第２の窒化物半導体層１０４の上には、互いに間隔をおいて、第１の電極であるソース電極１０５と、ソース電極に対してより高電圧が印加される第２の電極であるドレイン電極１０６が形成されている。ソース電極１０５とドレイン電極１０６との間には、ドレイン電極１０６よりもソース電極１０５に近い位置において、第２の窒化物半導体層１０４の上に、ソース電極１０５とドレイン電極１０６との間に流れる電流を制御する第３の電極であるゲート電極１０７が形成されている。

さらに、第１の窒化物半導体層１０３内には、第１のｐ型窒化物半導体層１１１が形成され、第１のｐ型窒化物半導体層１１１は、ドレイン電極１０６と電気的に実質的に同電位となるよう接続される。

第２の窒化物半導体層１０４上には、ソース電極１０５、ドレイン電極１０６、及びゲート電極１０７を覆うように層間膜１１０が形成される。層間膜１１０を一部開口して、ソース電極配線１０８及びドレイン電極配線１０９が、それぞれ、ソース電極１０５及びドレイン電極１０６と接続されて形成されている。

以下、半導体装置１の構成について、さらに詳細に説明する。

第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４は、例えば、有機気相エピタキシャル成長法（Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）により形成され、半導体層の主面の面方位は（０００１）面である。バッファ層１０２は、シリコン基板１０１の上に、ＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、例えば、約２．１μｍである。第１の窒化物半導体層１０３は、電子が走行するチャネル層であり、アンドープのＧａＮよりなり、層厚は、例えば、１．６μｍである。なお、アンドープとは、不純物を意図的に導入していないことを意味する。第２の窒化物半導体層１０４は、電子供給層であり、アンドープのＡｌ_{.０．１７}Ｇａ_０．８３Ｎよりなり、層厚は、例えば、６０ｎｍである。第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、略して２ＤＥＧ）層が形成されている（図示なし）。

ソース電極１０５及びドレイン電極１０６は、ともに第２の窒化物半導体層１０４側より層厚２０ｎｍのチタン層の上に、層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。ソース電極１０５及びドレイン電極１０６は、ともに、第２の窒化物半導体層１０４に対しオーミック接触をする。なお、ソース電極１０５及びドレイン電極１０６は、Ｔｉ／Ａｌで無くともよく、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触をしていればよい。

ゲート電極１０７は、第２の窒化物半導体層１０４側から、層厚が１００ｎｍのニッケル層と、層厚が２００ｎｍの金層とが形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１０７は、第２の窒化物半導体層１０４に対し、ショットキー接触をする。ゲート電極１０７は、Ｎｉ／Ａｕで無くとも、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて第２の窒化物半導体層１０４とショットキー接触していればよい。

第１のｐ型窒化物半導体層１１１は、具体的には、層厚２００ｎｍ、不純物濃度が１×１０^２０ｃｍ^−３のＭｇドープｐ型ＧａＮよりなる。このとき、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３の接合面には、第１のｐ型窒化物半導体層１１１から第１の窒化物半導体層１０３に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。なお、第１のｐ型窒化物半導体層１１１は、ＧａＮに限られず、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）でもよく、Ｉｎ_ｙＡｌ_ｚＧａ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３程度でよい。第１のｐ型窒化物半導体層１１１の幅は、ドレイン電極１０６とゲート電極１０７との間隔にもよるが、１μｍ〜３μｍ程度でよい。さらに詳しくは、第1のｐ型窒化物半導体層１１１は、ドレイン電極１０６の下方及びドレイン電極１０６とゲート電極１０７との間に形成されており、ゲート電極１０７から平面視的に少なくとも２μｍ離間して形成されている（距離１１２＞２μｍ）。このような構成とすることで、ゲート電極１０７をソース電極１０５と短絡（ショート）させたときに、ドレイン電極１０６に、例えば、４００Ｖ以上の高電圧を印加することが可能となる。ここで、距離１１２として２μｍ確保できていれば、第１のｐ型窒化物半導体層１１１は、ドレイン電極１０６の下方には形成されていなくても構わない。また、逆にドレイン電極１０６の下方のみに形成されていて、ゲート電極１０７とドレイン電極１０６との間に形成されていなくても構わない。

また、第１のｐ型窒化物半導体層１１１は、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面から０．１μｍ以上離れた第１の窒化物半導体層１０３内に形成されている（距離１１３≧０．１μｍ）。このように距離１１３を、０．１μｍ以上確保することで、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁が、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面に形成されるチャネルに及ぼす影響を小さくできる。このため、オン抵抗の増加を抑制することができる。

ここで、第１のｐ型窒化物半導体層１１１とドレイン電極１０６との接続態様について、詳細に説明する。図１Ｂの（ｃ）に示すように、第１のｐ型窒化物半導体層１１１の上方の第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４は、リセス１１４（第４の開口部）により開口される。リセス１１４内には、第１のｐ型窒化物半導体層１１１と接するようにコンタクトメタル１１５（第２のコンタクトメタル）が形成されている。コンタクトメタル１１５には、層間膜１１０を一部開口して形成されたコンタクトホール１２３を介して、ドレイン電極配線１０９が接続されている。コンタクトメタル１１５は、第１のｐ型窒化物半導体層１１１とオーミック接合していることが望ましく、例えば、厚さ２０ｎｍのパラジウムに、厚さ２００ｎｍの金を積層させて構成する。なお、図１Ａ及び図１Ｂでは、第１のｐ型窒化物半導体層１１１の端部において、第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４に段差が形成されていない例を示したが、もちろん段差が形成されていても構わない。

次に、図１Ａおよび図１Ｂに示す本実施の形態の半導体装置１の電界効果トランジスタとしての動作について、図２を用いて説明する。

図２は、実施の形態１に係る半導体装置１の動作を示す断面図である。

本実施の形態に係る半導体装置１において、まず、ドレイン電極１０６とソース電極１０５との間に、正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１０７に正の電圧を印加する。これにより、ドレイン電極１０６から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス（２ＤＥＧ）層からなるチャネルを通って、ソース電極１０５へと電流（以下ドレイン電流と称する）を流すことができる。

一方、ゲート電極１０７の電圧をＦＥＴのゲートしきい値電圧以下にする。例えば、ゲート電極１０７をソース電極１０５と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。

このように、ゲート電極１０７の印加電圧を変化させることで、ＦＥＴに流れるドレイン電流を流す（オンする）、及び、流さない（オフする）、というスイッチング動作を行う。ここで、ドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート電極１０７にゲートしきい値電圧以上の電圧が印加された状態で、過渡的にドレイン電圧が、例えば、数十Ｖから場合によっては数百Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下で、このようにドレイン電圧が増大すると、電子電流がゲート電極１０７とドレイン電極１０６との間の強電界領域を流れる。すると、この強電界により、大量の電子が、第２の窒化物半導体層１０４内の欠陥や表層に生じる界面準位、また、第１の窒化物半導体層１０３内及びバッファ層１０２内の欠陥に生じる界面準位にトラップされる。

特許文献１に記載された電界効果トランジスタ（図１０）では、ゲート電極２０７とドレイン電極２０６との間の第２の窒化物半導体層２０４の表層に設けられた正孔注入部２１１から正孔２１２を注入し、トラップされた電子を解放している。しかしながら、正孔２１２は正孔注入部２１１の底面からのみ注入されるため、バッファ層２０２及び第１の窒化物半導体層２０３の、よりバッファ層２０２に近い位置にトラップされた電子に対して、正孔注入部２１１から注入された正孔が届かない。このため、トラップされた電子の解放が十分にはできない。また、正孔注入部２１１の底面から注入される正孔２１２は、保護膜２１０と第２の窒化物半導体層２０４との界面にも供給され難く、保護膜２１０と第２の窒化物半導体層２０４との界面準位にトラップされた電子を十分に解放することができない。

正孔注入部の替わりにショットキー電極を形成した場合でも、同様に、窒化物半導体中や窒化物半導体表面の準位にトラップされる電子の解放を十分にはできない。

電子がトラップされたままスイッチング動作を続けると、トラップされた電子は負電荷を帯びているので、チャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、トラップされた電子によりドレイン端部及びゲート端部への電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。

これに対して、本実施の形態に係る半導体装置１では、第１のｐ型窒化物半導体層１１１が第１の窒化物半導体層１０３内に埋め込まれるように形成されているため、第１のｐ型窒化物半導体層１１１から、鉛直方向上下及び水平方向と３次元的に正孔１４０が窒化物半導体層内に注入される。このため、ドレイン高電界により窒化物半導体中及び窒化物半導体表面の準位に大量にトラップされた電子を解放させることが可能となる。

さらに詳しくは、本実施の形態に係る半導体装置１では、スイッチング動作中に、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差が、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３との間に生じると、第１のｐ型窒化物半導体層１１１から、鉛直方向上下及び水平方向と３次元的に正孔１４０が窒化物半導体層内に注入される。本実施の形態に係る半導体装置１では、ｐ型窒化物半導体からなる正孔注入部がが第２の窒化物半導体層２０４の上に形成されていた先行技術の構成（図１０）に比べて、より基板に近い位置へ正孔１４０の注入が可能となる。また、従来技術の構成では困難であった、第２の窒化物半導体層１０４の表層にトラップされた電子に対しても、第１のｐ型窒化物半導体層１１１から鉛直方向上向きに注入された正孔１４０により、解放することができる。よって、ｐ型窒化物半導体からなる正孔注入部が第２の窒化物半導体層２０４の上に形成されていた従来の電界効果トランジスタと比べて、３次元的に、より広範囲に正孔を注入することでトラップに捕獲された電子を、より多く解放でき電流コラプスの抑制をより効果的に行えるようになる。さらには、上記従来の電界効果トランジスタでは、どうしても正孔注入部の幅の分セルピッチが増えていたが、本実施の形態に係る半導体装置１では、第１の窒化物半導体層１０３内に第１のｐ型窒化物半導体層１１１が埋め込まれているので、セルピッチの縮小が可能である。

（実施の形態１の変形例１）
図３は、実施の形態１の変形例１に係る半導体装置１Ａの断面図である。本変形例に係る半導体装置１Ａは、実施の形態１に係る半導体装置１と比較して、ドレイン電極１１６が、リセス１１８（第３の開口部）を介して第１のｐ型窒化物半導体層１１１にも接続されるように形成されている点が構成として異なる。すなわち、第２の窒化物半導体層１０４に開口を設けてリセス１１８を形成し、リセス１１８は、深さ方向に第１の窒化物半導体層１０３及び第１のｐ型窒化物半導体層１１１にまで達している。この構造により、ドレイン電極１１６は、リセス１１８内において、少なくとも第１の窒化物半導体層１０３と第１のｐ型窒化物半導体層１１１の両方に接するように形成されている。

上記構成により、ドレイン電極１１６が第１のｐ型窒化物半導体層１１１へのコンタクトも兼ねられるため、製造プロセスを簡単にでき、安価に製造が可能となる。

なお、上記構成により、図1Ｂの（ｃ）で示した第１のｐ型窒化物半導体層１１１へのコンタクトメタル１１５、リセス１１４、及びコンタクトホール１２３は不要となるが、別に配置されていても構わない。また、フィンガー構造を含め、他の構成については、実施の形態１に係る半導体装置１と同様である。

（実施の形態１の変形例２）
図４は、実施の形態１の変形例２に係る半導体装置１Ｂの断面図である。本変形例に係る半導体装置１Ｂは、実施の形態１に係る半導体装置１と比較して、第２の窒化物半導体層１０４の上のドレイン電極１０６に近い位置において第４の電極１２１が形成されている点が構成として異なる。

第４の電極１２１は、ドレイン電極１０６と電気的に実質的に同電位にて接続されている。

第４の電極１２１は、ホール注入電極として作用するが、具体的には層厚２００ｎｍ、不純物濃度が１×１０^２０ｃｍ^−３のＭｇドープｐ型ＧａＮよりなる。このホール注入電極１２１と第２の窒化物半導体層１０４の接合面には、ホール注入電極１２１から第１の窒化物半導体層１０３に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。

なお、ホール注入電極１２１は、ＧａＮに限られず、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）でもよく、Ｉｎ_ｙＡｌ_ｚＧａ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３程度でよい。また、ホール注入電極１２１の幅は、ドレイン電極１０６とゲート電極１０７との間隔にもよるが、１μｍ〜３μｍ程度でよい。

また、フィンガー構造を含め、その他の構成については、実施の形態１に係る半導体装置１と同様である。第１のｐ型窒化物半導体層１１１についても、平面視的において、ゲート電極１０７から少なくとも２μｍ離間して形成されている（距離１３２＞２μｍ）。また、第１のｐ型窒化物半導体層１１１は、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面から０．１μｍ以上離れた第１の窒化物半導体層１０３内に形成されている（距離１３３≧０．１μｍ）。

次に、図４に示す本変形例の半導体装置１Ｂのトランジスタ動作について、図５を用いて説明する。

図５は、実施の形態１の変形例１に係る半導体装置１Ｂの動作を示す断面図である。

本実施の形態に係る半導体装置１Ｂにおいて、まず、ドレイン電極１０６とソース電極１０５との間に、正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１０７に正の電圧を印加する。これにより、ドレイン電極１０６から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス（２ＤＥＧ）層からなるチャネルを通って、ソース電極１０５へと電流（以下ドレイン電流と称する）を流すことができる。

一方、ゲート電極１０７の電圧をＦＥＴのゲートしきい値電圧以下にする。例えば、ゲート電極１０７をソース電極１０５と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。

このように、ゲート電極１０７の印加電圧を変化させることで、ＦＥＴに流れるドレイン電流を流す（オンする）、及び、流さない（オフする）、というスイッチング動作を行う。

本変形例では、スイッチング動作中に、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差が、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３との間に生じると、第１のｐ型窒化物半導体層１１１から、鉛直方向上下及び水平方向と３次元的に、正孔１４０が窒化物半導体層内に注入される。

これに加えて、本変形例では、スイッチング動作中に、ホール注入電極１２１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差が、ホール注入電極１２１と第１の窒化物半導体層１０３との間に生じると、ホール注入電極１２１からも正孔１４１が注入される。

つまり、本変形例に係る半導体装置１Ｂでは、第１のｐ型窒化物半導体層１１１から注入される正孔１４０に加えて、ホール注入電極１２１からも正孔１４１が注入できるので、ドレイン高電界により窒化物半導体中および窒化物半導体表面の準位に大量にトラップされた電子をより多く解放させることが可能となる。

（実施の形態１の変形例３）
図６は、実施の形態１の変形例３に係る半導体装置１Ｃの断面図である。本変形例に係る半導体装置１Ｃは、実施の形態１の変形例２に係る半導体装置１Ｂと比較して、ｐ型ＧａＮから成るホール注入電極１２１を、ショットキー電極１３８に替えて構成している点が異なる。このように、ホール注入電極１２１の替わりにショットキー電極１３８を形成した場合でも、ホール注入電極１２１を設けた変形例２に係る半導体装置１Ｂと同様に、コラプス改善効果が期待できる。すなわち、本変形例の半導体装置１Ｃでは、スイッチング動作中に、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差が、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３との間に生じると、第１のｐ型窒化物半導体層１１１から、鉛直方向上下及び水平方向と３次元的に正孔１３６が窒化物半導体層内に注入される。

これに加えて、本変形例の半導体装置１Ｃでは、スイッチング動作中に、ショットキー電極１３８と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、１Ｖ以上の電位差が、ショットキー電極１３８と第１の窒化物半導体層１０３との間に生じると、トラップされた電子１３７がショットキー電極１３８に吸収される。

つまり、本変形例の半導体装置１Ｃでは、第１のｐ型窒化物半導体層１１１から注入される正孔１３６に加えて、トラップされた電子１３７をショットキー電極１３８により吸収できるので、ドレイン高電界により窒化物半導体中及び窒化物半導体表面の準位に大量にトラップされた電子を、より多く解放させることが可能となる。

（実施の形態２）
図７は、実施の形態２に係る半導体装置２の断面図である。本実施の形態に係る半導体装置２は、実施の形態１に係る半導体装置１と比較して、ゲート電極１０７が形成されていない点が構成として異なる。本実施の形態に係る半導体装置２は、第１の電極１１７がアノード電極、及び、第２の電極１０６がカソード電極として作用するダイオードである。

第１のｐ型窒化物半導体層１１１は、カソード電極１０６の下方及びカソード電極１０６とアノード電極１１７との間に形成されており、アノード電極１１７から平面視的に少なくとも２μｍ離間して形成されている（距離１２５＞２μｍ）。このような構成とすることで、アノード電極１１７に対して、カソード電極１０６に、例えば、４００Ｖ以上の高電圧を印加することが可能となる。

なお、距離１２５が２μｍ確保されていれば、第１のｐ型窒化物半導体層１１１は、カソード電極１０６の下方には形成されていなくても構わない。また、逆に、カソード電極１０６の下方のみに形成されていて、アノード電極１１７とカソード電極１０６との間に形成されていなくても構わない。

また、第１のｐ型窒化物半導体層１１１は、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面から０．１μｍ以上離れた第１の窒化物半導体層１０３内に形成されている（距離１１３≧０．１μｍ）。このように、距離１１３を０．１μｍ以上確保することで、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３で形成されるエネルギー障壁が、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面に形成されるチャネルに及ぼす影響を小さくできる。このため、オン抵抗の増加を抑制することができる。

次に、図４に示す半導体装置２ダイオード動作について説明する。本実施の形態のダイオード動作としては、カソード電極１０６に対してアノード電極１１７に正バイアスを印加すると、アノード電極１１７から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス（２ＤＥＧ）層からなるチャネルを通って、カソード電極１０６へと電流を流すことができる。一方、アノード電極１１７に対してカソード電極１０６に正バイアスを印加しても電流は流れない。このように、カソード電極１０６とアノード電極１１７との間に流れる電流を流したり止めたり、という整流動作を繰り返し行う。

上記ダイオード動作を行うカソード端子に、インダクタ負荷（以下、Ｌ負荷という）を接続して上記整流動作を行う。そして、過渡的にカソード電圧が、例えば、数十Ｖから、場合により数百Ｖまで持ち上がる。アノード電極１１７からカソード電極１０６へ電流が流れた直後に、このようにカソード電圧が増大すると、強電界により、大量の電子が、第２の窒化物半導体層１０４内の欠陥及び表層に生じる界面準位、また、第１の窒化物半導体層１０３内及びバッファ層１０２内の欠陥に生じる界面準位にトラップされる。電子がトラップされたまま整流動作を続けると、トラップされた電子は負電荷を帯びているので、チャネルの散乱が起こって電子移動度が下がり、ダイオードのオン抵抗が大きくなる。また、トラップされた電子により、カソード端部やアノード端部への電界集中が発生して絶縁破壊するという、所謂、電流コラプスが発生する。

これに対して、本実施の形態に係る半導体装置２は、第１のｐ型窒化物半導体層１１１が第１の窒化物半導体層１０３内に埋め込まれるように形成されている。このため、スイッチング動作中に、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差が、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３との間に生じると、第１のｐ型窒化物半導体層１１１から、鉛直方向上下及び水平方向と３次元的に正孔が窒化物半導体層内に注入される。そのため、カソード高電界により窒化物半導体中及び窒化物半導体表面の準位に大量にトラップされた電子を解放させることが可能となる。

なお、本実施の形態に係る半導体装置２において、フィンガー構造を含め、他の構成については、実施の形態１に係る半導体装置１と同様である。

（実施の形態３）
図８Ａの（ａ）は、実施の形態３に係る半導体装置３の平面透視図であり、図８Ａの（ｂ）は、（ａ）のＣ−Ｃ’で切断した場合の実施の形態３に係る半導体装置３の断面図である。また、図８Ｂの（ａ）は、実施の形態３に係る半導体装置３の平面透視図であり、図８Ｂの（ｂ）は、（ａ）のＤ−Ｄ’で切断した場合の実施の形態３に係る半導体装置３の断面図である。図８Ａ及び図８Ｂに示された本実施の形態に係る半導体装置３は、双方向トランジスタ（双方向電界効果トランジスタ、または、双方向ＦＥＴ）を構成している。

図８Ａ及び図８Ｂに示された半導体装置３は、シリコン基板１０１と、バッファ層１０２と、第１の窒化物半導体層１０３と、第２の窒化物半導体層１０４と、ソース電極１４４及び１４５と、ゲート電極１０７及び１２１と、ソース電極配線１２６及び１２７と、層間膜１１０と、第１のｐ型窒化物半導体層１１１と、第２のｐ型窒化物半導体層１２２とを備える。

シリコン基板１０１、バッファ層１０２、第１の窒化物半導体層１０３、及び第２の窒化物半導体層１０４は、実施の形態１と同様の構成である。

ソース電極１４４は、第１の電極であり、ソース電極１４５は、第２の電極であり、ソース電極１４４とソース電極１４５とは、互いに間隔をおいて、第２の窒化物半導体層１０４上に形成されている。

ゲート電極１０７は、ソース電極１４４とソース電極１４５との間であって、ソース電極１４５よりもソース電極１４４に近い位置において、第２の窒化物半導体層１０４上に形成されている。この配置により、ゲート電極１０７は、ソース電極１４４とソース電極１４５との間に流れる電流を制御する。

ゲート電極１２１は、ソース電極１４４とソース電極１４５との間であって、ソース電極１４４よりもソース電極１４５に近い位置において、第２の窒化物半導体層１０４上に形成されている。この配置により、ゲート電極１２１は、ソース電極１４４とソース電極１４５との間に流れる電流を制御する。

さらに、第１の窒化物半導体層１０３内には、第１のｐ型窒化物半導体層１１１が形成され、第１のｐ型窒化物半導体層１１１は、ソース電極１４５と電気的に実質的に同電位となるよう接続される。同様に、第１の窒化物半導体層１０３内には、第２のｐ型窒化物半導体層１２２が形成され、第２のｐ型窒化物半導体層１２２は、ソース電極１４４と電気的に実質的に同電位となるよう接続される。

第２の窒化物半導体層１０４上には、ソース電極１４４及び１４５、ならびに、ゲート電極１０７及び１２１を覆うように層間膜１１０が形成される。層間膜１１０を一部開口して、ソース電極配線１２６及び１２７が、それぞれ、ソース電極１４４及び１４５と接続されて形成されている。

以下、半導体装置３の構成について、さらに詳細に説明する。

第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４は、例えば、有機気相エピタキシャル成長法ＭＯＶＰＥにより形成され、半導体層の主面の面方位は（０００１）面である。バッファ層１０２は、シリコン基板１０１の上に、ＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、例えば、約２．１μｍである。第１の窒化物半導体層１０３は、電子が走行するチャネル層であり、アンドープのＧａＮよりなり、層厚は、例えば、１．６μｍである。第２の窒化物半導体層１０４は、電子供給層であり、アンドープのＡｌ_{.０．１７}Ｇａ_０．８３Ｎよりなり、層厚は、例えば、６０ｎｍである。第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２ＤＥＧ層が形成されている（図示なし）。

ソース電極１４４及び１４５は、ともに、第２の窒化物半導体層１０４側より、層厚が２０ｎｍのチタン層、及び、層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、ソース電極１４４及びソース電極１４５は、ともに、第２の窒化物半導体層１０４に対しオーミック接触をする。なお、ソース電極１４４及び１４５は、Ｔｉ／Ａｌでなくとも、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触していればよい。

ゲート電極１０７及び１２１は、第２の窒化物半導体層１０４側より、層厚が１００ｎｍのニッケル層、及び、層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１０７及び１２１は、ともに、第２の窒化物半導体層１０４に対しショットキー接触をする。なお、ゲート電極１０７及び１２１は、Ｎｉ／Ａｕでなくとも、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を1つまたは２つ以上組み合わせた材料を用いて、第２の窒化物半導体層１０４とショットキー接触していればよい。

第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２は、具体的には、層厚が２００ｎｍ、不純物濃度が１×１０^２０ｃｍ^−３のＭｇドープｐ型ＧａＮよりなる。このとき、第１のｐ型窒化物半導体層１１１と第１の窒化物半導体層１０３との接合面には、第１のｐ型窒化物半導体層１１１から第１の窒化物半導体層１０３に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。同様に、第２のｐ型窒化物半導体層１２２と第１の窒化物半導体層１０３との接合面には、第２のｐ型窒化物半導体層１２２から第１の窒化物半導体層１０３に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。

なお、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２は、ＧａＮに限られず、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）でもよく、Ｉｎ_ｙＡｌ_ｚＧａ_{１−ｙ−ｚ}Ｎ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３程度でよい。第１のｐ型の窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２の幅は、それぞれ、ソース電極１４５とゲート電極１０７との間隔、及び、ソース電極１４４とゲート電極１２１との間隔にもよるが、１μｍ〜３μｍ程度でよい。

さらに詳しくは、第１のｐ型窒化物半導体層１１１は、ソース電極１４５の下方及びソース電極１４５とゲート電極１０７との間に形成されており、ゲート電極１０７から平面視的に少なくとも２μｍ離間して形成されている（距離１２８＞２μｍ）。このような構成とすることで、ゲート電極１０７をソース電極１４４と短絡（ショート）させたときに、ソース電極１４５に、例えば、４００Ｖ以上の高電圧を印加することが可能となる。なお、距離１２８が２μm確保できていれば、第１のｐ型窒化物半導体層１１１は、ソース電極１４５の下方には形成されていなくても構わない。また、逆に、ソース電極１４５の下方のみに形成されていて、ゲート電極１０７とソース電極１４５との間に形成されていなくても構わない。

また、第２のｐ型窒化物半導体層１２２は、ソース電極１４４の下方及びソース電極１４４とゲート電極１２１との間に形成されており、ゲート電極１２１から平面視的に少なくとも２μｍ離間して形成されている（距離１２９＞２μｍ）。このような構成とすることで、ゲート電極１２１をソース電極１４５と短絡（ショート）させたときに、ソース電極１４４に、例えば、４００Ｖ以上の高電圧を印加することが可能となる。なお、距離１２９が２μｍ確保できていれば、第２のｐ型窒化物半導体層１２２は、ソース電極１４４の下方には形成されていなくても構わない。また、逆に、ソース電極１４４の下方のみに形成されていて、ゲート電極１２１とソース電極１４４との間に形成されていなくても構わない。

また、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２は、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面から０．１μｍ以上離れた第１の窒化物半導体層１０３内に、それぞれ形成されている（距離１３０及び１３１≧０．１μｍ）。このように、距離１３０及び１３１を０．１μｍ以上確保することで、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２と第１の窒化物半導体層１０３とで形成されるエネルギー障壁が、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との接合界面に形成されるチャネルに及ぼす影響を小さくできる。このため、オン抵抗の増加を抑制することができる。

以下、第１のｐ型窒化物半導体層１１１とソース電極１４５との接続、及び、第２のｐ型窒化物半導体層１２２とソース電極１４４との接続態様について、詳細に説明する。図８Ｂの（ｃ）に示すように、第１のｐ型窒化物半導体層１１１の上方の第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４が、リセス１１４（第４の開口部）により開口される。また、第２のｐ型窒化物半導体層１２２の上方の第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４が、リセス１１９（第２の開口部）により開口される。リセス１１４及び１１９内には、それぞれ、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２と接するように、コンタクトメタル１１５（第２のコンタクトメタル）及び１２０（第１のコンタクトメタル）が形成されている。コンタクトメタル１１５には、層間膜１１０を一部開口して形成されたコンタクトホール１２３を介して、ソース電極配線１２７が接続されている。また、コンタクトメタル１２０には、層間膜１１０を一部開口して形成されたコンタクトホール１２４を介して、ソース電極配線１２６が接続されている。コンタクトメタル１１５及び１２０は、それぞれ、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２とオーミック接合していることが望ましく、例えば、厚さ２０ｎｍのパラジウムに、厚さ２００ｎｍの金が積層された構成を有する。

なお、図８Ａ及び図８Ｂでは、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２の端部において、第１の窒化物半導体層１０３及び第２の窒化物半導体層１０４に段差が形成されていない例を示したが、もちろん段差が形成されていても構わない。

次に、図８Ａ及び図８Ｂに示す本実施の形態の半導体装置３の双方向電界効果トランジスタとしての動作について説明する。

本実施の形態に係る半導体装置３において、まず、ソース電極１４５とソース電極１４４との間に、正バイアスを印加し、ゲート電極１０７にソース電極１４４に対して正の電圧を、ゲート電極１２１にソース電極１４５に対して正の電圧を、それぞれ印加する。これにより、ソース電極１４５から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２ＤＥＧ層からなるチャネルを通って、ソース電極１４４へと電流を流すことができる。同様に、ソース電極１４４とソース電極１４５との間に、正バイアスを印加し、ゲート電極１０７にソース電極１４４に対して正の電圧を、ゲート電極１２１にソース電極１４５に対して正の電圧を、それぞれ印加する。これにより、ソース電極１４４から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２ＤＥＧ層からなるチャネルを通って、ソース電極１４５へと電流を流すことができる。

一方、ゲート電極１０７の電圧をＦＥＴのゲートしきい値電圧以下にする。例えば、ゲート電極１０７をソース電極１４４と短絡（ショート）させる。また、ゲート電極１２１をソース電極１４５と短絡（ショート）させる。そうすると、電流は流れなくなる。

このように、ゲート電極１０７及び１２１の印加電圧を変化させることで、ＦＥＴに流れる電流を「双方向に流す（オンする）、及び、流さない（オフする）」、というスイッチング動作を行う。

このように、本実施の形態に係る半導体装置３の構成であれば、ソース電極１４５がソース電極１４４に対してより高電圧が印加されるような使い方だけでなく、ソース電極１４４に、ソース電極１４５よりも高電圧が印加されるような、いわゆる双方向スイッチとして作用することができる。

さらには、ソース電極１４４と電気的に実質的に同電位の第２のｐ型窒化物半導体層１２２が、第１の窒化物半導体層１０３内に形成される。これにより、ソース電極１４４に、ソース電極１４５よりも高電圧が印加されるような使われ方によって、窒化物半導体中及び窒化物半導体表面の準位に電子が大量にトラップされた場合でも、第２のｐ型窒化物半導体層１２２と第１の窒化物半導体層１０３とで形成されるエネルギー障壁の大きさ以上の電位差、例えば、３Ｖ以上の電位差を、第２のｐ型窒化物半導体層１２２と第１の窒化物半導体層１０３との間に生じさせることで、第２のｐ型窒化物半導体層１２２から、鉛直方向上下及び水平方向と３次元的に正孔を注入することで、電流コラプスを抑制することができる。

（実施の形態３の変形例）
図９は、実施の形態３の変形例に係る半導体装置３Ａの断面図である。本変形例に係る半導体装置３Ａは、実施の形態３に係る半導体装置３と比較して、ソース電極１４３がリセス１３４（第３の開口部）を介して第１のｐ型窒化物半導体層１１１にも接続されるように形成されている点、及び、ソース電極１４２がリセス１３５（第１の開口部）を介して第２のｐ型窒化物半導体層１２２にも接続されるように形成されている点、が構成として異なる。すなわち、第２の窒化物半導体層１０４に開口を設けてリセス１３４及び１３５を形成し、リセス１３４及び１３５は、深さ方向に第１の窒化物半導体層１０３と、さらに第１のｐ型窒化物半導体層１１１または第２のｐ型窒化物半導体層１２２にまで達している。この構造により、ソース電極１４３が、リセス１３４内において、第１の窒化物半導体層１０３と第１のｐ型窒化物半導体層１１１との両方に接するように形成されている。また、ソース電極１４２が、リセス１３５内において、第１の窒化物半導体層１０３と第２のｐ型窒化物半導体層１２２との両方に接するように形成されている。

上記構成により、ソース電極１４３及び１４２で、それぞれ、第１のｐ型窒化物半導体層１１１及び第２のｐ型窒化物半導体層１２２へのコンタクトも兼ねられるため、製造プロセスを簡単にでき、安価に製造が可能となる。

なお、上記構成により、図８Ｂ（ｃ）で説明した第１のｐ型窒化物半導体層１１１へのコンタクトメタル１１５、第２のｐ型窒化物半導体層１２２へのコンタクトメタル１２０、リセス１１４および１１９、ならびに、コンタクトホール１２３及び１２４は不要となるが、別に配置されていても構わない。また、フィンガー構造を含め、他の構成については、実施の形態３に係る半導体装置３と同様である。

（その他の実施の形態）
以上、本開示の半導体装置について、上記実施の形態及びその変形例に基づいて説明してきたが、本開示の半導体装置は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の半導体装置を内蔵した各種機器も本発明に含まれる。

本発明に係る半導体装置は、窒化物半導体を用いた、電流コラプスが抑制された電界効果デバイスであり、インバータ又は電源回路等に用いられるパワーデバイスとして有用である。

１、１Ａ、１Ｂ、１Ｃ、２、３、３Ａ 半導体装置
１０１、２０１ シリコン基板
１０２、２０２ バッファ層
１０３、２０３ 第１の窒化物半導体層
１０４、２０４ 第２の窒化物半導体層
１０５、１４２、１４４ ソース電極（第１の電極）
１０６ ドレイン電極（またはカソード電極：第２の電極）
１０７ ゲート電極（第３の電極）
１０８、１２６、１２７、２０８ ソース電極配線
１０９、２０９ ドレイン電極配線
１１０ 層間膜
１１１ 第１のｐ型窒化物半導体層
１１２、１１３、１２５、１２８、１２９、１３０、１３１、１３２、１３３ 距離
１１４ リセス（第４の開口部）
１１５ コンタクトメタル（第２のコンタクトメタル）
１１６ ドレイン電極（第２の電極）
１１７ アノード電極（第１の電極）
１１８、１３４ リセス（第３の開口部）
１１９ リセス（第２の開口部）
１２０ コンタクトメタル（第１のコンタクトメタル）
１２１ ホール注入電極（またはゲート電極：第４の電極）
１２２ 第２のｐ型窒化物半導体層
１２３、１２４ コンタクトホール
１３５ リセス（第１の開口部）
１３６、１４０、１４１、２１２ 正孔
１３７ 電子
１３８ ショットキー電極
１４３、１４５ ソース電極（第２の電極）
２０５ ソース電極
２０６ ドレイン電極
２０７ ゲート電極
２１０ 保護膜
２１１ 正孔注入部

Claims (20)

1. 基板と、
   前記基板上に形成された第１の窒化物半導体層と、
   前記第１の窒化物半導体層の上に形成され、かつ、前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層と、
   前記第２の窒化物半導体層と接するように設けられた第１の電極と、
   前記第１の電極と離間し、前記第２の窒化物半導体層と接するように設けられた、前記第１の電極より高電圧が印加される第２の電極と、
   前記第１の窒化物半導体層の内部に埋め込まれるように形成された第１のｐ型不純物層とを備え、
   前記第１のｐ型不純物層は、前記第２の電極と実質的に同電位となるよう接続されている
   半導体装置。
2. 前記第１のｐ型不純物層は、前記第２の電極の下方、及び、前記第１の電極と前記第２の電極との間の少なくとも一方に形成されている
   請求項１に記載の半導体装置。
3. 前記第１のｐ型不純物層は、前記基板を平面視した場合、前記第１の電極から少なくとも２μｍ離間して形成されている
   請求項１または２に記載の半導体装置。
4. さらに、
   前記第２の窒化物半導体層の上であって、前記第１の電極と前記第２の電極との間の前記第２の電極よりも前記第１の電極に近い位置に配置された、前記第１の電極と前記第２の電極の間に流れる電流を制御するための第３の電極を備える
   請求項１に記載の半導体装置。
5. 前記第１のｐ型不純物層は、前記第２の電極の下方、及び、前記第２の電極と前記第３の電極との間、の少なくとも一方に形成されている
   請求項４に記載の半導体装置。
6. 前記第１のｐ型不純物層は、前記基板を平面視した場合、前記第３の電極から少なくとも２μｍ離間して形成されている
   請求項５に記載の半導体装置。
7. さらに、
   前記第２の窒化物半導体層の上であって、前記第１の電極と前記第２の電極との間の前記第１の電極よりも前記第２の電極に近い位置に配置された第４の電極を備える
   請求項４〜６のいずれか１項に記載の半導体装置。
8. 前記第２の電極と前記第４の電極とが、実質的に同電位となるよう接続されている
   請求項７に記載の半導体装置。
9. 前記第４の電極は、前記第２の窒化物半導体層上に形成されたｐ型の窒化物半導体層を有する
   請求項８に記載の半導体装置。
10. 前記第４の電極は、前記第１の電極と前記第２の電極との間に流れる電流を制御するための電極であり、
    前記半導体装置は、
    前記第２の電極に前記第１の電極よりも高電圧が印加される場合と、前記第３の電極及び前記第４の電極の電位により、前記第１の電極に前記第２の電極よりも高電圧が印加される場合とを有する双方向の半導体装置であり、
    前記第１の窒化物半導体層には、前記第１のｐ型不純物層と離間して第２のｐ型不純物層が形成され、
    前記第２のｐ型不純物層は、前記第１の電極と実質的に同電位となるよう接続されている
    請求項７に記載の半導体装置。
11. 前記第２のｐ型不純物層は、前記第１の電極の下方、及び、前記第１の電極と前記第４の電極との間、の少なくとも一方に形成されている
    請求項１０に記載の半導体装置。
12. 前記第２のｐ型不純物層は、前記基板を平面視した場合、前記第４の電極から少なくとも２μｍ離間して形成されている
    請求項１０または１１に記載の半導体装置。
13. 前記第２のｐ型不純物層は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との接合界面から０．１μｍ以上離れた前記第１の窒化物半導体層の内部に形成されている
    請求項１０〜１２のいずれか１項に記載の半導体装置。
14. 前記第２の窒化物半導体層には第１の開口部が設けられており、
    前記第１の開口部は、深さ方向に前記第１の窒化物半導体層及び前記第２のｐ型不純物層に達しており、
    前記第１の電極は、前記第１の開口部内に、前記第１の窒化物半導体層及び前記第２のｐ型不純物層の両方に接するように形成されている
    請求項１０〜１３のいずれか１項に記載の半導体装置。
15. 前記第２のｐ型不純物層の上方の前記第１の窒化物半導体層及び前記第２の窒化物半導体層には第２の開口部が設けられており、
    前記第２の開口部には、前記第２のｐ型不純物層と接するように第１のコンタクトメタルが形成されており、
    前記第１のコンタクトメタルは、前記第１の電極と接続されている
    請求項１０〜１４のいずれか１項に記載の半導体装置。
16. 前記第１のコンタクトメタルは、前記第２のｐ型不純物層とオーミック接合している
    請求項１５に記載の半導体装置。
17. 前記第１のｐ型不純物層は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との接合界面から０．１μｍ以上離れた前記第１の窒化物半導体層の内部に形成されている
    請求項１〜１６のいずれか１項に記載の半導体装置。
18. 前記第２の窒化物半導体層には第３の開口部が設けられており、
    前記第３の開口部は、深さ方向に前記第１の窒化物半導体層及び前記第１のｐ型不純物層に達しており、
    前記第２の電極は、前記第３の開口部内に、前記第１の窒化物半導体層及び前記第１のｐ型不純物層の両方に接するように形成されている
    請求項１〜１７のいずれか１項に記載の半導体装置。
19. 前記第１のｐ型不純物層の上方の前記第１の窒化物半導体層及び前記第２の窒化物半導体層には第４の開口部が設けられており、
    前記第４の開口部には、前記第１のｐ型不純物層と接するように第２のコンタクトメタルが形成されており、
    前記第２のコンタクトメタルは、前記第２の電極と接続されている
    請求項１〜１８のいずれか１項に記載の半導体装置。
20. 前記第２のコンタクトメタルは、前記第１のｐ型不純物層とオーミック接合している
    請求項１９に記載の半導体装置。

Images