JP2022519825A - 埋込みｐ型層を有する第ＩＩＩ族窒化物高電子移動度トランジスタおよびその作製プロセス - Google Patents

埋込みｐ型層を有する第ＩＩＩ族窒化物高電子移動度トランジスタおよびその作製プロセス Download PDF

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Abstract

装置が基板を含む。装置は、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層とをさらに含み、第ＩＩＩ族窒化物バリア層は、第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを含む。装置は、第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、前記第ＩＩＩ族窒化物バリア層の下の基板内または基板上のうちの少なくとも１つに位置するｐ領域とをさらに含む。

Description

先行出願の相互参照
本出願は、全体として参照により本明細書に組み込まれている２０１９年１月２８日出願の米国特許出願第１６／２６０，０９５号の一部継続出願であり、その出願は全体として参照により本明細書に組み込まれている２０１７年２月３日出願の米国特許出願第１５／４２４，２０９号、現在は２０１９年１月２９日発行の米国特許第１０，１９２，９８０号の一部継続出願であり、その出願は全体として参照により本明細書に組み込まれている２０１６年６月２４日出願の米国特許出願第１５／１９２，５４５号の一部継続出願である。
本開示は、マイクロ電子デバイスに関し、より詳細には、埋込みｐ型層を有する窒化ガリウム高電子移動度トランジスタに関する。本開示はまた、マイクロ電子デバイスを作製するプロセスに関し、より詳細には、埋込みｐ型層を有する窒化ガリウム高電子移動度トランジスタを作製するプロセスに関する。
第ＩＩＩ族窒化物ベースの高電子移動度トランジスタ（ＨＥＭＴ）は、高電力無線周波（ＲＦ）の適用分野にとって、また低周波高電力スイッチングの適用分野にとっても、非常に有望な候補である。なぜなら、ＧａＮおよびその合金などの第ＩＩＩ族窒化物の材料特性は、ＲＦの適用分野において、高ＲＦ利得および線形性とともに高電圧および高電流の実現を可能にするからである。典型的な第ＩＩＩ族窒化物ＨＥＭＴは、より大きいバンドギャップの第ＩＩＩ族窒化物（たとえば、ＡｌＧａＮ）バリア層と、より小さいバンドギャップの第ＩＩＩ族窒化物材料（たとえば、ＧａＮ）バッファ層との間の界面に形成された２次元電子ガス（２ＤＥＧ）の構成に依拠しており、材料のバンドギャップが小さければ小さいほど、電子親和力は高くなる。２ＤＥＧは、より小さいバンドギャップの材料内の蓄積層であり、高い電子濃度および高い電子移動度を含むことができる。
これらのトランジスタデバイスにおける重要な課題は、バッファ層の設計である。現在、多くの設計では、高ドレイン電圧条件でバッファ層を通る漏れ電流を最小にするために、鉄（Ｆｅ）または炭素（Ｃ）などの深いレベルの不純物を使用している。しかし、ＦｅおよびＣはどちらも、ドレイン電圧が高い値からより低い値へ変化したときにドレイン電流の回復が遅くなるというドレイン遅延作用を招く。これは、より低いスイッチング電流、より低い効率、および他の問題を招くため、電力およびＲＦのどちらの適用分野にとってもまったく望ましくない。電気通信の適用分野では、そのようなドレイン遅延作用は、歪みを招き、また予歪補正方式を複雑にする可能性がある。ドレイン遅延作用は、ＦｅまたはＣを含まない高純度バッファ層を使用することによって解消することができる。しかし、これらのデバイスは、バッファ層を通る高い漏れ電流を有しており、これもまた許容することができない。
高い電圧および電流でこれらのデバイス内に存在する高い電界により、電荷トラッピングが性能の低減を招く可能性がある。電界を修正し、第ＩＩＩ族窒化物ＨＥＭＴの性能を改善するために、重なったゲート構造またはフィールドプレートが使用されている。
したがって、第ＩＩＩ族窒化物ＨＥＭＴにおける遅延作用に対処し、そのようなデバイスの性能を改善するための代替の解決策が必要とされている。
本発明の一態様によれば、トランジスタデバイスは、より高純度のバッファ層の使用を可能にするための埋込みｐ層を使用し、それによってドレイン遅延作用を低減させながら、漏れ電流を低減させる。特定の実施形態では、トランジスタデバイスは、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層とを備える第ＩＩＩ族窒化物ＨＥＭＴである。第ＩＩＩ族窒化物（たとえば、ＡｌＧａＮ）バリア層は、第ＩＩＩ族窒化物（たとえば、ＧａＮ）バッファ層より大きいバンドギャップを有する。ソース、ゲート、およびドレインコンタクトは、第ＩＩＩ族窒化物バリア層に電気的に結合される。ｐ領域は、前記第ＩＩＩ族窒化物バリア層の下に設けられる。
特定の実施形態では、トランジスタデバイスは、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層とを備える第ＩＩＩ族窒化物ＨＥＭＴである。第ＩＩＩ族窒化物（たとえば、ＡｌＧａＮ）バリア層は、第ＩＩＩ族窒化物（たとえば、ＧａＮ）バッファ層より大きいバンドギャップを有する。ソース、ゲート、およびドレインコンタクトは、第ＩＩＩ族窒化物バリア層に電気的に結合される。トランジスタは、前記ｐ領域に電気的に結合されたコンタクトパッドをさらに含む。
特定の実施形態では、トランジスタデバイスは、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層とを備える第ＩＩＩ族窒化物ＨＥＭＴである。第ＩＩＩ族窒化物（たとえば、ＡｌＧａＮ）バリア層は、第ＩＩＩ族窒化物（たとえば、ＧａＮ）バッファ層より大きいバンドギャップを有する。ソース、ゲート、およびドレインコンタクトは、第ＩＩＩ族窒化物バリア層に電気的に結合される。ゲートは、ｐ領域に電気的に結合される。
特定の実施形態では、ｐ領域は、バリア層の下の基板内および／または基板上にある。
特定の実施形態では、ｐ領域は注入される。
特定の実施形態では、ｐ領域は、エピタキシャル層内にある。
特定の実施形態では、ｐ領域は、複数のｐ領域を含む。
特定の実施形態では、ｐ領域は、別個のコンタクトを有する。
特定の実施形態では、ｐ領域は、ソースに電気的に接続される。
特定の実施形態では、ｐ領域は、ゲートに電気的に接続される。
特定の実施形態では、ＨＥＭＴは、フィールドプレートを備える、
特定の実施形態では、フィールドプレートは、ソースに電気的に接続される。
特定の実施形態では、フィールドプレートおよびｐ領域が、ソースに接続される。
特定の実施形態では、トランジスタは、コンタクトパッドをｐ領域に電気的に接続する接続部を含むことができる。
特定の実施形態では、コンタクトパッドは、バイアスおよび信号のうちの少なくとも１つを受け取るように構成される。
特定の実施形態では、トランジスタは、ゲートを前記ｐ領域に電気的に接続する接続部を含むことができる。
本発明の概略的な態様は、上述したトランジスタデバイスを作製する方法を含む。
本開示の追加の特徴、利点、および態様は、以下の詳細な説明、図面、および特許請求の範囲の考察から説明しまたは明らかにすることができる。さらに、本開示の上記の概要および以下の詳細な説明はどちらも例示であり、本開示の特許請求の範囲を限定することなく、さらなる説明を提供することを意図したものであることを理解されたい。
本開示のさらなる理解を提供するために含まれている添付の図面は、本明細書に組み込まれて本明細書の一部を構成しており、本開示の態様を示し、詳細な説明とともに、本開示の原理について説明する働きをする。本開示および本開示を実施することができる様々な方法の根本的な理解のために必要とされる以上に、本開示の構造的な細部についてより詳細に示すことを試みるものではない。
本開示によるトランジスタの一態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の平面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタを作製するプロセスを示す図である。 従来の注入条件のシミュレーションと比較した、本開示の態様によるチャネリング条件で注入されたＡｌの分布を示す図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。 本開示によるトランジスタの別の態様の断面図である。
本開示の態様ならびにその様々な特徴および有利な詳細について、添付の図面に記載および／または図示ならびに以下の説明に詳述されている非限定的な態様および例を参照して、より詳細に説明する。本明細書に明示されていない場合でも、当業者には理解されるように、図面に示す特徴は必ずしも原寸に比例して描かれておらず、一態様の特徴を他の態様で用いることもできることに留意されたい。よく知られている構成要素および処理技法の説明は、本開示の態様を不必要に曖昧にしないために省略されていることがある。本明細書に使用される例は、本開示を実施することができる方法の理解を容易にし、さらに当業者であれば本開示の態様を実施することを可能にすることのみを意図したものである。したがって、本明細書の例および態様は、本開示の範囲を限定すると解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲および適用法によってのみ定義される。さらに、図面のいくつかの図の全体にわたって、開示する異なる実施形態において、同じ参照番号は類似の部分を表すことに留意されたい。
様々な要素について説明するために、第１、第２などの用語が本明細書で使用されることがあるが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶこともでき、同様に第２の要素を第１の要素と呼ぶこともできる。本明細書では、「および／または」という用語は、列挙された関連する項目のうちの１つまたは複数のあらゆる組合せを含む。
層、領域、または基板などの要素が別の要素の「上（ｏｎ）」に位置する、または別の要素の「上（ｏｎｔｏ）」へ延びると表現されるとき、この要素は別の要素の上に直接位置し、もしくは別の要素の上へ直接延びることができ、または介在する要素が存在することもできることが理解されよう。対照的に、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」位置する、または別の要素の「上へ直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びると表現されるとき、介在する要素は存在しない。同様に、層、領域、または基板などの要素が別の要素の「上（ｏｖｅｒ）」に位置する、または別の要素の「上（ｏｖｅｒ）」に延びると表現されるとき、この要素は別の要素の上に直接位置し、もしくは別の要素の上へ直接延びることができ、または介在する要素が存在することもできることが理解されよう。対照的に、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」位置する、または別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びると表現されるとき、介在する要素は存在しない。ある要素が別の要素に「接続（ｃｏｎｎｅｃｔｅｄ）」または「結合（ｃｏｕｐｌｅｄ）」されていると表現されるとき、この要素は別の要素に直接接続もしくは結合することができ、または介在する要素が存在することもできることも理解されよう。対照的に、ある要素が別の要素に「直接接続（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」されていると表現されるとき、介在する要素は存在しない。
「下（ｂｅｌｏｗ）」もしくは「上（ａｂｏｖｅ）」、または「上（ｕｐｐｅｒ）」もしくは「下（ｌｏｗｅｒ）」、または「水平（ｈｏｒｉｚｏｎｔａｌ）」もしくは「垂直（ｖｅｒｔｉｃａｌ）」などの相対的な用語は、図に示されている１つの要素、層、または領域と別の要素、層、または領域との関係を説明するために、本明細書で使用することができる。これらの用語および上記で論じた内容は、図に示されている向きに加えて、デバイスの異なる向きも包含することを意図したものであることが理解されよう。
本明細書に使用される術語は、特定の態様について説明することのみを目的とし、本開示を限定することを意図したものではない。本明細書では、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上別途明白に示さない限り、複数形も同様に含むことを意図したものである。本明細書で使用されるとき、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、記載の特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群の存在または追加を排除しないことがさらに理解されよう。
別途定義されない限り、本明細書で使用されるあらゆる用語（技術的および科学的な用語を含む）は、本開示が属する技術分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書の文脈および関連技術における意味に一貫した意味を有すると解釈されるべきであり、本明細書でそのように明確に定義しない限り、理想化されたまたは過度に形式的な意味で解釈されないことがさらに理解されよう。
構造のタイプに加えて、トランジスタが形成される半導体材料の特性はまた、動作パラメータにも影響することができる。トランジスタの動作パラメータに影響する特性の中でも、電子移動度、飽和電子ドリフト速度、破壊電界、および熱伝導率は、トランジスタの高周波および高電力特性に影響を与えることができる。
電子移動度とは、電子が電界の存在下でその飽和速度までどれだけ急速に加速されるかという測定値である。過去、高い電子移動度を有する半導体材料が好まれていた。なぜなら、より小さい電界でより多くの電流を生じさせることができ、その結果、電界が印加されたときにより速い応答時間が得られるからである。飽和電子ドリフト速度とは、電子が半導体材料内で得ることができる最大速度である。高周波の適用分野では、速度をより速くすることが、ソースからドレインまでの時間をより短くすることにつながるため、より速い飽和電子ドリフト速度を有する材料が好ましい。
破壊電界とは、ショットキー接合の破壊およびデバイスのゲートを通る電流が突然増大する電界強度である。概して所与の寸法の材料によってより大きい電界を支持することができるため、高破壊電界の材料が高電力の高周波トランジスタにとって好ましい。より大きい電界は、より小さい電界より電子を迅速に加速させることができるため、より大きい電界はより速い過渡現象を可能にする。
熱伝導率とは、熱を放散する半導体材料の能力である。典型的な動作では、すべてのトランジスタが熱を生成する。高電力および高周波トランジスタは通常、小信号トランジスタより大量の熱を生成する。半導体材料の温度が増大すると、温度の増大とともにキャリア移動度が減少することにより、接合漏れ電流が概して増大し、電界効果トランジスタを通る電流は概して減少する。したがって、半導体から熱が放散される場合、材料はより低い温度のままであり、より低い漏れ電流でより大きい電流を運ぶことが可能である。
本開示は、外因性半導体および真性半導体の両方を含む。真性半導体は非ドープ（純粋）である。外因性半導体はドープされており、これは、熱平衡状態にある半導体の電子および正孔キャリア濃度を変化させるために、作用物が導入されていることを意味する。ｐ型およびｎ型のどちらの半導体も開示されており、ｐ型は、電子濃度より大きい正孔濃度を有し、ｎ型は、正孔濃度より大きい電子濃度を有する。
炭化ケイ素（ＳｉＣ）は、優れた物理および電子特性を有し、これは理論的には、ケイ素（Ｓｉ）または砒化ガリウム（ＧａＡｓ）の基板から作製されたデバイスより高い温度、より高い電力、およびより高い周波数で動作することができる電子デバイスの作製を可能にするはずである。約４×Ｅ６Ｖ／ｃｍという高い破壊電界、約２．０×Ｅ７ｃｍ／秒という高い飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ－°Ｋという高い熱伝導率は、ＳｉＣが高周波および高電力の適用分野にとって好適となるはずであることを示す。いくつかの実施形態では、本発明のトランジスタは、Ｓｉ、ＧａＡｓ、または他の好適な基板を備える。
開示するＨＥＭＴのドレイン遅延は、いくつかの態様では、構造物の追加によって対処される。これらの構造物では、漏れ電流を必要以上に増大させることなく、同時に高い破壊を実現しながら、ドレイン遅延を低減させるために、埋込みｐ型層が使用される。ｐ型層は破壊電圧の最適化を助け、容易に充電および放電することができ、これによりドレイン遅延の低減が確実になる。一実施形態では、ｐ型層は、ＳｉＣ基板内に形成される。
ｐ領域が基板内に形成される実施形態では、２つの問題を軽減することができる。１．イオン注入を使用して第ＩＩＩ族Ｎ内にｐ型層を形成することは困難である。選択的イオン注入は、異なる領域で異なる濃度のドーパントを得ることが可能になることによって、デバイス構造の最適化を可能にする。これは、エピタキシャル成長による場合はより困難になる可能性がある。しかし、本発明の異なる実施形態による埋込みｐ領域は、基板内に単独で設けることができ、基板からエピタキシャル層へ延びることができ、またはエピタキシャル層内に単独で位置することができることを理解されたい。ドーパントは、イオン注入のみによって、エピタキシャル成長によって、または両者の組合せによって、エピタキシャル層内へ組み込むことができる。２．マグネシウム（Ｍｇ）を使用したＧａＮのｐ型ドープはまた、メモリ効果を呈し、これは境目のはっきりした界面の形成を妨げる。
開示するプロセスおよび構造は、ドレイン遅延作用を低減させながら電力スイッチングに好適な高電圧能力を有する第ＩＩＩ族ＮのＨＥＭＴの開発を可能にすることができる。開示するプロセスおよび構造はまた、より小型のデバイス構造をもたらすことができ（電界成形の最適化による）、それによりコストが下がる。加えて、適切な設計により、開示する構造物はまた、電気通信および他の適用分野向けの高電力ＲＦデバイスに適用することができる。重要な利点は、電気通信の適用分野にとって深刻な問題であるデバイスのメモリ効果が最小になることである。
図１は、本開示によるトランジスタの一実施形態の断面図を示す。
特に、図１は、トランジスタ１００の断面図を示す。トランジスタ１００は、基板層１０２を含むことができる。基板層１０２は、炭化ケイ素（ＳｉＣ）から作製することができる。いくつかの態様では、基板層１０２は、半絶縁性のＳｉＣ基板、ｐ型基板、ｎ型基板などとすることができる。いくつかの態様では、基板層１０２は、非常に低濃度でドープすることができる。一態様では、背景の不純物レベルを低くすることができる。一態様では、背景の不純物レベルを１Ｅ１５／ｃｍ3以下にすることができる。一態様では、基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３ＣのＳｉＣなどからなる群から選択されたＳｉＣから形成することができ、ＳｉＣは、半絶縁性を有しており、バナジウムもしくは任意の他の好適なドーパントでドープされ、または高純度の非ドープであり、半絶縁特性を提供する欠陥がある。
別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載する適用分野に好適な他の材料とすることができる。別の態様では、基板層１０２は、サファイア、スピネル、ＺｎＯ、ケイ素、または第ＩＩＩ族窒化物材料の成長を支持することが可能な任意の他の材料を含むことができる。
基板層１０２の材料に応じて、トランジスタ１００内の基板層１０２と次の層との間の格子不整合を低減させるために、基板層１０２上に核形成層１３６を形成することができる。一態様では、核形成層１３６は、基板層１０２上に直接形成される。他の態様では、核形成層１３６は、ＳｉＣエピタキシャル層などの介在層がＳｉＣ基板層１０２上に形成された状態で、基板層１０２上に形成される。核形成層１３６は、第ＩＩＩ族窒化物材料、たとえばＡｌxＩｎy1-x-yＧａＮ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などの異なる好適な材料を含むことができる。核形成層１３６は、金属酸化物化学蒸着（ＭＯＣＶＤ）、水素化物気相成長（ＨＶＰＥ）、分子線エピタキシ（ＭＢＥ）などの知られている半導体成長技法を使用して、基板層１０２上に形成することができる。いくつかの実施形態では、核形成層は、非ドープＡｌＮまたはＡｌＧａＮなどのＡｌＮまたはＡｌＧａＮである。
いくつかの実施形態では、バッファ層１０４が、核形成層１３６上に直接形成され、または介在層とともに核形成層１３６上に形成される。実施形態に応じて、バッファ層１０４は、ＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）、たとえばＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）など、または別の好適な材料など、第ＩＩＩ族窒化物などの異なる好適な材料から形成することができる。一態様では、バッファ層１０４は、ＧａＮから形成される。バッファ層１０４またはその部分は、Ｆｅおよび／もしくはＣなどのドーパントでドープすることができ、または別法として、完全もしくは部分的に非ドープとすることができる。一態様では、バッファ層１０４は、基板層１０２上に直接位置する。
一態様では、バッファ層１０４は、高純度ＧａＮとすることができる。一態様では、バッファ層１０４は、高純度ＧａＮとすることができ、これは低濃度でドープされたｎ型とすることができる。一態様では、バッファ層１０４はまた、より良好な電子の閉じ込めを実現するために、バッファ層１０４のうちバリア層１０８とは反対の側で、より高バンドギャップの第ＩＩＩ族窒化物層をＡｌＧａＮバックバリアなどのバックバリアとして使用することができる。
一態様では、バッファ層１０４は、基板層１０２の上面とバリア層１０８の下面との間の距離として画定されるバッファ層厚さを有することができる。一態様では、バッファ層厚さは、０．８μｍ未満、０．７μｍ未満、０．６μｍ未満、０．５μｍ未満、または０．４μｍ未満とすることができる。一態様では、バッファ層厚さは、０．８μｍ～０．６μｍ、０．７μｍ～０．５μｍ、０．６μｍ～０．４μｍ、０．５μｍ～０．３μｍ、０．４μｍ～０．２μｍ、または０．７μｍ～０．３μｍの範囲を有することができる。
一態様では、トランジスタ１００は、基板層１０２の上面とバリア層１０８の下面との間の長さとして画定された介在層厚さを有することができる。一態様では、介在層厚さは、０．８μｍ未満、０．７μｍ未満、０．６μｍ未満、０．５μｍ未満、または０．４μｍ未満とすることができる。一態様では、介在層厚さは、０．８μｍ～０．６μｍ、０．７μｍ～０．５μｍ、０．６μｍ～０．４μｍ、０．５μｍ～０．３μｍ、または０．４μｍ～０．２μｍの範囲を有することができる。
バッファ層１０４上に、バリア層１０８を形成することができる。一態様では、バリア層１０８は、バッファ層１０４上に直接形成することができ、他の態様ではバリア層１０８は、介在層とともにバッファ層１０４上に形成することができる。実施形態に応じて、バッファ層１０４は、ＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）、たとえばＡｌＧａＮ、ＡｌＮ、またはＩｎＡｌＧａＮ、または別の好適な材料などの第ＩＩＩ族窒化物などの異なる好適な材料から形成することができる。一態様では、バリア層１０８をＡｌＧａＮとすることができ、別の態様では、バリア層１０８はＡｌＮである。一態様では、バリア層１０８を非ドープとすることができる。一態様では、バリア層１０８をドープすることができる。一態様では、バリア層１０８をｎ型材料とすることができる。いくつかの態様では、バリア層１０８は、異なるキャリア濃度を有する複数のｎ型材料層を有することができる。一態様では、バリア層１０８は、第ＩＩＩ族窒化物またはその組合せとすることができる。一態様では、適当なレベルのバイアスがかけられたとき、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に２次元電子ガス（２ＤＥＧ）を形成するために、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、適当なレベルのバイアスがかけられたとき、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に２次元電子ガス（２ＤＥＧ）を形成するために、ＧａＮとすることができるバッファ層１０４のバンドギャップを、ＡｌＧａＮとすることができるバリア層１０８のバンドギャップより小さくすることができる。
一態様では、バリア層１０８上に、ソース１１０、ドレイン１１２、およびゲート１１４が形成される。ソース１１０、ドレイン１１２、および／またはゲート１１４は、バリア層１０８上に直接配置することができ、またはＡｌＮバリア層上のＡｌＧａＮ層など、バリア層１０８上の介在層上に位置することができる。他のまたは追加の介在層も可能である。たとえば、バリア層１０８または他の介在層上に、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの組合せのスペーサ層１１６を設けることができる。一態様では、バリア層１０８は、ソース１１０および／またはドレイン１１２の下に、Ｎ＋材料の領域１６４を含むことができる。一態様では、バリア層１０８は、ソース１１０および／またはドレイン１１２の下に、Ｓｉでドープされた領域１６４を含むことができる。一態様では、領域１６４内のｎ型ドーパントは注入される。
ゲート１１４およびドレイン１１２を保護および分離するために、バッファ層１０４とは反対側で、ゲート１１４、ドレイン１１２、およびソース１１０に隣接して、バリア層１０８上にスペーサ層１１６を配置することができる。スペーサ層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの複数の層を組み込む組合せから作製されたパッシベーション層とすることができる。一態様では、スペーサ層１１６は、ＳｉＮから作製されたパッシベーション層である。一態様では、スペーサ層１１６は、ＭＯＣＶＤ、プラズマ化学蒸着（ＣＶＤ）、熱フィラメントＣＶＤ、またはスパッタリングを使用して堆積させることができる。一態様では、スペーサ層１１６は、Ｓｉ3Ｎ4の堆積を含むことができる。一態様では、スペーサ層１１６は、絶縁層を形成する。一態様では、スペーサ層１１６は、絶縁体を形成する。一態様では、スペーサ層１１６は、誘電体とすることができる。
いくつかの実施形態では、ゲート１１４は、スペーサ層１１６内に形成されたチャネル内に堆積させられており、当業者には理解される半導体処理技法を使用して、Ｔゲートが形成される。他のゲート構成も可能である。いくつかの実施形態では、第１のスペーサ層１１６およびゲート１１４上に第２のスペーサ層１１７が形成されており、第２のスペーサ層１１７上にフィールドプレート１３２を設けることができる。他の実施形態では、たとえば、第１のスペーサ層１１６は、バリア層１０８上およびゲート１１４上に形成される。そのような実施形態では、第１のスペーサ層１１６上にフィールドプレート１３２を直接形成することができる。他の複数のフィールドプレート構成も可能であり、フィールドプレート１３２がゲート１１４に重なっているもしくは重なっていない構成、および／または複数のフィールドプレート１３２が使用される構成も可能である。
本発明の態様によれば、バリア層１０８の下、バリア層１０８と基板層１０２との間、および／または基板層１０２内に、埋込みｐ領域またはｐ型材料層１２０が形成される。ｐ型材料領域は、基板層１０２内に単独で設けることができ、基板層１０２からエピタキシャル層へ延びることができ、またはエピタキシャル層内に単独で位置することができる。ドーパントは、イオン注入のみによって、エピタキシャル成長によって、または両者の組合せによって、エピタキシャル層内へ組み込むことができる。ｐ型材料層１２０は、複数の層にまたがることができ、複数の異なるまたは段階的なｐドープ区域を含むことができる。実施形態に応じて、ｐ型材料層１２０またはその部分は、トランジスタ１００内に形成された凹部１１９内のｐ型材料コンタクト１１８から延びることができ、ソース１１０までもしくはソース１１０を越えて、ゲート１１４までもしくはゲート１１４を越えて、ゲート１１４の前まで、ゲート１１４まで、かつ／またはトランジスタ１００を横切って延びることができる。
特定の実施形態では、ｐ型材料コンタクト１１８は、外部信号またはバイアスを受け取るように電気的に接続される。特定の実施形態では、ソース１１０は、接続部１３８を介してｐ型材料層１２０に電気的に接続される。特定の実施形態では、フィールドプレート１３２は、接続部１４０を介してソース１１０に電気的に接続される。特定の実施形態では、フィールドプレート１３２は、ソース１１０に接続され、ソース１１０は、接続部１４０、接続部１３８、または両者への単一の接続部を介して、ｐ型材料層１２０に接続される。特定の実施形態では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。特定の実施形態では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。特定の実施形態では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。特定の実施形態では、ゲート１１４は、接続部１５４を介してｐ型材料層１２０に電気的に接続される。
本発明の態様によれば、基板層１０２の少なくともいくつかの部分は、ｐ型材料層１２０を含むことができる。本発明の態様によれば、ｐ型材料層１２０は、アルミニウム（Ａｌ）のイオン注入およびアニーリングによって形成することができる。他の態様では、ｐ型材料層１２０は、ホウ素、ガリウム、もしくはｐ型層を形成することができる任意の他の材料、またはこれらの組合せのイオン注入によって形成することができる。一態様では、ｐ型材料層１２０は、あらゆるＧａＮ層の成長前に、Ａｌの注入およびアニーリングによって形成することができる。一態様では、イオン実装は、チャネリング注入を利用することができる。一態様では、チャネリング注入は、イオンビームを基板層１０２に位置合わせすることを含むことができる。イオンビームの位置合わせの結果、注入効率を増大させることができる。
本開示の態様は、注入チャネリングを使用することで、深さが非常に均一な炭化ケイ素の注入領域を制御可能に形成することができ、またその結果、格子の損傷を低減させることができるという理解に基づいている。チャネリングは、半導体の結晶軸に沿ってイオンが注入されるときに生じる。注入方向が結晶格子の主軸に近いとき、結晶格子内の原子は、注入の方向に対して「整列」しているように見え、注入されたイオンは、結晶構造によって生じたチャネルを進むように見える。これにより、結晶格子内で注入されたイオンと原子との間に衝突が生じる可能性が低減される。その結果、注入物の深さが大幅に増大する。
概して、チャネリングは、炭化ケイ素において、注入方向が炭化ケイ素結晶の結晶軸の約±０．２°の範囲内であるときに生じる。いくつかの態様では、注入は、炭化ケイ素結晶の結晶軸の±０．２°より大きくすることもできるが、この注入はあまり効果的でない可能性がある。たとえば、注入方向が炭化ケイ素結晶の結晶軸の約±０．２°より大きいとき、格子内の原子は、注入方向に対してランダムに分散しているように見える可能性があり、これはチャネリング作用を低減させる可能性がある。本明細書では、「注入角度」という用語は、注入方向と、イオンが注入される半導体層のｃ軸または＜０００１＞軸などの結晶軸との間の角度を指す。したがって、炭化ケイ素層のｃ軸に対して約２°未満の注入角度が、チャネリングをもたらすと予期することができる。しかし、他の注入角度も同様に利用することができる。
一態様では、ｐ型材料層１２０は、２５℃で注入エネルギーＥ1＝１００ｋｅＶ、投与量１Ｅ１３ｃｍ2というチャネリング条件で注入された４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成することができる。一態様では、ｐ型材料層１２０は、２５℃で注入エネルギーＥ2＝３００ｋｅＶ、投与量１Ｅ１３ｃｍ2というチャネリング条件で注入された４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成することができる。しかし、他の注入エネルギーおよび投与量も同様に企図される。たとえば、いくつかの態様では、注入エネルギーは、２０ｋｅＶ～８０ｋｅＶ、８０ｋｅＶ～１２０ｋｅＶ、１２０ｋｅＶ～１６０ｋｅＶ、１６０ｋｅＶ～２００ｋｅＶ、２００ｋｅＶ～２４０ｋｅＶ、２４０ｋｅＶ～２８０ｋｅＶ、２８０ｋｅＶ～３４０ｋｅＶ、３４０ｋｅＶ～４００ｋｅＶ、２０ｋｅＶ～４００ｋｅＶ、および／または８０ｋｅＶ～３４０ｋｅＶとすることができ、いくつかの態様では、注入投与量は、０．６Ｅ１３ｃｍ2～０．８Ｅ１３ｃｍ2、０．８Ｅ１３ｃｍ2～１．２Ｅ１３ｃｍ2、１．２Ｅ１３ｃｍ2～１．６Ｅ１３ｃｍ2、１．６Ｅ１３ｃｍ2～２Ｅ１３ｃｍ2、０．６Ｅ１３ｃｍ2～２Ｅ１３ｃｍ2、および／または０．８Ｅ１３ｃｍ2～１．２Ｅ１３ｃｍ2とすることができる。加えて、ｐ型材料層１２０は、ホウ素（Ｂ）、ガリウム（Ｇａ）などの他の材料の注入によって形成することができ、それに続いて、高温アニーリングを行うことができることに留意されたい。
一態様では、イオン注入の結果、ｐ型材料層１２０は深い層になることができる。一態様では、イオン注入の結果、ｐ型材料層１２０は１μｍ以下の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．７μｍ以下の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．５μｍ以下の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．３μｍ～０．５μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．２μｍ～０．６μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．４μｍ～０．６μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．６μｍ～０．８μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．６μｍ～１．６μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、０．６μｍ～２．１μｍの厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、１μｍ～５μｍの厚さを有することができる。一態様では、ｐ型材料層１２０の注入および／または投与は、１ｃｍ3につき５Ｅ１５～５Ｅ１７の範囲内とすることができ、最大５μｍの深さまで延びることができる。
一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．０５％～０．３％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．０５％～０．１％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．１％～０．１５％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．１５％～０．２％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．２％～０．２５％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、基板層１０２の厚さの０．２５％～０．３％の厚さを有することができる。
ｐ型材料層１２０は、基板層１０２内に注入することができ、続いてアニーリングすることができる。アニーリングは、注入を活性化することを可能にすることができる。一態様では、注入中にマスキング層材料を利用することができる。いくつかの態様では、ｐ型材料層１２０のアニーリング中、キャップ層材料を使用して、ウエハ表面を覆い、高温での基板の解離を防止することができる。ｐ型材料層１２０が形成された後、マスキング層材料を除去することができる。アニーリングは、５分～３０分にわたって１５００～１８５０℃の温度範囲で実行することができる。他のアニーリング時間および温度プロファイルも同様に企図される。
いくつかの態様では、基板層１０２は、ｐ型材料のＳｉＣ基板から作製することができる。さらにこの態様では、続いてｐ型材料のＳｉＣ基板である基板層１０２を、追加のｐ型層の注入を含む本明細書に記載するプロセスにかけることができる。
図２～図３４は、本発明の異なる実施形態および態様を示し、様々な実施形態および図において、同じ参照番号は類似した部分を表す。一実施形態に記載する特徴は、別の実施形態に追加することができ、または別の実施形態の特徴に取って代わることができることを理解されたい。
図２および図３に示すように、基板層１０２は、ｐ＋層１０６を含むことができる。ｐ＋層１０６は、充電時定数を低減させ、コンタクト形成を実現するために使用することができる。いくつかの態様では、ｐ＋層１０６もまた、イオン注入およびアニーリングによって形成することができる。ｐ＋層１０６は、実現可能な最小のシート抵抗で、可能な限り高濃度にドープすることができる。いくつかの態様では、ｐ＋層１０６は、ゲート－ソース領域内に存在することができる。いくつかの態様では、ｐ＋層１０６は、ゲート－ソース領域内に存在し、部分的にゲート１１４の下にも存在することができる。いくつかの態様では、ｐ＋層１０６は、以下でさらに詳細に説明する制限区域内に存在することができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．６μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．５μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．４μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．３μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．２μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．１～０．６μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．５～０．６μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．４～０．５μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．３～０．４μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．２～０．３μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．１～０．３μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．０５～０．２５μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．１５～０．２５μｍとすることができる。
一態様では、ソース１１０は、ｐ＋層１０６上にｐ型材料コンタクト１１８を有することができる。ｐ型材料コンタクト１１８は、バッファ層１０４およびバリア層１０８内に設けられた凹部１１９内で、ｐ＋層１０６上に形成することができる。ｐ型材料コンタクト１１８は、ｐ＋層１０６に電気的に結合することができる。凹部は、ｐ型材料コンタクト１１８をｐ＋層１０６に生じさせることを可能にするために、ｐ＋層１０６まで延びることができる。凹部１１９は、エッチングによって形成することができ、材料を使用して凹部１１９を画定することもできる。この材料は、凹部１１９を生じさせた後に除去することができる。
一態様では、ソース１１０は、ｐ型材料層１２０上にｐ型材料コンタクト１１８を有することができる。ｐ型材料コンタクト１１８は、バッファ層１０４およびバリア層１０８内に設けられた凹部１１９内で、ｐ型材料層１２０上に形成することができる。ｐ型材料コンタクト１１８は、ｐ型材料層１２０に電気的に結合することができる。凹部１１９は、ｐ型材料コンタクト１１８をｐ型材料層１２０に生じさせることを可能にするために、ｐ型材料層１２０まで延びることができる。凹部１１９は、エッチングによって形成することができ、材料を使用して凹部１１９を画定することもできる。この材料は、凹部１１９を生じさせた後に除去することができる。
一態様では、ｐ型材料コンタクト１１８は、図１に示す破線の枠によって示すように設けられた凹部１１９内で、トランジスタ１００の層の中または上に形成することができる。この態様では、凹部１１９は、トランジスタ１００の表面内に、部分的な凹部、部分的な溝などとして構成することができる。一態様では、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。一態様では、この層は、エピタキシャル材料とすることができ、その上にｐ型材料コンタクト１１８が設けられる。一態様では、この層または他の層のエピタキシャル成長中に、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。残りの図には示されていないが、この態様は、本明細書に図示または記載するトランジスタ１００の任意の態様に含むことができる。
一態様では、ｐ型材料コンタクト１１８は、図１に示す下の破線の枠によって示すようにバッファ層１０４にまで設けられた凹部１１９内で、バッファ層１０４の中または上に形成することができる。この態様では、凹部１１９は、トランジスタ１００の表面内に、部分的な凹部、部分的な溝などとして構成することができる。一態様では、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。一態様では、バッファ層１０４は、エピタキシャル材料とすることができ、その上にｐ型材料コンタクト１１８が設けられる。一態様では、バッファ層１０４または他の層のエピタキシャル成長中に、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。残りの図には示されていないが、この態様は、本明細書に図示または記載するトランジスタ１００の任意の態様に含むことができる。
一態様では、ｐ型材料コンタクト１１８は、図１に示す上の破線の枠によって示すように、バリア層１０８の中または上に形成することができる。この態様では、凹部１１９を形成してもしなくてもよい。凹部１１９が形成される場合、凹部１１９は、トランジスタ１００の表面内に、部分的な凹部、部分的な溝などとして構成することができる。一態様では、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。一態様では、バリア層１０８は、エピタキシャル材料とすることができ、その上にｐ型材料コンタクト１１８が設けられる。一態様では、バリア層１０８または他の層のエピタキシャル成長中に、ｐ型材料コンタクト１１８の下に位置しまたはそれに隣接する領域または区域にｐドーパントを注入および／またはドープして、ｐ型材料層１２０および／またはｐ＋層１０６との電気的接続を形成することができる。残りの図には示されていないが、この態様は、本明細書に図示または記載するトランジスタ１００の任意の態様に含むことができる。
一態様では、バリア層１０８上にスペーサ層１１６を設けることができる。一態様では、ゲート１１４および第１のスペーサ層１１６の上に、第２のスペーサ層１１７を設けることができる。一態様では、スペーサ層１１６は、誘電体などの非導電性材料を含むことができる。一態様では、スペーサ層１１６は、複数の異なる誘電体層または誘電体層の組合せを含むことができる。一態様では、スペーサ層１１６は、多くの異なる厚さとすることができ、好適な厚さ範囲は約０．０５～２μｍである。
一態様では、スペーサ層１１６は、Ａｌ、Ｇａ、またはＩｎの合金などの異なる第ＩＩＩ族元素を有する第ＩＩＩ族窒化物材料などの材料を含むことができ、好適なスペーサ層材料は、ＡｌxＩｎyＧａ1-x-y（ここで、０≦ｘ≦１、および０≦ｙ≦１、ｘ＋ｙ≦１）である。
図４は、本開示によるトランジスタの別の態様の断面図を示し、図５は、本開示によるトランジスタの別の態様の断面図を示す。
図４および図５に示すように、基板層１０２上にエピタキシャル層２０２を形成することができる。一態様では、基板層１０２上にエピタキシャル層２０２を形成することができる。一態様では、基板層１０２上にエピタキシャル層２０２を直接形成することができる。図４および図５の態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができる。いくつかの態様では、基板層１０２がＧａＡｓ、ＧａＮなどの基板材料を含む特定の態様において、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができる。いくつかの態様では、エピタキシャル層２０２は、第ＩＩＩ族窒化物材料とすることができる。いくつかの態様では、エピタキシャル層２０２は、２つ以上の第ＩＩＩ族窒化物材料とすることができる。
一態様では、エピタキシャル層２０２は、ＳｉＣから形成される。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＳｉＣとすることができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＳｉＣとすることができ、ｐ型材料層１２０は、Ａｌおよび／またはＢｒを含むことができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＳｉＣとすることができ、ｐ型材料層１２０は、Ａｌおよび／またはＢｒの注入を含むことができる。
いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＧａＮとすることができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＧａＮとすることができ、ｐ型材料層１２０は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛を含むことができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層２０２内に位置することができ、ＧａＮとすることができ、ｐ型材料層１２０は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛の注入を含むことができる。
一態様では、エピタキシャル層２０２は、基板層１０２の上に配置することができる。一態様では、エピタキシャル層２０２は、基板層１０２の上に直接配置することができる。一態様では、バッファ層１０４は、エピタキシャル層２０２の上に配置することができる。一態様では、バッファ層１０４は、エピタキシャル層２０２の上に直接配置することができる。一態様では、ｐ型材料層１２０は、本明細書に記載するように、エピタキシャル層２０２内に注入することができ、続いてアニーリングすることができる。さらにこの態様では、続いてエピタキシャル層２０２を、本明細書に記載するプロセスにかけることができ、ｐ＋層１０６の形成および／または注入を含むことができる。
一態様では、基板層１０２の上にエピタキシャル層２０２を配置することができ、エピタキシャル層２０２上にバッファ層１０４を形成することができる。一態様では、基板層１０２の上にエピタキシャル層２０２を配置することができ、エピタキシャル層２０２上にバッファ層１０４を直接形成することができる。
一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの１０％～２０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの２０％～３０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの３０％～４０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの４０％～５０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの５０％～６０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの６０％～７０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの７０％～８０％の厚さを有することができる。一態様では、イオン注入の結果、ｐ型材料層１２０は、エピタキシャル層２０２の厚さの８０％～９０％の厚さを有することができる。
別の態様では、エピタキシャル層２０２は、ｐ型材料を利用することができ、エピタキシャル層２０２は、基板層１０２の上に配置することができる。別の態様では、エピタキシャル層２０２は、ｐ型材料を利用することができ、エピタキシャル層２０２は、基板層１０２の上に直接配置することができる。この点に関して、特定の態様では、ｐ型材料のエピタキシャル層２０２を成長させることができ、その結果、エピタキシャル層２０２はｐ型材料層１２０を有し、ｐ型材料層１２０を形成するために本明細書に記載する注入を必要としなくなることがある。その後、続いてエピタキシャル層２０２を、本明細書に記載するｐ＋層１０６の注入を含むプロセスにかけることができる。いくつかの態様では、エピタキシャル層２０２は、軸外に向けられたウエハを利用して、エピタキシャル成長によって形成することができる。
図５は、本開示によるトランジスタの別の態様の断面図を示す。図５の態様では、エピタキシャル層２０２は、ｐ型材料によって形成することができ、エピタキシャル層２０２は、基板層１０２の上に配置することができる。一態様では、エピタキシャル層２０２は、ｐ型材料によって形成することができ、エピタキシャル層２０２は、基板層１０２の上に直接配置することができる。この態様では、エピタキシャル層２０２全体が、ｐ型材料層１２０を形成することができる。その後、続いてエピタキシャル層２０２を、本明細書に記載するｐ＋層１０６の注入を含むプロセスにかけることができる。
いくつかの態様では、ｐ型材料層１２０はまた、表面に直交して変動する投与および／または注入プロファイルを有するように構成することができる。いくつかの態様では、ｐ型材料層１２０はまた、これらの図の断面内へ延びる表面に直交して変動するプロファイルを有するように構成することができる。このプロファイルは、所望の破壊電圧、デバイスサイズ、スイッチング時間などを実現するように最適化することができる。
一態様では、ｐ型材料層１２０は、図２、図４、および図６に示す特定の適用分野の場合、トランジスタ１００の下に均一に存在することができる。一態様では、ｐ型材料層１２０は、図２、図４、および図６に示す電力スイッチングの適用分野の場合、トランジスタ１００の下に均一に存在することができる。
ＲＦ適用分野などの特定の適用分野に対する別の態様では、ｐ型材料層１２０は、図３および図５に示し以下でさらに詳細に説明するように、トランジスタ１００のゲート－ソース領域の一部などの制限区域内に位置することができる。
いくつかの態様では、ドレイン１１２からソース１１０への電圧の一部は、ｐ型材料層１２０の領域内で降下させることができる。これはまた、横方向のチャネルを消耗することができる。横方向の消耗は、横方向の電界を低減させ、破壊電圧を増大させることができる。別法として、必要とされる破壊電圧に対して、より小型の構造を得ることができる。ｐ型材料層１２０は、印加されたドレイン電圧を維持するために必要とされるバッファのＣまたはＦｅの投与を行う必要をなくすことができる。ＣおよびＦｅをなくすことで、動作条件（トラッピングなし）下で電流低減が減少する。さらに、いくつかの態様では、ｐ型材料層１２０は電界を支持することができる。
いくつかの態様では、エピタキシャル層２０２は、図４、図５、および図６に示すように、ｐ＋層１０６を含むことができる。ｐ＋層１０６は、充電時定数を低減させ、コンタクト形成を実現するために使用することができる。いくつかの態様では、ｐ＋層１０６もまた、イオン注入およびアニーリングによって形成することができる。ｐ＋層１０６は、実現可能な最小のシート抵抗で、可能な限り高濃度にドープすることができる。いくつかの態様では、ｐ＋層１０６は、ゲート－ソース領域内に存在することができる。いくつかの態様では、ｐ＋層１０６は、ゲート－ソース領域内に存在し、部分的にゲート１１４の下にも存在することができる。いくつかの態様では、ｐ＋層１０６は、以下でさらに詳細に説明する制限区域内に存在することができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．３μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．２μｍ未満とすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．１～０．３μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．０５～０．２５μｍとすることができる。いくつかの態様では、ｐ＋層１０６は、厚さ０．１５～０．２５μｍとすることができる。
図７は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図７は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、図７の態様は、バッファ層１０４が、高純度ＧａＮの上部６０２を含むことができ、バッファ層１０４がまた、より良好な電子の閉じ込めを実現するためのＡｌＧａＮバックバリアを形成することができる下部６０４を含むことができることを示す。一態様では、バックバリアを形成する下部６０４は、ｎ型のＡｌＧａＮとすることができる。バックバリア構造は、本開示の態様のいずれかで実施することができる。
本開示のトランジスタ１００の態様では、バッファ層１０４は、フェルミ準位がバンドギャップの上半分になる高純度タイプになるように設計することができ、それによりＧａＮのＨＥＭＴで通常は観察される遅いトラッピング作用が最小になる。この点に関して、フェルミ準位未満のトラップは常に充填されており、したがって遅い過渡現象を防止することができる。いくつかの態様では、バッファ層１０４は、良好な結晶品質を実現することに一貫して、可能な限り薄くすることができる。出願人は、０．４μｍ層が良好な品質を有することをすでに実証している。
本開示のトランジスタ１００の態様では、ＭＯＣＶＤ（金属有機化学蒸着）、ＨＶＰＥ（水素化物気相成長）、またはＭＢＥ（分子線エピタキシ）などのエピタキシャル結晶成長方法を介して、ＡｌxＩｎyＧａ1-x-y（ここで、０≦ｘ≦１および０≦ｙ≦１、ｘ＋ｙ≦１）の核形成層１３６またはバッファ層１０４を、基板層１０２上に成長させることができる。核形成層１３６の形成は、基板層１０２の材料に依存することができる。
本開示のトランジスタ１００の態様では、バッファ層１０４は、横方向エピタキシャル過成長（ＬＥＯ）によって形成することができる。ＬＥＯは、たとえば、ＧａＮ層の結晶品質を改善することができる。ＨＥＭＴの半導体層がエピタキシャルであるとき、各エピタキシャル層が成長する層は、デバイスの特性に影響することができる。たとえば、ＬＥＯは、エピタキシャルＧａＮ層内の転位密度を低減させることができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０の注入は、図２、図４、および図６に示すように、トランジスタ１００の全長を拡大させることができる。いくつかの態様では、ｐ型材料層１２０の注入は、図３および図５に示すように、トランジスタ１００の長さを部分的に延ばすことができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０の長さを制限するために、ｐ型材料層１２０を中性化することができる。一態様では、中性化は、不純物の注入を含むことができる。一態様では、ｐ型材料層１２０を中性化することは、ｐ型材料層１２０の電荷を反対の極性の材料によって吸収することを含むことができる。ｐ型材料層１２０の長さを制限するための別の方法は、ｐ型材料層１２０をエッチングすることとすることができる。ｐ型材料層１２０の長さを制限するための別の方法は、マスキング材料を使用して注入区域を制限することとすることができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０は、ｐ型材料層１２０を成長させることによって形成することができる。成長は、たとえばエピタキシャルとすることができる。ｐ型材料層１２０の長さを制限するために、ｐ型材料層１２０は、エッチングまたは他の方法で中性化することができる。
本開示のトランジスタ１００の態様では、基板層１０２は、エッチングすることができ、ｐ型材料層１２０は、ｐ型材料層１２０を成長させることによって形成することができる。一態様では、成長はエピタキシャルとすることができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０は、ＳｉＣから形成されたエピタキシャル層とすることができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層とすることができ、ＳｉＣとすることができ、ｐ型材料層１２０は、Ａｌおよび／またはＢｒを含むことができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層とすることができ、ＳｉＣとすることができ、ｐ型材料層１２０は、Ａｌおよび／またはＢｒの注入を含むことができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０は、エピタキシャル層とすることができ、ＧａＮとすることができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層とすることができ、ＧａＮとすることができ、ｐ型材料層１２０は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛を含むことができる。いくつかの態様では、ｐ型材料層１２０は、エピタキシャル層とすることができ、ＧａＮとすることができ、ｐ型材料層１２０は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛の注入を含むことができる。
本開示のトランジスタ１００の態様では、基板層１０２は、エッチングすることができ、ｐ＋層１０６は、ｐ＋層１０６を成長させることによって形成することができる。一態様では、成長はエピタキシャルとすることができる。
本開示のトランジスタ１００の態様では、ｐ＋層１０６は、ＳｉＣから形成されたエピタキシャル層とすることができる。いくつかの態様では、ｐ＋層１０６は、エピタキシャル層とすることができ、ＳｉＣとすることができ、ｐ＋層１０６は、Ａｌおよび／またはＢｒを含むことができる。いくつかの態様では、ｐ＋層１０６は、エピタキシャル層とすることができ、ＳｉＣとすることができ、ｐ＋層１０６は、Ａｌおよび／またはＢｒの注入を含むことができる。
本開示のトランジスタ１００の態様では、ｐ＋層１０６は、エピタキシャル層とすることができ、ＧａＮとすることができる。いくつかの態様では、ｐ＋層１０６は、エピタキシャル層とすることができ、ＧａＮとすることができ、ｐ＋層１０６は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛を含むことができる。いくつかの態様では、ｐ＋層１０６は、エピタキシャル層とすることができ、ＧａＮとすることができ、ｐ＋層１０６は、マグネシウム（Ｍｇ）、炭素（Ｃ）、および／または亜鉛の注入を含むことができる。
本開示のトランジスタ１００の態様では、基板層１０２は、炭化ケイ素とすることができ、炭素面を含むことができる。一態様では、基板層１０２は、炭化ケイ素とすることができ、バッファ層１０４に隣接して配置された炭素面を含むことができる。一態様では、基板層１０２は、炭化ケイ素とすることができ、炭素面を含むことができ、基板層１０２は、バッファ層１０４に隣接して配置されるように裏返すことができる。この態様では、バッファ層１０４は、ＧａＮとすることができ、基板層１０２の炭素面に隣接する窒素面を有することができる。一態様では、バッファ層１０４は、ＧａＮとすることができ、ＧａＮ層およびＮ層を交互に有することができ、Ｎ層および／または窒素面が基板層１０２の炭素面に隣接する。
本開示のトランジスタ１００の態様では、バッファ層１０４は、無極性ＧａＮを含むことができる。一態様では、バッファ層１０４は、半極性ＧａＮを含むことができる。一態様では、バッファ層１０４は、ホットウォールエピタキシを含むことができる。一態様では、バッファ層１０４は、０．１５μｍ～０．２５μｍ、０．２μｍ～０．３μｍ、０．２５μｍ～０．３５μｍ、０．３μｍ～０．３５μｍ、０．３５μｍ～０．４μｍ、０．４μｍ～０．４５μｍ、０．４５μｍ～０．５μｍ、０．５μｍ～０．５５μｍ、または０．１５μｍ～０．５５μｍの範囲内の厚さを有するホットウォールエピタキシを含むことができる。ｐ型材料層１２０は、破壊および材料不純物に伴う問題を回避することを助けることができる。たとえば、ｐ型材料層１２０がない場合、トランジスタ１００は不純物を必要とすることがあり、これは十分に排出されない。ｐ型材料層１２０は、ソース１１０の下に形成することができ、デバイスのゲート１１４の方へ延びることができる。
本開示のトランジスタ１００の態様では、ｐ型材料層１２０は、図２、図４、および図６に示すように、全長にわたって延びて留まることができる。一態様では、ｐ型材料層１２０は、図３および図５に示すように、概して全長に延びて留まることができる。
本開示の別の態様では、ｐ型材料層１２０は、図３および図５に示す長さｐ１２０の矢印によって示すトランジスタ１００の区域全体にわたって延びなくてもよい。この点に関して、ｐ型材料層１２０は、本明細書に記載するように、選択的に配置することができ、ｐ型材料層１２０は、本明細書に記載するように、全長にわたって配置することができ、選択的に除去することができ、ｐ型材料層１２０は、本明細書に記載するように、全長にわたって配置することができ、選択的に電気的に中性化することができ、以下同様である。したがって、後述するｐ型材料層１２０の特有の構造は、ｐ型材料層１２０が後述する動作構造および配置を有するという結果を招くこれらのプロセスのいずれかを包含する。言い換えれば、ｐ型材料層１２０の長さおよび／またはサイズは、部分的に電気的に中性化された部分、部分的にエッチングされた部分などを含まない。ｐ型材料層１２０の長さおよび／またはサイズは、トランジスタ１００の適用分野、トランジスタ１００の要件などに依存することができる。ゲート１１４を越えて延びないようにｐ型材料層１２０を制限することで、特定のトランジスタ適用分野におけるＲＦ性能に対する悪影響を回避する。
さらに後述する態様を参照すると、ｐ型材料層１２０は、長さｐ１２０の矢印に対して平行に水平に延びることができる。さらに、ｐ型材料層１２０は、長さｐ１２０の矢印に直交して図示のトランジスタ１００の構成要素を通って延びる線によって画定された点まで、長さｐ１２０の矢印に対して平行に水平に延びることができる。
本開示の一態様では、ｐ型材料層１２０は、図３に示すように、少なくともソース１１０の下からゲート１１４の第１の縁部１２４の方へ横方向に延びることができる。本開示の一態様では、ｐ型材料層１２０は、少なくともソース１１０の下からゲート１１４の第１の縁部１２４の下の位置へ横方向に延びることができる。
本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第１の縁部１２４の約０～約０．７μｍの範囲内の点まで水平に延びることができる。本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第１の縁部１２４の約０～約０．５μｍの範囲内の点まで水平に延びることができる。本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第１の縁部１２４の約０～約０．３μｍの範囲内の点まで水平に延びることができる。本開示の一態様では、ｐ型材料層１２０は、少なくともソース１１０の下からゲート１１４の第２の縁部１２２の下の位置へ水平に延びることができる。本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第２の縁部１２２の約０～約０．７μｍの範囲内の点まで水平に延びることができる。本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第２の縁部１２２の約０～約０．５μｍの範囲内の点まで水平に延びることができる。本開示の特定の態様では、ｐ型材料層１２０は、ゲート１１４の第２の縁部１２２の約０～約０．３μｍの範囲内の点まで水平に延びることができる。
他の態様では、ｐ型材料層１２０の長さｐ１２０の長さは、図３に示す他の構成要素の位置および／または長さに関連して見ることができる。長さＳＤは、図３に線１５０によって示すように、ソース１１０の縁部１４２とドレイン１１２の縁部１４４との間の長さとすることができる。
一態様では、ｐ型材料層１２０の長さは、ＳＤの長さの１０％～２０％延びることができ、これは、ｐ型材料層１２０がソース１１０の縁部１４２を越えてドレイン１１２の方へ１０％～２０％延びることができることを意味する。一態様では、ｐ型材料層１２０の長さは、ＳＤの長さの２０％～３０％延びることができ、これは、ｐ型材料層１２０がソース１１０の縁部１４２を越えてドレイン１１２の方へ２０％～３０％延びることができることを意味する。一態様では、ｐ型材料層１２０の長さは、ＳＤの長さの３０％～４０％延びることができ、これは、ｐ型材料層１２０がソース１１０の縁部１４２を越えてドレイン１１２の方へ３０％～４０％延びることができることを意味する。一態様では、ｐ型材料層１２０の長さは、ＳＤの長さの４０％～５０％延びることができ、これは、ｐ型材料層１２０がソース１１０の縁部１４２を越えてドレイン１１２の方へ４０％～５０％延びることができることを意味する。一態様では、ｐ型材料層１２０の長さは、ＳＤの長さの５０％～６０％延びることができ、これは、ｐ型材料層１２０がソース１１０の縁部１４２を越えてドレイン１１２の方へ５０％～６０％延びることができることを意味する。
本開示の一態様では、ｐ＋層１０６は、これらの図に示す長さｐ＋１０６の矢印によって示す基板層１０２の区域全体にわたって延びなくてもよい。この点に関して、ｐ＋層１０６は、以下に詳細に説明するように、選択的に配置することができ、ｐ＋層１０６は、以下に詳細に説明するように、全長にわたって配置することができ、選択的に除去することができ、ｐ＋層１０６は、以下に詳細に説明するように、全長にわたって配置することができ、選択的に電気的に中性化することができ、以下同様である。したがって、後述するｐ＋層１０６の特有の構造は、ｐ＋層１０６が後述する動作構造および配置を有するという結果を招くこれらの構成のいずれかを包含する。言い換えれば、ｐ＋層１０６の長さおよび／またはサイズは、部分的に電気的に中性化された部分、または部分的にエッチングされた部分を含まない。ｐ＋層１０６の長さおよび／またはサイズは、トランジスタ１００の適用分野、トランジスタ１００の要件などに依存することができる。
さらに後述する態様を参照すると、ｐ＋層１０６は、長さｐ＋１０６の矢印に対して平行に水平に延びることができる。さらに、ｐ＋層１０６は、長さｐ＋１０６の矢印に直交して図示のトランジスタ１００の構成要素を通って延びる線によって画定された点まで、長さｐ＋１０６の矢印に対して平行に水平に延びることができる。
本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第１の縁部１２４の約０～約０．７μｍの範囲内の点まで延びることができる。本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第１の縁部１２４の約０～約０．５μｍの範囲内の点まで延びることができる。本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第１の縁部１２４の約０～約０．３μｍの範囲内の点まで延びることができる。本開示の一態様では、ｐ＋層１０６は、少なくともソース１１０の下からゲート１１４の第２の縁部１２２の下の位置へ横方向に延びることができる。本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第２の縁部１２２の約０～約０．７μｍの範囲内の点まで延びることができる。本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第２の縁部１２２の約０～約０．５μｍの範囲内の点まで延びることができる。本開示の特定の態様では、ｐ＋層１０６は、ゲート１１４の第２の縁部１２２の約０～約０．３μｍの範囲内の点まで延びることができる。
他の態様では、ｐ＋層１０６の長さｐ＋１０６の長さもまた、図３に示す長さＳＤに基づいて、他の構成要素の位置および／または長さに関連して見ることができる。この場合、長さＳＤは、図３に示すように、ソース１１０の縁部１４２とドレイン１１２の縁部１４４との間の長さとすることができる。
一態様では、ｐ＋層１０６の長さは、ＳＤの長さの１０％～２０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ１０％～２０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの２０％～３０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ２０％～３０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの３０％～４０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ３０％～４０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの４０％～５０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ４０％～５０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの５０％～６０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ５０％～６０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの６０％～７０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ６０％～７０％延びることができることを意味する。一態様では、ｐ＋層１０６の長さは、ＳＤの長さの７０％～８０％延びることができ、これは、ｐ＋層１０６がソース１１０の縁部１４２を越えてドレイン１１２の方へ７０％～８０％延びることができることを意味する。
ソース１１０とドレイン１１２との間のゲート１１４に対して、ゲートコンタクトを設けることができる。さらに、本開示の特定の態様では、ゲートコンタクトは、バリア層１０８上に配置することができる。一態様では、ゲートコンタクトは、バリア層１０８上に直接配置することができる。
ゲート１１４は、白金（Ｐｔ）、ニッケル（Ｎｉ）、および／または金（Ａｕ）から形成することができるが、ショットキー効果を実現することが当業者には知られている他の金属を使用することもできる。一態様では、ゲート１１４は、３層構造を有することができるショットキーゲートコンタクトを含むことができる。そのような構造は、いくつかの材料の粘着性が高いことから、利点を有することができる。一態様では、ゲート１１４は、高導電性金属の被覆層をさらに含むことができる。一態様では、ゲート１１４は、Ｔ字形ゲートとして構成することができる。
別の態様では、ソース１１０、ｐ型材料コンタクト１１８、ドレイン１１２、およびゲート１１４の１つまたは複数の上に、１つまたは複数の金属被覆層を設けることができる。これらの被覆層は、Ａｕ、銀（Ａｇ）、Ａｌ、Ｐｔ、Ｔｉ、Ｓｉ、Ｎｉ、Ａｌ、および／または銅（Ｃｕ）とすることができる。他の好適な高導電性金属を被覆層に使用することもできる。１つまたは複数の態様では、金属被覆層は、ｐ型材料コンタクト１１８に電気的に結合することができる。別の態様では、ソース１１０、ｐ型材料コンタクト１１８、ドレイン１１２、およびゲート１１４は、Ａｕ、銀（Ａｇ）、Ａｌ、Ｐｔ、Ｔｉ、Ｓｉ、Ｎｉ、Ａｌ、および／または銅（Ｃｕ）を含むことができる。他の好適な高導電性金属を使用することもできる。
図８は、本開示によるトランジスタの別の態様の断面図を示す。特に、図８は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。図８の態様では、ｐ型材料層１２０は、基板層１０２の中または上に形成することができ、トランジスタ１００は、第２のバッファ層１２６を含むことができる。図８は、第１のバッファ層１０４および第２のバッファ層１２６を有するトランジスタ１００を示すが、トランジスタ１００はまた、１つのバッファ層１０４のみを使用することもできる。一態様では、基板層１０２内にｐ型材料層１２０を形成するために、基板層１０２内にＡｌを注入してアニーリングすることができる。一態様では、基板層１０２は、ｐ型材料層１２０によってドープすることができる。一態様では、基板層１０２は、ｐ型材料層１２０を形成するために、ホウ素でドープすることができる。Ｇａを含む他の材料も同様に企図される。ｐ型材料層１２０の表面付近のｐ型材料層１２０の長さは、他の態様に記載する技法を使用して制限することができる。
一態様では、第２のバッファ層１２６は、第１のバッファ層１０４のうち基板層１０２とは反対の側で、第１のバッファ層１０４上に堆積または成長させることができる。一態様では、第２のバッファ層１２６は、第１のバッファ層１０４上に直接形成される。一態様では、第２のバッファ層１２６は、窒化ガリウム（ＧａＮ）、ＡｌＮなどの高純度材料とすることができる。一態様では、第２のバッファ層１２６は、高純度ＧａＮとすることができる。一態様では、第２のバッファ層１２６は、高純度ＡｌＮとすることができる。第２のバッファ層１２６は、ｐ型材料またはｎ型材料とすることができる。別の態様では、第２のバッファ層１２６は、非ドープとすることができる。
本開示のトランジスタ１００の態様では、ソース１１０、ゲート１１４、および／またはドレイン１１２のコンタクトは、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。いくつかの態様では、ｐ型材料コンタクト１１８は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。特定の態様では、ソース１１０、ゲート１１４、および／またはドレイン１１２のコンタクトの材料は、ｐ型材料コンタクト１１８と同じ材料とすることができる。この態様では、同じ材料を利用することは、製造をより容易にし、簡略化し、かつ／またはより低コストにすることができるという点で、有益となり得る。他の態様では、ソース１１０、ゲート１１４、ドレイン１１２、およびｐ型材料コンタクト１１８のコンタクトの材料は異なってもよい。
本開示のトランジスタ１００の態様では、ｐ＋層１０６は、グレーデッド層とすることができる。一態様では、ｐ＋層１０６は、ステップグレーデッド層とすることができる。一態様では、ｐ＋層１０６は、複数の層とすることができる。一態様では、ｐ型材料層１２０は、グレーデッド層とすることができる。一態様では、ｐ型材料層１２０は、ステップグレーデッド層とすることができる。一態様では、ｐ型材料層１２０は、複数の層とすることができる。
図９は、本開示によるトランジスタの別の態様の断面図を示す。特に、図９は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。
特に、図９のトランジスタ１００は、上述したｐ＋層１０６（図９には図示せず）を含むことができる。他の態様では、図９のトランジスタ１００は、図９に示すｐ＋層１０６を利用しなくてもよい。図９の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図９の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図９の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。
図９は、フィールドプレート１３２の実装をさらに示す。一態様では、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間でスペーサ層１１７上に配置することができる。一態様では、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間でスペーサ層１１７上に堆積させることができる。一態様では、フィールドプレート１３２は、トランジスタ１００内の１つまたは複数の他の構成要素に電気的に接続することができる。一態様では、フィールドプレート１３２は、トランジスタ１００のいずれの他の構成要素にも電気的に接続されなくてよい。いくつかの態様では、フィールドプレート１３２は、ゲート１１４に隣接することができ、フィールドプレート１３２からゲート１１４を分離するために、少なくとも部分的にゲート１１４の上に、追加の誘電体材料のスペーサ層１１７を含むことができる。いくつかの態様では、フィールドプレート１３２は、ゲート１１４に重なることができ、フィールドプレート１３２からゲート１１４を分離するために、少なくとも部分的にゲート１１４の上に、追加の誘電体材料のスペーサ層１１７を含むことができる。
フィールドプレート１３２は、ゲート１１４の縁部から異なる距離だけ延びることができ、好適な距離範囲は約０．１～２μｍである。いくつかの態様では、フィールドプレート１３２は、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含むことができる。
一態様では、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間でスペーサ層１１７上に形成することができ、フィールドプレート１３２は、ゲート１１４に重なるのではなく、ゲート１１４に近接している。一態様では、ゲート１１４とフィールドプレート１３２との間の空間は、ゲート１１４をフィールドプレート１３２から分離するのに十分に広くしながら、フィールドプレート１３２によって提供される電界効果を最大にするのに十分に小さくすることができる。
特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００の破壊電圧を増大させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００内のトラッピングを低減させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００内の漏れ電流を低減させることができる。
本開示の実施形態では、ヘテロ界面１５２は、バリア層１０８とバッファ層１０４との間に位置することができる。一態様では、ソース１１０およびドレイン１１２の電極を形成して、オーミックコンタクトを作製することができ、したがって、ゲート１１４の電極に適当なレベルのバイアスがかけられたとき、電流は、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２で誘起された２次元電子ガス（２ＤＥＧ）を介して、ソース１１０およびドレイン１１２の電極間を流れる。一態様では、ヘテロ界面１５２は、０．００５μｍ～０．００７μｍ、０．００７μｍ～０．００９μｍ、および０．００９μｍ～０．０１１μｍの範囲内とすることができる。
図１０は、本開示によるトランジスタの別の態様の断面図を示す。特に、図１０は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１０のトランジスタ１００は、上述したｐ＋層１０６（図１０には図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１０の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１０の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１０の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。
様々な態様では、ｐ＋層１０６および／またはｐ型材料層１２０などの埋込みｐ層の使用は、ＲＦ適用分野向けのＨＥＭＴとして実施されるトランジスタ１００が、高い破壊電圧および入力と出力との間の良好な分離を得るのに有益となり得る。
しかし、ＲＦスイッチ適用分野などのいくつかの適用分野では、埋込みｐ層は、本明細書に記載するソース１１０に接続されなくてもよい。この点に関して、ｐ層（ｐ＋層１０６および／またはｐ型材料層１２０）とドレイン１１２との間の順方向バイアス伝導は、トランジスタ１００がオフ状態にあるとき、入出力分離の損失を引き起こす可能性がある。この問題を回避、最小化、および／または制限するために、本開示の図１０に示す態様は、埋込みｐ層（ｐ＋層１０６および／またはｐ型材料層１２０）をゲート１１４に接続することを含むことができる。
特に、図１０は、接続部１５４（ゲート相互接続）によって、ｐ型材料コンタクト１１８をゲート１１４に電気的に接続することができることをさらに示す。一態様では、接続部１５４は、ｐ型材料コンタクト１１８とゲート１１４との間に延びるように、スペーサ層１１６および／またはスペーサ層１１７上に形成することができる。いくつかの態様では、接続部１５４は、導電性材料、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、これらの材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含むことができる。
いくつかの態様では、ソース１１０およびドレイン１１２は、ゲート１１４に対して対称とすることができる。いくつかのスイッチデバイスの適用分野の態様では、ソース１１０およびドレイン１１２は、ゲート１１４に対して対称とすることができる。
図１０の構成の追加の利点は、ｐ層を第２のゲートとして使用することができ、それにより複数のバリア層１０８および／または複数のチャネル層の使用が可能になることとすることができる。この点に関して、複数のバリア層１０８および／または複数のチャネル層は、トランジスタ１００のオン抵抗を低減させることができ、これは重要な性能特性である。図１０のさらなる態様では、入出力静電容量を大幅に増大させることなく、オン抵抗の低減を得ることができ、これは別の重要な特性である。特定の態様では、図１０の構成は、Ｒｏｎ－Ｃｏｆｆ積の低減を可能にすることができ、これはＲＦスイッチにとって重要な性能指数である。
図１１は、本開示によるトランジスタの別の態様の部分平面図を示す。特に、図１１は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１１のトランジスタ１００は、ｐ層が別個のコンタクト１６２を備えることができるように構成することができ、独自のバイアスおよび信号を受け取るように構成することができる。このようにして、ｐ層を使用して、トランジスタ１００の特性を調整することができる。
図１１は、ソース１１０、ゲート１１４、およびドレイン１１２を含むトランジスタ１００をさらに示す。この点に関して、トランジスタ１００の様々な層および構成要素のうちのいくつかは、理解を分かりやすくするために示されていないことがある。
図１１の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１１の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１１の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。どの場合も、ｐ＋層１０６およびｐ型材料層１２０は、１つまたは複数の層が埋め込まれていることを示す破線によって示されている。
一態様では、ｐ型材料層１２０は、コンタクトパッド１６２を備えることができる。この態様では、ｐ型材料層１２０はコンタクトパッド１６２を介して、独自のバイアスおよび信号を受け取ることができる。この点に関して、ｐ型材料層１２０を使用して、トランジスタ１００の特性を調整することができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。いくつかの態様では、接続部１６６は、導電性材料、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、これらの材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含むことができる。
一態様では、ｐ＋層１０６は、コンタクトパッド１６２を備えることができる。この態様では、ｐ＋層１０６はコンタクトパッド１６２を介して、独自のバイアスおよび信号を受け取ることができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
一態様では、ｐ＋層１０６は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。
一態様では、接続部１６６は、ｐ型材料コンタクト１１８からコンタクトパッド１６２へ延びる金属接続とすることができる。一態様では、コンタクトパッド１６２は、埋込みコンタクトパッドとすることができる。この点に関して、コンタクトパッド１６２は、トランジスタ１００の上述した構造のうちのいずれか１つに埋め込むことができる。一態様では、コンタクトパッド１６２は、バリア層１０８上に配置することができる。一態様では、コンタクトパッド１６２は、バリア層１０８上に直接配置することができる。一態様では、コンタクトパッド１６２は、バリア層１０８上のスペーサ層１１６上に配置することができる。一態様では、コンタクトパッド１６２は、別個のものとすることができ、ゲート１１４、ソース１１０、および／またはドレイン１１２から分離することができる。図１１は、ゲート１１４に電気的に接続されたゲートパッド１６８をさらに示す。図１１に示すｐ型材料コンタクト１１８、接続部１６６、コンタクトパッド１６２、ｐ＋層１０６、ｐ型材料層１２０などのサイズ、配置、および構成は、単なる例示であることに留意されたい。他のサイズ、配置、および構成も同様に企図される。
図１２は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１２は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１２のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１２の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１２の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０（図１２には図示せず）によって実施することができる。図１２の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１２のトランジスタ１００は、接続部１４０（ソース－フィールドプレート相互接続）を介してソース１１０に接続されたフィールドプレート１３２を示す。この態様では、フィールドプレート１３２は、ｐ型材料層１２０への接続部を含まなくてもよい。一態様では、接続部１４０は、フィールドプレート１３２とソース１１０との間に延びるように、スペーサ層１１６および／またはスペーサ層１１７上に形成することができる。一態様では、接続部１４０は、同じ製造ステップ中に、フィールドプレート１３２とともに形成することができる。一態様では、複数の接続部１４０を使用することができる。一態様では、複数のフィールドプレート１３２を使用することができる。一態様では、複数のフィールドプレート１３２を使用することができ、複数のフィールドプレート１３２の各々は、誘電体材料を間に挟んで積み重ねることができる。いくつかの態様では、接続部１４０は、導電性材料、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、これらの材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含むことができる。
図１３は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１３は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１３のトランジスタ１００は、上述したｐ＋層１０６（図１３には図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１３の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１３の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１３の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１３のトランジスタ１００は、接続部１４０を介してソース１１０に接続されたフィールドプレート１３２を示す。図１３は、接続部１３８によって、ｐ型材料コンタクト１１８をソース１１０に電気的に接続することができることをさらに示す。一態様では、接続部１３８は、ｐ型材料コンタクト１１８とソース１１０との間に延びるように、スペーサ層１１６および／またはスペーサ層１１７上に形成することができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。いくつかの態様では、接続部１３８は、導電性材料、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、これらの材料は、チタン、金、ニッケルなどのうちの１つまたは複数を含むことができる。
図１４は、本開示によるトランジスタを作製するプロセスを示す。特に、図１４は、本開示のトランジスタ１００を作製する例示的なプロセス５００を示す。プロセス５００は単なる例示であり、本明細書に開示する様々な態様に一貫して修正することができることに留意されたい。
プロセス５００は、ステップ５０２で、基板層１０２を形成することによって開始することができる。基板層１０２は、炭化ケイ素（ＳｉＣ）から作製することができる。いくつかの態様では、基板層１０２は、半絶縁性のＳｉＣ基板、ｐ型基板、ｎ型基板などとすることができる。いくつかの態様では、基板層１０２は、非常に低濃度でドープすることができる。一態様では、背景の不純物レベルを低くすることができる。一態様では、背景の不純物レベルを１Ｅ１５／ｃｍ3以下にすることができる。基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３ＣのＳｉＣなどからなる群から選択されたＳｉＣから形成することができる。別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載する適用分野に好適な他の材料とすることができる。別の態様では、基板層１０２は、サファイア、スピネル、ＺｎＯ、ケイ素、または第ＩＩＩ族窒化物材料の成長を支持することが可能な任意の他の材料を含むことができる。
図２および図３のトランジスタ１００を対象とする第１の態様では、プロセス５００は、たとえば図２および図３に示すように、基板層１０２にＡｌを注入して基板層１０２内にｐ型材料層１２０を形成するステップ５０４を含むことができる。ｐ型材料層１２０は、Ａｌのイオン注入およびアニーリングによって形成することができる。一態様では、ｐ型材料層１２０は、あらゆるＧａＮ層の成長前に、Ａｌの注入およびアニーリングによって形成することができる。一態様では、イオン実装は、チャネリング注入を利用することができる。一態様では、チャネリング注入は、イオンビームを基板層１０２に位置合わせすることを含むことができる。イオンビームの位置合わせの結果、注入効率を増大させることができる。いくつかの態様では、プロセス５００は、たとえば図２および図３に示すように、基板層１０２にＡｌを注入して基板層１０２内にｐ＋層１０６を形成することをさらに含むことができる。その後、本明細書に画定するように、基板層１０２をアニーリングすることができる。一態様では、ｐ型材料層１２０は、２５℃で注入エネルギーＥ1＝１００ｋｅＶ、投与量１Ｅ１３ｃｍ2というチャネリング条件で注入された４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成することができる。一態様では、ｐ型材料層１２０は、２５℃で注入エネルギーＥ2＝３００ｋｅＶ、投与量１Ｅ１３ｃｍ2というチャネリング条件で注入された４Ｈ－ＳｉＣにおける27Ａｌのイオン注入によって形成することができる。しかし、他の注入エネルギーおよび投与量も同様に企図される。
図３および図４のトランジスタ１００を対象とする第１の態様では、ステップ５０６で、基板層１０２上にバッファ層１０４を形成することができる。バッファ層１０４は、基板層１０２上に成長または堆積させることができる。一態様では、バッファ層１０４は、ＧａＮとすることができる。別の態様では、バッファ層１０４は、ＬＥＯによって形成することができる。一態様では、基板層１０２上に核形成層１３６を形成することができ、ステップ５０６で、核形成層１３６上にバッファ層１０４を形成することができる。バッファ層１０４は、核形成層１３６上に成長または堆積させることができる。一態様では、バッファ層１０４は、ＧａＮとすることができる。別の態様では、バッファ層１０４は、ＬＥＯによって形成することができる。
図４および図５のトランジスタ１００を対象とする第２の態様では、プロセス５００は、ステップ５０４のさらなる部分として、基板層１０２上にエピタキシャル層２０２を形成することを含むことができる。その後、図３および図４に示すように、エピタキシャル層２０２の除去、エッチング、損傷などによって、エピタキシャル層２０２内にｐ型材料層１２０を形成することができる。加えて、ｐ＋層１０６は、本明細書に記載するように形成することができる。
図４および図５のトランジスタ１００を対象とする第２の態様では、ステップ５０６で、エピタキシャル層２０２上にバッファ層１０４を形成することができる。バッファ層１０４は、エピタキシャル層２０２上に成長または堆積させることができる。一態様では、バッファ層１０４は、ＧａＮとすることができる。別の態様では、バッファ層１０４は、ＬＥＯによって形成することができる。
ステップ５０８で、バッファ層１０４上にバリア層１０８を形成することができる。バリア層１０８は、ｎ型の導電層とすることができ、または非ドープとすることができる。一態様では、バリア層１０８は、ＡｌＧａＮとすることができる。
ステップ５１０で、スペーサ層１１６を形成することができる。スペーサ層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの複数の層を組み込む組合せなどのパッシベーション層とすることができ、バリア層１０８の露出面の上に堆積させることができる。本開示の別の態様では、ｐ型材料層１２０とのコンタクトのための場所を生じさせるために、バリア層１０８の少なくとも一部およびバッファ層１０４の少なくとも一部を除去することによって、凹部を生じさせることができる。凹部１１９は、ソース１１０に関連する領域部分内で、ｐ型材料層１２０の上のあらゆる材料を除去することができ、基板層１０２とは反対側で、ｐ型材料層１２０を露出させることができる。本開示の別の態様では、ｐ＋層１０６とのコンタクトのための場所を生じさせるために、バリア層１０８の少なくとも一部およびバッファ層１０４の少なくとも一部を除去することによって、凹部１１９を生じさせることができる。凹部形成プロセスは、ソース１１０に関連する領域部分内で、ｐ＋層１０６の上のあらゆる材料を除去することができ、基板層１０２とは反対側で、ｐ＋層１０６を露出させることができる。
さらにプロセス５００中、ステップ５１２の一部として、バリア層１０８上にソース１１０を配置することができる。ソース１１０は、アニーリングすることができる好適な材料のオーミックコンタクトとすることができる。たとえば、ソース１１０は、約２分にわたって約５００℃～約８００℃の温度でアニーリングすることができる。しかし、他の時間および温度を利用することもできる。たとえば、約３０秒～約１０分の時間を許容可能とすることができる。いくつかの態様では、ソース１１０は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。一態様では、バリア層１０８内でソース１１０の下に、Ｎ＋材料の領域１６４を形成することができる。一態様では、ドレイン１１２の下の領域１６４をＳｉでドープすることができる。
さらにプロセス５００中、ステップ５１２の一部として、バリア層１０８上にドレイン１１２を配置することができる。ソース１１０と同様に、ドレイン１１２もＮｉまたは別の好適な材料のオーミックコンタクトとすることができ、また同様にアニーリングすることができる。一態様では、バリア層１０８とともにｎ＋注入物を使用することができ、この注入物にコンタクトが作製される。一態様では、バリア層１０８内でドレイン１１２の下に、Ｎ＋材料の領域１６４を形成することができる。一態様では、ドレイン１１２の下の領域１６４をＳｉでドープすることができる。
さらにプロセス５００中、ステップ５１２の一部として、ソース１１０とドレイン１１２との間のバリア層１０８上にゲート１１４を配置することができる。ゲート１１４のために、蒸着または別の技法によって、Ｎｉ、Ｐｔ、Ａｕなどの層を形成することができる。次いで、ＰｔおよびＡｕまたは他の好適な材料の堆積によって、ゲート構造を完成させることができる。いくつかの態様では、ゲート１１４のコンタクトは、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。
さらにプロセス５００中、ステップ５１２の一部として、ｐ型材料コンタクト１１８を形成することができる。ｐ＋層１０６が露出された後、ニッケルまたは別の好適な材料を蒸発させて、ｐ型材料コンタクト１１８を堆積させることができる。たとえば、ニッケルまたは別の好適な材料をアニーリングして、オーミックコンタクトを形成することができる。いくつかの態様では、ｐ型材料コンタクト１１８のコンタクトは、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。そのような堆積およびアニーリングプロセスは、当業者には知られている従来の技法を利用して実施することができる。たとえば、ｐ型材料コンタクト１１８向けのオーミックコンタクトは、約６００℃～約１０５０℃の温度でアニーリングすることができる。ｐ＋層１０６上にｐ型材料コンタクト１１８が形成された後、金属被覆層が、ｐ＋層１０６のｐ型材料コンタクト１１８をソース１１０に電気的に結合することができる。これを行うことで、ｐ＋層１０６およびソース１１０の伝導率を同じ電位で維持することができる。
ソース１１０およびドレイン１１２の電極を形成して、オーミックコンタクトを作製することができ、したがって、ゲート１１４の電極に適当なレベルのバイアスがかけられたとき、電流は、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２で誘起された２次元電子ガス（２ＤＥＧ）を介して、ソース１１０およびドレイン１１２の電極間を流れる。一態様では、ヘテロ界面１５２は、０．００５μｍ～０．００７μｍ、０．００７μｍ～０．００９μｍ、および０．００９μｍ～０．０１１μｍの範囲内とすることができる。
ゲート１１４は、スペーサまたはスペーサ層１１６の上に延びることができる。スペーサ層１１６は、エッチングすることができ、ゲート１１４は、ゲート１１４の底部がバリア層１０８の表面につくように堆積させることができる。ゲート１１４を形成する金属は、スペーサ層１１６を横切って延びるようにパターン形成することができ、その結果、ゲート１１４の頂部がフィールドプレート１３２を形成する。
さらにプロセス５００のいくつかの態様中、ステップ５１２の一部として、別のスペーサ層１１７の上にフィールドプレート１３２を配置することができ、ゲート１１４から分離することができる。一態様では、フィールドプレート１３２は、ゲート１１４とドレイン１１２との間でスペーサ層１１７上に堆積させることができる。いくつかの態様では、フィールドプレート１３２は、多くの異なる導電性材料を含むことができ、好適な材料は金属または金属の組合せであり、標準的な金属化方法を使用して堆積させられる。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含むことができる。一態様では、接続部１４０は、同じ製造ステップ中に、フィールドプレート１３２とともに形成することができる（図１２参照）。一態様では、複数のフィールドプレート１３２を使用することができる。一態様では、複数のフィールドプレート１３２を使用することができ、複数のフィールドプレート１３２の各々は、誘電体材料を間に挟んで積み重ねることができる。一態様では、フィールドプレート１３２は、ゲート１１４の縁部およびドレイン１１２の方へ延びる。一態様では、フィールドプレート１３２は、ソース１１０の方へ延びる。一態様では、フィールドプレート１３２は、ドレイン１１２およびソース１１０の方へ延びる。別の態様では、フィールドプレート１３２は、ゲート１１４の縁部の方へ延びない。最後に、この構造は、窒化ケイ素などの誘電体スペーサ層によって覆うことができる。誘電体スペーサ層はまた、スペーサ層１１６と同様に実施することができる。さらに、これらの図に示すゲート１１４の断面形状は例示であることに留意されたい。たとえば、いくつかの態様では、ゲート１１４の断面形状は、Ｔ字形の延長部を含まなくてもよい。ゲート１１４の他の構造、たとえば図８または図１に示すゲート１１４の構造を利用することもできる。
さらにプロセス５００のいくつかの態様中、ステップ５１２の一部として、接続部１５４を形成することができる。一態様では、接続部１５４は、ｐ型材料コンタクト１１８とゲート１１４との間に延びるように形成することができる（図１６参照）。一態様では、接続部１５４は、ｐ型材料コンタクト１１８とゲート１１４との間に延びるように、スペーサ層１１６上に形成することができる。
さらにプロセス５００のいくつかの態様中、ステップ５１２の一部として、接続部１４０を形成することができる（図１３参照）。いくつかの態様では、接続部１４０によって、フィールドプレート１３２をソース１１０に電気的に接続することができる。一態様では、接続部１４０は、フィールドプレート１３２とソース１１０との間に延びるように、スペーサ層１１７上に形成することができる。
さらにプロセス５００のいくつかの態様中、ステップ５１２の一部として、接続部１６６およびコンタクトパッド１６２を形成することができる（図１１参照）。一態様では、ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。さらにプロセス５００のいくつかの態様中、ゲートパッド１６８を形成することができる。
プロセス５００のステップは、上述した態様に一貫して、異なる順序で実行することができることに留意されたい。さらに、プロセス５００は、本明細書に開示する様々な態様に一貫して、より多くまたはより少ないプロセスステップを有するように修正することができる。プロセス５００の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。プロセス５００の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。プロセス５００の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。
図１５は、従来の注入条件のシミュレーションと比較した、本開示の態様によるチャネリング条件で注入されたＡｌの分布を示す。特に、図１５は、軸外の従来の注入条件（ＴＲＩＭ）のシミュレーションと比較した、Ｃ軸（２次イオン質量分光（ＳＩＭＳ）データ）に沿ってチャネリング条件で注入された４Ｈ－ＳｉＣにおける27Ａｌの分布を示す。利用された注入エネルギーは、２５℃でＥ1＝１００ｋｅＶおよびＥ2＝３００ｋｅＶであり、投与量では１Ｅ１３ｃｍ-2であった。この点に関して、ｐ型材料層１２０は、この注入エネルギーおよび投与量に一貫して注入することができる。しかし、他の注入エネルギーおよび投与量も本明細書に記載するのと同様に企図される。
一態様では、ｐ型材料層１２０は、ｐ＋層１０６未満の投与濃度を有することができる。一態様では、ｐ＋層１０６は、実現可能な最小のシート抵抗で、可能な限り高濃度にドープすることができる。一態様では、ｐ型材料層１２０は、ｐ＋層１０６より小さい注入濃度を有することができる。一態様では、ｐ＋層１０６は、実現可能な最小のシート抵抗で、可能な限り高い注入濃度を有することができる。一態様では、ｐ型材料層１２０は、１０19未満の注入濃度を有することができる。一態様では、ｐ型材料層１２０は、１０20未満の注入濃度を有することができる。一態様では、ｐ型材料層１２０は、１０17～１０20、１０19～１０20、１０18～１０19、または１０17～１０18の注入濃度を有することができる。一態様では、ｐ＋層１０６は、１０19以上の注入濃度を有することができる。一態様では、ｐ＋層１０６は、１０18～１０20、１０18～１０19、または１０19～１０20の注入濃度を有することができる。
一態様では、ｐ型材料層１２０の投与量は、１Ｅ１７ｃｍ3未満とすることができる。一態様では、ｐ型材料層１２０の投与量は、２Ｅ１７ｃｍ3未満とすることができる。一態様では、ｐ型材料層１２０の投与量は、６Ｅ１７ｃｍ3未満とすることができる。一態様では、ｐ型材料層１２０の投与量は、２Ｅ１８ｃｍ3未満とすることができる。一態様では、ｐ型材料層１２０の投与量は、１ｃｍ3につき５Ｅ１５～５Ｅ１７の範囲内とすることができる。これらの態様では、ｐ＋層１０６の投与濃度は、ｐ型材料層１２０の投与濃度より大きくすることができる。
図１６は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１６は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１６のトランジスタ１００は、上述したｐ＋層１０６（図１６には図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１６の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１６の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１６の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１６は、ゲート１１４ならびに接続部１５４を含むことができるトランジスタ１００を示す。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。一態様では、ゲート１１４は、Ｔ字形ゲートとすることができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。
図１７は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１７は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１７のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１７の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１７の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１７の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１７は、基板層１０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ＋層１０６を含むことができる。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内のｐ＋層１０６、基板層１０２内のｐ型材料層１２０、エピタキシャル層２０２内のｐ＋層１０６、およびエピタキシャル層２０２内のｐ型材料層１２０を含むことができる。図１７は、トランジスタ１００がフィールドプレート１３２を含むことができることをさらに示す。
図１８は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１８は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１８のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１８の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１８の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１８の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１８は、トランジスタ１００がフィールドプレート１３２を含むことができることを示す。一態様では、トランジスタ１００は、フィールドプレート１３２をソース１１０に接続するための接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２および／またはソース１１０をｐ型材料コンタクト１１８に接続するための接続部１３８をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。
図１９は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図１９は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図１９のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図１９の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図１９の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図１９の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図１９は、基板層１０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができ、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。
図１９の一態様では、トランジスタ１００は、フィールドプレート１３２を含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をソース１１０に接続するための接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２および／またはソース１１０をｐ型材料コンタクト１１８に接続するための接続部１３８（ソース相互接続）をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。
図２０は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２０は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２０のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２０の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２０の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２０の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２０は、エピタキシャル層２０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。図２０は、トランジスタ１００がエピタキシャル層２０２内にｐ型材料層１２０を含むことができることをさらに示す。
図２０の一態様では、トランジスタ１００は、フィールドプレート１３２を含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をソース１１０に接続するための接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２および／またはソース１１０をｐ型材料コンタクト１１８に接続するための接続部１３８（ソース相互接続）をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。
図２１は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２１は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２１のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２１の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２１の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２１の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２１は、基板層１０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。図２１に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。
図２１の一態様では、トランジスタ１００は、フィールドプレート１３２を含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をソース１１０に接続するための接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２および／またはソース１１０をｐ型材料コンタクト１１８に接続するための接続部１３８をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。
図２２は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２２は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２２のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２２の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２２の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２２の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２２は、基板層１０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。図２２に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。
図２３は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２３は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２３のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２３の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２３の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２３の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２３は、エピタキシャル層２０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。図２３に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。
図２４は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２４は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２４のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２４の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２４の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０（図示せず）によって実施することができる。図２４の一態様では、トランジスタ１００は、ｐ型材料層１２０（図示せず）のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２４は、エピタキシャル層２０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。図２４に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。
図２５は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２５は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２５のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２５の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２５の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２５の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２５は、基板層１０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができ、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。
図２５に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。
図２６は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２６は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２６のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２６の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２６の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２６の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２６は、エピタキシャル層２０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。図２６は、トランジスタ１００がエピタキシャル層２０２内にｐ型材料層１２０を含むことができることをさらに示す。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ＋層１０６を含むことができ、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。
図２６に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。
図２７は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２７は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２７のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２７の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２７の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２７の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２７は、エピタキシャル層２０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。図２７は、トランジスタ１００がエピタキシャル層２０２内にｐ型材料層１２０を含むことができることをさらに示す。一態様では、トランジスタ１００は、エピタキシャル層２０２内にｐ＋層１０６を含むことができ、エピタキシャル層２０２内にｐ型材料層１２０を含むことができる。
図２７に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、トランジスタ１００は、接続部１５４を含むことができる。一態様では、接続部１５４は、ゲート１１４をｐ型材料コンタクト１１８に接続することができる。図２７に示す一態様では、トランジスタ１００は、フィールドプレート１３２をさらに含むことができる。
図２８は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２８は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２８のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２８の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２８の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２８の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図２８は、エピタキシャル層２０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。図２８に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図２９は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図２９は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図２９のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図２９の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図２９の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図２９の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
図２９に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３０は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３０は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３０のトランジスタ１００は、上述したｐ＋層１０６（図示せず）を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３０の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３０の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３０の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３０は、基板層１０２内にｐ型材料層１２０を含むことができ、エピタキシャル層２０２内にｐ型材料層１２０を含むことができるトランジスタ１００を示す。図３０に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３１は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３１は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３１のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３１の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３１の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３１の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３１は、基板層１０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は基板層１０２内にｐ＋層１０６を含むことができ、基板層１０２内にｐ型材料層１２０を含むことができる。図３１に示す一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
一態様では、ｐ＋層１０６は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３２は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３２は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３２のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３２の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３２の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３２の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３２は、基板層１０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内にｐ＋層１０６を含むことができ、基板層１０２内にｐ型材料層１２０を含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。一態様では、トランジスタ１００は、フィールドプレート１３２を含むことができる。
一態様では、ｐ＋層１０６は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３３は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３３は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３３のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３３の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３３の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３３の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３３は、基板層１０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内にｐ＋層１０６を含むことができ、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、ゲート１１４に隣接してフィールドプレート１３２を含むことができる。一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
一態様では、ｐ＋層１０６は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３４は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３４は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３４のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３４の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３４の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３４の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３４は、基板層１０２内にｐ＋層１０６を含むことができるトランジスタ１００を示す。一態様では、トランジスタ１００は、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、基板層１０２内にｐ＋層１０６を含むことができ、基板層１０２内にｐ型材料層１２０を含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２を含むことができる。一態様では、トランジスタ１００は、Ｔ字形の断面を有するゲート１１４を含むことができる。一態様では、ゲート１１４は、Ｔ字形でないゲートとすることができる。一態様では、トランジスタ１００は、フィールドプレート１３２をソース１１０に接続するための接続部１４０をさらに含むことができる。
一態様では、ｐ型材料層１２０は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。一態様では、トランジスタ１００は、フィールドプレート１３２および／またはソース１１０をｐ型材料コンタクト１１８に接続するための接続部１３８をさらに含むことができる。一態様では、トランジスタ１００は、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、ソース１１０に接続することなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。一態様では、トランジスタ１００は、いかなる介在接続部もなく、フィールドプレート１３２をｐ型材料コンタクト１１８に直接接続するように構成された接続部１３８および接続部１４０をさらに含むことができる。
一態様では、ｐ＋層１０６は、ｐ型材料コンタクト１１８を備えることができる。ｐ型材料コンタクト１１８は、接続部１６６に電気的に接続することができ、接続部１６６は、コンタクトパッド１６２に電気的に接続することができる。この点に関して、コンタクトパッド１６２を使用して、トランジスタ１００の特性を調整することができる。
図３５は、本開示によるトランジスタの別の態様の断面図を示す。
特に、図３５は、本明細書に記載する本開示のいずれか１つまたは複数の態様を含むことができるトランジスタ１００を示す。特に、いくつかの態様では、図３５のトランジスタ１００は、上述したｐ＋層１０６を含むことができる。他の態様では、ｐ＋層１０６を利用しなくてもよい。図３５の一態様では、トランジスタ１００は、ｐ＋層１０６のみによって実施することができる。図３５の一態様では、トランジスタ１００は、ｐ＋層１０６およびｐ型材料層１２０によって実施することができる。図３５の一態様では、トランジスタ１００は、ｐ型材料層１２０のみによって実施することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように注入することができる。ｐ型材料層１２０を利用する態様では、ｐ型材料層１２０は、本明細書に記載するように形成することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように注入することができる。ｐ＋層１０６を利用する態様では、ｐ＋層１０６は、本明細書に記載するように形成することができる。
特に、図３５は、ｐ型材料コンタクト１１８なしで実施することができるトランジスタ１００を示す。この点に関して、図３５のトランジスタ１００は、ｐ型材料層１２０および／またはｐ＋層１０６とともに、そのようなｐ層のないトランジスタと比較すると、ドレイン遅延作用を低減させることもできる。
したがって、本開示は、ＨＥＭＴ内にｐ型層を形成するためのより簡単な代替の解決策を示す。開示する構造は、現在利用可能な技法によって容易に製作することができる。さらに、高純度材料の開示する使用により、ドレイン遅延作用が最小になる。加えて、開示するｐ型材料層は、低い漏れで良好な電子の閉じ込めを得るための減速電界を提供する。加えて、本開示の態様は、ｐ型層を有するトランジスタおよびそれらのｐ型層が形成される方法の変形例について、詳細に説明している。開示するトランジスタは、ＲＦ電力を最大にし、効率的な放電を可能にし、破壊を最大にする。
本開示のさらなる態様によれば、高抵抗率基板上に製作されるＧａＮのＨＥＭＴなどのトランジスタは、高電力ＲＦ（無線周波）増幅器、高電力無線周波（ＲＦ）適用分野、また低周波の高電力スイッチング適用分野に利用することができる。ＧａＮのＨＥＭＴの有利な電子および熱特性はまた、高電力ＲＦ信号のスイッチングにとって非常に魅力的である。この点に関して、本開示は、電力増幅器を含む様々な適用分野向けのＨＥＭＴにおいて高い破壊電圧を得ながら、同時にバッファおよび／または半絶縁性基板内のトラッピングから生じるデバイス特性のドリフトをなくすために、ソース領域の下に埋込みｐ層を有する構造について説明している。埋込みｐ層の使用はまた、高い破壊電圧および入力と出力との間の良好な分離を得るために、ＲＦスイッチ向けのＨＥＭＴでも重要となり得る。
（実施例１）
基板と、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、前記第ＩＩＩ族窒化物バリア層の下の基板内または基板上のうちの少なくとも１つに位置するｐ領域とを備える装置。
（実施例２）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例１に記載の装置。
（実施例３）
ｐ領域が注入される、実施例２に記載の装置。
（実施例４）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例２に記載の装置。
（実施例５）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１に記載の装置。
（実施例６）
ｐ領域が注入される、実施例５に記載の装置。
（実施例７）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例５に記載の装置。
（実施例８）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例１に記載の装置。
（実施例９）
ｐ領域が、エピタキシャル層内に注入される、実施例８に記載の装置。
（実施例１０）
ｐ領域が、エピタキシャル層内に少なくとも２つのｐ領域を備える、実施例８に記載の装置。
（実施例１１）
エピタキシャル層が、第ＩＩＩ族窒化物バリア層の下に位置する、実施例８に記載の装置。
（実施例１２）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１に記載の装置。
（実施例１３）
ｐ領域のうちの少なくとも１つが注入される、実施例１２に記載の装置。
（実施例１４）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例１２に記載の装置。
（実施例１５）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１に記載の装置。
（実施例１６）
ｐ領域のうちの少なくとも１つが注入される、実施例１５に記載の装置。
（実施例１７）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例１５に記載の装置。
（実施例１８）
フィールドプレートをさらに備え、フィールドプレートが、ゲート近傍およびゲート上のうちの少なくとも１つに位置する、実施例１に記載の装置。
（実施例１９）
フィールドプレートが、前記ｐ領域に電気的に結合される、実施例１８に記載の装置。
（実施例２０）
フィールドプレートが、ソースに電気的に結合される、実施例１８に記載の装置。
（実施例２１）
フィールドプレートが、ソースおよび前記ｐ領域に電気的に結合される、実施例１８に記載の装置。
（実施例２２）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例２１に記載の装置。
（実施例２３）
ｐ領域が注入される、実施例２２に記載の装置。
（実施例２４）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例２２に記載の装置。
（実施例２５）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例２１に記載の装置。
（実施例２６）
ｐ領域が注入される、実施例２５に記載の装置。
（実施例２７）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例２５に記載の装置。
（実施例２８）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例２１に記載の装置。
（実施例２９）
ｐ領域が、エピタキシャル層内に注入される、実施例２８に記載の装置。
（実施例３０）
ｐ領域が、エピタキシャル層内に少なくとも２つのｐ領域を備える、実施例２８に記載の装置。
（実施例３１）
エピタキシャル層が、第ＩＩＩ族窒化物バリア層の下に位置する、実施例２８に記載の装置。
（実施例３２）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例２１に記載の装置。
（実施例３３）
ｐ領域のうちの少なくとも１つが注入される、実施例３２に記載の装置。
（実施例３４）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例３２に記載の装置。
（実施例３５）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例２１に記載の装置。
（実施例３６）
ｐ領域のうちの少なくとも１つが注入される、実施例３５に記載の装置。
（実施例３７）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例３５に記載の装置。
（実施例３８）
フィールドプレートをさらに備え、フィールドプレートが、ゲート近傍およびゲート上のうちの少なくとも１つに位置する、実施例１に記載の装置。
（実施例３９）
ゲートが、Ｔ字形の断面を有する、実施例１に記載の装置。
（実施例４０）
ゲートが、ｐ領域に電気的に結合される、実施例３９に記載の装置。
（実施例４１）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例３９に記載の装置。
（実施例４２）
ｐ領域が注入される、実施例４１に記載の装置。
（実施例４３）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例４１に記載の装置。
（実施例４４）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例３９に記載の装置。
（実施例４５）
ｐ領域が注入される、実施例４４に記載の装置。
（実施例４６）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例４４に記載の装置。
（実施例４７）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例３９に記載の装置。
（実施例４８）
ｐ領域が、エピタキシャル層内に注入される、実施例４７に記載の装置。
（実施例４９）
ｐ領域が、エピタキシャル層内に少なくとも２つのｐ領域を備える、実施例４７に記載の装置。
（実施例５０）
エピタキシャル層が、第ＩＩＩ族窒化物バリア層の下に位置する、実施例４７に記載の装置。
（実施例５１）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例３９に記載の装置。
（実施例５２）
ｐ領域のうちの少なくとも１つが注入される、実施例５１に記載の装置。
（実施例５３）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例５１に記載の装置。
（実施例５４）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例３９に記載の装置。
（実施例５５）
ｐ領域のうちの少なくとも１つが注入される、実施例５４に記載の装置。
（実施例５６）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例５４に記載の装置。
（実施例５７）
フィールドプレートをさらに備え、フィールドプレートが、ゲート近傍およびゲート上のうちの少なくとも１つに位置する、実施例３９に記載の装置。
（実施例５８）
ソースが、前記ｐ領域に電気的に結合される、実施例１に記載の装置。
（実施例５９）
ソースを前記ｐ領域に結合するように構成された接続部をさらに備える、実施例５８に記載の装置。
（実施例６０）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例５９に記載の装置。
（実施例６１）
ｐ領域が注入される、実施例６０に記載の装置。
（実施例６２）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例６０に記載の装置。
（実施例６３）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例５９に記載の装置。
（実施例６４）
ｐ領域が注入される、実施例６３に記載の装置。
（実施例６５）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例６３に記載の装置。
（実施例６６）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例５９に記載の装置。
（実施例６７）
ｐ領域が、エピタキシャル層内に注入される、実施例６６に記載の装置。
（実施例６８）
ｐ領域が、エピタキシャル層内に少なくとも２つのｐ領域を備える、実施例６６に記載の装置。
（実施例６９）
エピタキシャル層が、第ＩＩＩ族窒化物バリア層の下に位置する、実施例６６に記載の装置。
（実施例７０）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例５９に記載の装置。
（実施例７１）
ｐ領域のうちの少なくとも１つが注入される、実施例７０に記載の装置。
（実施例７２）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例７０に記載の装置。
（実施例７３）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例５９に記載の装置。
（実施例７４）
ｐ領域のうちの少なくとも１つが注入される、実施例７３に記載の装置。
（実施例７５）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例７３に記載の装置。
（実施例７６）
フィールドプレートをさらに備え、フィールドプレートが、ゲート近傍およびゲート上のうちの少なくとも１つに位置する、実施例５９に記載の装置。
（実施例７７）
前記ｐ領域に電気的に結合されたコンタクトパッドをさらに備える、実施例１に記載の装置。
（実施例７８）
コンタクトパッドを前記ｐ領域に電気的に接続する接続部をさらに備える、実施例７７に記載の装置。
（実施例７９）
コンタクトパッドが、バイアスおよび信号のうちの少なくとも１つを受け取るように構成される、実施例７７に記載の装置。
（実施例８０）
コンタクトパッドが、装置の特性を調整するためのバイアスおよび装置の特性を調整するための信号のうちの少なくとも１つを受け取るように構成される、実施例７７に記載の装置。
（実施例８１）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例８０に記載の装置。
（実施例８２）
ｐ領域が注入される、実施例８１に記載の装置。
（実施例８３）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例８１に記載の装置。
（実施例８４）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例８０に記載の装置。
（実施例８５）
ｐ領域が注入される、実施例８４に記載の装置。
（実施例８６）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例８４に記載の装置。
（実施例８７）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例８０に記載の装置。
（実施例８８）
ｐ領域が、エピタキシャル層内に注入される、実施例８７に記載の装置。
（実施例８９）
ｐ領域が、エピタキシャル層内に少なくとも２つのｐ領域を備える、実施例８７に記載の装置。
（実施例９０）
エピタキシャル層が、第ＩＩＩ族窒化物バリア層の下に位置する、実施例８７に記載の装置。
（実施例９１）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例８０に記載の装置。
（実施例９２）
ｐ領域のうちの少なくとも１つが注入される、実施例９１に記載の装置。
（実施例９３）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例９１に記載の装置。
（実施例９４）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例８０に記載の装置。
（実施例９５）
ｐ領域のうちの少なくとも１つが注入される、実施例９４に記載の装置。
（実施例９６）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例９４に記載の装置。
（実施例９７）
フィールドプレートをさらに備え、フィールドプレートが、ゲート近傍およびゲート上のうちの少なくとも１つに位置する、実施例８０に記載の装置。
（実施例９８）
基板上に核形成層をさらに備え、第ＩＩＩ族窒化物バッファ層が核形成層上に位置する、実施例１に記載の装置。
（実施例９９）
核形成層と第ＩＩＩ族窒化物バッファ層との間に介在層をさらに備える、実施例９８に記載の装置。
（実施例１００）
ｐ領域の長さが基板の全長より小さい、実施例１に記載の装置。
（実施例１０１）
ｐ領域が基板内に設けられ、ｐ領域が、基板内に注入されたアルミニウムを含む、実施例１に記載の装置。
（実施例１０２）
ｐ領域が、基板上に配置された層内に設けられ、この層がエピタキシャル層であり、この層が、ＧａＮまたはＳｉＣのうちの少なくとも１つである、実施例１に記載の装置。
（実施例１０３）
基板の上面と第ＩＩＩ族窒化物バリア層の下面との間の距離として画定された第ＩＩＩ族窒化物バッファ層の厚さが、０．７μｍ～０．３μｍの範囲を有する、実施例１に記載の装置。
（実施例１０４）
基板の上面と第ＩＩＩ族窒化物バリア層の下面との間の１つまたは複数の層の厚さが、０．７μｍ～０．３μｍの範囲を有する、実施例１に記載の装置。
（実施例１０５）
基板と、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、前記第ＩＩＩ族窒化物バリア層の下の基板内または基板上のうちの少なくとも１つに位置するｐ領域と、前記ｐ領域に電気的に結合されたコンタクトパッドとを備える装置。
（実施例１０６）
コンタクトパッドを前記ｐ領域に電気的に接続する接続部をさらに備える、実施例１０５に記載の装置。
（実施例１０７）
コンタクトパッドが、バイアスおよび信号のうちの少なくとも１つを受け取るように構成される、実施例１０５に記載の装置。
（実施例１０８）
コンタクトパッドが、装置の特性を調整するためのバイアスおよび装置の特性を調整するための信号のうちの少なくとも１つを受け取るように構成される、実施例１０５に記載の装置。
（実施例１０９）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例１０５に記載の装置。
（実施例１１０）
ｐ領域が注入される、実施例１０９に記載の装置。
（実施例１１１）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例１０５に記載の装置。
（実施例１１２）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１０５に記載の装置。
（実施例１１３）
基板と、基板上の第ＩＩＩ族窒化物バッファ層と、第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、前記第ＩＩＩ族窒化物バリア層の下の基板内または基板上のうちの少なくとも１つに位置するｐ領域とを備え、ゲートが、ｐ領域に電気的に結合される、装置。
（実施例１１４）
ゲートを前記ｐ領域に電気的に接続する接続部をさらに備える、実施例１１３に記載の装置。
（実施例１１５）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板上に位置する、実施例１１３に記載の装置。
（実施例１１６）
ｐ領域が注入される、実施例１１５に記載の装置。
（実施例１１７）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例１１３に記載の装置。
（実施例１１８）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１１３に記載の装置。
（実施例１１９）
ｐ領域が注入される、実施例１１８に記載の装置。
（実施例１２０）
ｐ領域が、少なくとも２つのｐ領域を備える、実施例１１８に記載の装置。
（実施例１２１）
基板上にエピタキシャル層をさらに備え、ｐ領域がエピタキシャル層内に位置する、実施例１１３に記載の装置。
（実施例１２２）
デバイスを作製する方法であって、基板を設けることと、基板上に第ＩＩＩ族窒化物バッファ層を設けることと、第ＩＩＩ族窒化物バッファ層上に第ＩＩＩ族窒化物バリア層を設けることであり、第ＩＩＩ族窒化物バリア層が、第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する、設けることと、第ＩＩＩ族窒化物バリア層にソースを電気的に結合することと、第ＩＩＩ族窒化物バリア層にゲートを電気的に結合することと、第ＩＩＩ族窒化物バリア層にドレインを電気的に結合することと、前記第ＩＩＩ族窒化物バリア層の下の基板内または基板上のうちの少なくとも１つにｐ領域を設けることとを含む、方法。
（実施例１２３）
ｐ領域を注入することをさらに含む、実施例１２２に記載のデバイスを作製する方法。
（実施例１２４）
ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１２２に記載のデバイスを作製する方法。
（実施例１２５）
基板上にエピタキシャル層を設けることをさらに含み、ｐ領域がエピタキシャル層内に位置する、実施例１２２に記載のデバイスを作製する方法。
（実施例１２６）
基板上にエピタキシャル層を設けることをさらに含み、ｐ領域がエピタキシャル層内に位置し、ｐ領域もまた、前記第ＩＩＩ族窒化物バリア層の下の基板内に位置する、実施例１２２に記載のデバイスを作製する方法。
（実施例１２７）
フィールドプレートを設けることをさらに含み、フィールドプレートが、前記ｐ領域に電気的に結合される、実施例１２２に記載のデバイスを作製する方法。
（実施例１２８）
フィールドプレートを設けることをさらに含み、フィールドプレートが、ソースに電気的に結合される、実施例１２７に記載のデバイスを作製する方法。
（実施例１２９）
フィールドプレートが、ソースおよび前記ｐ領域に電気的に結合される、実施例１２８に記載のデバイスを作製する方法。
本開示について、例示的な態様の点から説明したが、添付の特許請求の範囲の精神および範囲内で、本開示を修正して実施することができることが、当業者には理解されよう。上述したこれらの例は単なる例示であり、本開示のあらゆる可能な設計、態様、適用分野、または修正例の網羅的な一覧であることを意味しない。

Claims (28)

  1. 基板と、
    前記基板上の第ＩＩＩ族窒化物バッファ層と、
    前記第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、前記第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、
    前記第ＩＩＩ族窒化物バリア層の下の前記基板内または前記基板上のうちの少なくとも１つに位置するｐ領域と
    を備える装置。
  2. 前記ｐ領域が注入される、請求項１に記載の装置。
  3. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板内に位置する、請求項１に記載の装置。
  4. 前記基板上にエピタキシャル層をさらに備え、前記ｐ領域が前記エピタキシャル層内に位置する、請求項１に記載の装置。
  5. フィールドプレートをさらに備える、請求項１に記載の装置。
  6. フィールドプレートをさらに備え、前記フィールドプレートが、前記ｐ領域に電気的に結合される、請求項１に記載の装置。
  7. 前記フィールドプレートが、前記ソースに電気的に結合される、請求項６に記載の装置。
  8. 基板と、
    前記基板上の第ＩＩＩ族窒化物バッファ層と、
    前記第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、前記第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、
    前記第ＩＩＩ族窒化物バリア層の下の前記基板内または前記基板上のうちの少なくとも１つに位置するｐ領域と、
    前記ｐ領域に電気的に結合されたコンタクトパッドと
    を備える装置。
  9. コンタクトパッドを前記ｐ領域に電気的に接続する接続部をさらに備える、請求項８に記載の装置。
  10. 前記コンタクトパッドが、バイアスおよび信号のうちの少なくとも１つを受け取るように構成される、請求項８に記載の装置。
  11. 前記コンタクトパッドが、前記装置の特性を調整するためのバイアスおよび前記装置の特性を調整するための信号のうちの少なくとも１つを受け取るように構成される、請求項８に記載の装置。
  12. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板上に位置する、請求項８に記載の装置。
  13. 前記ｐ領域が注入される、請求項８に記載の装置。
  14. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板内に位置する、請求項８に記載の装置。
  15. 基板と、
    前記基板上の第ＩＩＩ族窒化物バッファ層と、
    前記第ＩＩＩ族窒化物バッファ層上の第ＩＩＩ族窒化物バリア層であって、前記第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する第ＩＩＩ族窒化物バリア層と、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたソースと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたゲートと、
    前記第ＩＩＩ族窒化物バリア層に電気的に結合されたドレインと、
    前記第ＩＩＩ族窒化物バリア層の下の前記基板内または前記基板上のうちの少なくとも１つに位置するｐ領域とを備え、
    前記ゲートが、前記ｐ領域に電気的に結合される、
    装置。
  16. 前記ゲートを前記ｐ領域に電気的に接続する接続部をさらに備える、請求項１５に記載の装置。
  17. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板上に位置する、請求項１５に記載の装置。
  18. 前記ｐ領域が注入される、請求項１７に記載の装置。
  19. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板内に位置する、請求項１５に記載の装置。
  20. 前記基板上にエピタキシャル層をさらに備え、前記ｐ領域が前記エピタキシャル層内に位置する、請求項１５に記載の装置。
  21. デバイスを作製する方法であって、
    基板を設けることと、
    前記基板上に第ＩＩＩ族窒化物バッファ層を設けることと、
    前記第ＩＩＩ族窒化物バッファ層上に第ＩＩＩ族窒化物バリア層を設けることであり、前記第ＩＩＩ族窒化物バリア層が、前記第ＩＩＩ族窒化物バッファ層のバンドギャップより大きいバンドギャップを有する、設けることと、
    前記第ＩＩＩ族窒化物バリア層にソースを電気的に結合することと、
    前記第ＩＩＩ族窒化物バリア層にゲートを電気的に結合することと、
    前記第ＩＩＩ族窒化物バリア層にドレインを電気的に結合することと、
    前記第ＩＩＩ族窒化物バリア層の下の前記基板内または前記基板上のうちの少なくとも１つにｐ領域を設けることとを含む、方法。
  22. 前記ｐ領域を注入することをさらに含む、請求項２１に記載のデバイスを作製する方法。
  23. 前記ｐ領域が、前記第ＩＩＩ族窒化物バリア層の下の前記基板内に位置する、請求項２１に記載のデバイスを作製する方法。
  24. 前記基板上にエピタキシャル層を設けることをさらに含み、前記ｐ領域が前記エピタキシャル層内に位置する、請求項２１に記載のデバイスを作製する方法。
  25. フィールドプレートを設けることをさらに含む、請求項２１に記載のデバイスを作製する方法。
  26. フィールドプレートを設けることをさらに含み、前記フィールドプレートが、前記ｐ領域に電気的に結合される、請求項２１に記載のデバイスを作製する方法。
  27. フィールドプレートを設けることをさらに含み、前記フィールドプレートが、前記ソースに電気的に結合される、請求項２６に記載のデバイスを作製する方法。
  28. 前記フィールドプレートが、前記ソースおよび前記ｐ領域に電気的に結合される、請求項２７に記載のデバイスを作製する方法。
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