KR20210119511A - 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정 - Google Patents

매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정 Download PDF

Info

Publication number
KR20210119511A
KR20210119511A KR1020217027530A KR20217027530A KR20210119511A KR 20210119511 A KR20210119511 A KR 20210119511A KR 1020217027530 A KR1020217027530 A KR 1020217027530A KR 20217027530 A KR20217027530 A KR 20217027530A KR 20210119511 A KR20210119511 A KR 20210119511A
Authority
KR
South Korea
Prior art keywords
layer
type material
transistor
group iii
iii nitride
Prior art date
Application number
KR1020217027530A
Other languages
English (en)
Inventor
사프타리쉬 스리람
토머스 스미스
알렉산드르 수보로프
크리스테르 할린
Original Assignee
크리 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/260,095 external-priority patent/US10840334B2/en
Priority claimed from US16/376,596 external-priority patent/US10892356B2/en
Application filed by 크리 인코포레이티드 filed Critical 크리 인코포레이티드
Priority to KR1020237004563A priority Critical patent/KR102626266B1/ko
Publication of KR20210119511A publication Critical patent/KR20210119511A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

장치는 기판을 포함한다. 장치는 기판 상에 3족 질화물 버퍼 층; 3족 질화물 버퍼 층 상에 3족 질화물 배리어 층을 더 포함하고, 3족 질화물 배리어 층은 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는다. 장치는 3족 질화물 배리어 층에 전기적으로 결합된 소스; 3족 질화물 배리어 층에 전기적으로 결합된 게이트; 3족 질화물 배리어 층에 전기적으로 결합된 드레인; 및 상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 더 포함한다.

Description

매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
본 출원은 그 전체가 참고로서 본 명세서에 통합되고 2019년 1월 28일자 출원된 미국 특허 출원 제16/260,095호의 부분 연속 출원이고; 미국 특허 출원 제16/260,095호는 그 전체가 참고로서 본 명세서에 통합되고 2017년 2월 3일 출원되고 2019년 1월 29일 현재 미국 특허 제10,192,980호로서 허여된 미국 특허 출원 제15/424,209호의 부분 연속 출원이고; 미국 특허 출원 제15/424,209호는 그 전체가 참고로서 본 명세서에 통합되고 2016년 6월 24일에 출원된 미국 특허 출원 제15/192,545호의 부분 연속 출원이다.
본 개시내용은 마이크로일렉트로닉스 디바이스에 관한 것으로, 특히 매립된 p형 층(buried p-type layer)을 갖는 질화갈륨 고전자 이동도 트랜지스터에 관한 것이다. 본 개시내용은 또한 마이크로일렉트로닉스 디바이스를 제조하는 공정, 특히 매몰된 p형 층을 갖는 질화갈륨 고전자 이동도 트랜지스터를 제조하는 공정에 관한 것이다.
3족 질화물계 고전자 이동도 트랜지스터(HEMT)는, GaN 및 그 합금과 같은 3족 질화물의 재료 특성이 RF 애플리케이션을 위한 높은 RF 게인 및 선형성과 함께 고전압 및 고전류의 달성을 가능하게 하기 때문에, 고출력 무선 주파수(RF; radiofrequency) 애플리케이션용 및 또한 저주파 고출력 스위칭 애플리케이션용으로 아주 유망한 후보이다. 전형적인 3족 질화물 HEMT는 높은 밴드-갭 3족 질화물(예컨대, AlGaN) 배리어 층과 낮은 밴드-갭 3족 질화물 재료(예컨대, GaN) 버퍼 층 사이의 인터페이스에서 형성되는 2차원 전자 가스(2DEG)의 형성을 필요로 하고, 더 작은 밴드갭 재료는 더 높은 전자 친화력을 갖는다. 2DEG는 더 작은 밴드갭 재료 내의 집적 층(accumulation layer)이고 고전자 농도 및 고전자 이동도를 포함할 수 있다.
이들 트랜지스터 디바이스의 중요한 관심사는 버퍼 층의 설계이다. 많은 설계는 현재 높은 드레인 전압 조건에서 버퍼 층을 통한 누설 전류를 최소화하기 위해 철(Fe) 또는 탄소(C)와 같은 딥 레벨 불순물(deep level impurities)을 이용한다. 그러나, Fe 및 C 둘 모두 드레인 지연 효과(drain lag effect)를 초래하고, 이는 드레인 전압이 높은 값에서 낮은 값으로 변경될 때 드레인 전류의 느린 회복이다. 이는 낮은 스위칭 전류, 낮은 효율 및 다른 문제들로 이어지기 때문에 고출력 및 RF 애플리케이션 둘 모두에 대해 아주 바람직하지 않다. 통신 애플리케이션에서, 이러한 드레인 지연 효과는 왜곡(distortion)으로 이어질 수 있고 또한 사전-왜곡 보정 체계(pre-distortion correction schemes)를 복잡하게 한다. 드레인 지연 효과는 Fe 또는 C가 없는 고순도 버퍼 층을 사용함으로써 제거될 수도 있다. 그러나, 이들 디바이스는 버퍼 층을 통한 높은 누설 전류를 갖고, 이 또한 허용될 수 없다.
높은 전압 및 전류에서 이들 디바이스 내에 존재하는 높은 전기장에 기인하여, 전하 트래핑(charge trapping)은 성능 감소로 이어질 수 있다. 오버랩핑 게이트 구조(Overlapping gate structures) 또는 필드 플레이트(field plates)가 전기장을 변형하고 3족 질화물 HEMT의 성능을 개선하기 위해 사용되고 있다.
그런 이유로, 3족 질화물 HEMT에서 지연 효과를 해결하고 이러한 디바이스의 성능을 개선하는 것에 대한 대체 가능한 해결책에 대한 요구가 있다.
본 발명의 일 양태에 따르면, 트랜지스터 디바이스는 매립된 p 층(buried p-layer)을 사용하여 더 높은 순도의 버퍼 층의 사용을 가능하게 함으로써 누설 전류를 감소시키면서 드레인 지연 효과를 감소시킨다. 특정 실시예에서, 트랜지스터 디바이스는 기판 상에 3족 질화물 버퍼 층 및 3족 질화물 버퍼 층 상에 3족 질화물 배리어 층을 포함하는 3족 질화물 HEMT(group III-nitride HEMT)이다. 3족 질화물(예컨대, AlGaN) 배리어 층은 3족 질화물(예컨대, GaN) 버퍼 층보다 더 높은 밴드갭(bandgap)을 갖는다. 소스, 게이트 및 드레인 컨택(contacts)은 3족 질화물 배리어 층에 전기적으로 결합된다. p 영역(p-region)은 상기 3족 질화물 배리어 층 아래에 제공된다.
특정 실시예에서, 트랜지스터 디바이스는, 기판 상에 3족 질화물 버퍼 층 및 3족 질화물 버퍼 층 상에 3족 질화물 배리어 층을 포함하는 3족 질화물 HEMT이다. 3족 질화물(예컨대, AlGaN) 배리어 층은 3족 질화물(예컨대, GaN) 버퍼 층에 비해 높은 밴드갭을 갖는다. 소스, 게이트 및 드레인 컨택은 3족 질화물 배리어 층에 전기적으로 결합된다. 트랜지스터는 상기 p 영역에 전기적으로 결합된 컨택 패드를 더 포함한다.
특정 실시예에서, 트랜지스터 디바이스는, 기판 상에 3족 질화물 버퍼 층, 및 3족 질화물 버퍼 층 상에 3족 질화물 배리어 층을 포함하는 3족 질화물 HEMT이다. 3족 질화물(예컨대, AlGaN) 배리어 층은 3족 질화물(예컨대, GaN) 버퍼 층에 비해 더 높은 밴드갭을 갖는다. 소스, 게이트 및 드레인 컨택은 3족 질화물 배리어 층에 전기적으로 결합된다. 게이트는 p 영역에 전기적으로 결합된다.
특정 실시예에서, p 영역은 배리어 층 아래에서 기판 내에 및/또는 기판 상에 있다.
특정 실시예에서, p 영역은 주입된다.
특정 실시예에서, p 영역은 에피택셜 층 내에 있다.
특정 실시예에서, p 영역은 다중 p 영역(multiple p-regions)을 포함한다.
특정 실시예에서, p 영역은 분리된 컨택을 갖는다.
특정 실시예에서, p 영역은 소스에 전기적으로 연결된다.
특정 실시예에서, p 영역은 게이트에 전기적으로 연결된다.
특정 실시예에서, HEMT는 필드 플레이트를 포함한다.
특정 실시예에서, 필드 플레이트는 소스에 전기적으로 연결된다.
특정 실시예에서, 필드 플레이트 및 p 영역은 소스에 연결된다.
특정 실시예에서, 트랜지스터는 상기 p 영역에 전기적으로 컨택 패드를 연결하는 연결부(connection)를 포함할 수도 있다.
특정 실시예에서, 컨택 패드는 바이어스(bias) 및 신호 중 적어도 하나를 수신하도록 구성된다.
특정 실시예에서, 트랜지스터는 상기 p 영역에 전기적으로 게이트를 연결하는 연결부를 포함할 수도 있다.
본 발명의 일반적인 양태는 상술된 트랜지스터 디바이스를 제조하는 방법을 포함한다.
본 개시내용의 추가적인 특징, 이점 및 양태가 후속하는 상세한 설명, 도면 및 청구범위의 고려로부터 제시되거나 분명해질 수도 있다. 더욱이, 본 개시내용의 앞선 요약 및 후속하는 상세한 설명 둘 모두는 예시적이고 청구되는 바와 같은 본 개시내용의 범위를 제한하지 않고 추가의 설명을 제공하기 위한 것으로 의도된다는 것이 이해되어야만 한다.
본 개시내용의 추가적인 이해를 제공하기 위해 포함된 첨부 도면은 본 명세서 내에 통합되고 이의 일부를 구성하고, 본 개시내용의 양태를 도시하고 상세한 설명과 함께 본 개시내용의 원리를 설명하는 역할을 한다. 본 개시내용 및 실시될 수 있는 다양한 방식의 기본적인 이해를 위해 필요할 수 있는 것보다 더욱 상세하게 개시내용의 구조적 세부사항을 보여주려는 시도가 이루어지지 않았다. 도면에서:
도 1은 본 개시내용에 따른 트랜지스터의 일 양태의 단면도를 도시한다.
도 2는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 3은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 4는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 5는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 6은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 7은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 8은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 9는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 10은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 11은 본 개시내용에 따른 트랜지스터의 다른 양태의 평면도를 도시한다.
도 12는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 13은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 14는 본 개시내용에 따른 트랜지스터를 제조하는 공정을 도시한다.
도 15는 종래의 주입 조건에 대한 시뮬레이션에 비교한 본 개시내용의 양태에 따른 채널링 조건(channeling conditions)으로 주입된 Al의 분포를 도시한다.
도 16은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 17은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 18은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 19는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 20은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 21은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 22는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 23은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 24는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 25는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 26은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 27은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 28은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 29는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 30은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 31은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 32는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 33은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 34는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 35는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
본 개시내용의 양태 및 그것의 다양한 특징 및 유리한 세부사항은 첨부 도면에서 기술되고 및/또는 도시되고 후속 상세한 설명에서 열거된 비제한적인 양태 및 예시를 참고하여 더욱 충분히 설명된다. 도면에 도시된 특징은 반드시 축적에 맞게 그려진 것이 아니고, 본 명세서에서 명시적으로 언급되지 않더라도 숙련된 기술자가 인식하는 바와 같이 일 양태의 특징은 다른 양태에 채용될 수도 있다는 것을 알아야만 한다. 잘 알려진 컴포넌트 및 처리 기술의 설명이 본 개시내용의 양태를 불필요하게 모호하게 하지 않도록 생략될 수도 있다. 본 명세서에 사용된 예시는 단지 본 개시내용이 실시될 수도 있는 방식의 이해를 용이하게 하도록 그리고 추가로 기술 분야의 숙련자가 본 개시내용의 양태를 실시하는 것을 가능하게 하도록 의도된다. 그런 이유로, 본 명세서 내의 예시 및 양태는, 오로지 첨부된 청구범위 및 적용 가능한 법률에 의해서만 규정되는 본 개시내용의 범위를 제한하는 것으로 해석되지 않아야만 한다. 더욱이, 동일한 참조 번호가 도면의 여러 도면 및 개시된 다양한 실시예에 걸쳐서 유사한 부분을 나타낸다는 점에 유의한다.
제1, 제2 등의 용어가 다양한 요소를 설명하기 위해서 본 명세서에서 이용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이들 용어는 오직 하나의 요소를 다른 요소와 구별하기 위해서 이용된다. 예를 들어, 본 개시내용의 범위로부터 벗어나지 않으면서, 제1 요소는 제2 요소로 칭해질 수 있으며, 유사하게 제2 요소는 제1 요소로 칭해질 수 있다. 본 명세서에서 이용된 바와 같이, "및/또는"이라는 용어는 열거된 관련 아이템 중 하나 이상의 아이템의 임의의 조합 및 모든 조합을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에(on)" 있거나 다른 요소 "상으로(onto)" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 상에 직접적으로 있거나 다른 요소 상으로 직접적으로 연장될 수 있고, 또는 개재하는(intervening) 요소가 또한 존재할 수 있다는 것이 이해될 것이다. 이에 반해, 요소가 다른 요소 "상에 직접적으로(directly on)" 있거나 다른 요소 "상으로 직접적으로(directly onto)" 연장되는 것으로 언급되는 경우, 어떠한 개재하는 요소도 존재하지 않는다. 마찬가지로, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위에(over)" 있거나 다른 요소 "위로(over)" 연장되는 것으로 언급되는 경우, 이 요소는 다른 요소 위에 직접적으로 있거나 또는 다른 요소 위로 직접적으로 연장될 수 있거나, 또는 개재하는(intervening) 요소가 또한 존재할 수 있다는 것이 이해될 것이다. 이에 반해, 요소가 다른 요소 "위에 직접적으로(directly over)" 있거나 다른 요소 "위로 직접적으로(directly over)" 연장되는 것으로 언급되는 경우, 어떠한 개재하는 요소도 존재하지 않는다. 또한, 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"되는 것으로 언급되는 경우, 이 요소는 다른 요소에 직접적으로 연결되거나 결합될 수 있고, 또는 개재하는 요소가 존재할 수 있다는 것이 이해될 것이다. 이에 반해, 요소가 다른 요소에 "직접적으로 연결(directly connected)"되거나 "직접적으로 결합(directly coupled)"되는 것으로 언급되는 경우, 어떠한 개재하는 요소도 존재하지 않는다.
"아래(below)" 또는 "위(above)" 또는 "상부(upper)" 또는 "하부(lower)" 또는 "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적인 용어는 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 설명하기 위해서 본 명세서에서 이용될 수 있다. 이들 용어 및 전술한 것은 도면에 도시된 배향에 부가하여 디바이스의 다양한 배향도 포함하는 것으로 의도된다는 것이 이해될 것이다.
본 명세서에서 이용된 용어는 단지 특정 양태(particular aspects)를 설명하기 위한 것일 뿐이며, 본 개시내용을 제한하는 것으로 의도되지는 않는다. 본 명세서에서 이용된 바와 같이, 단수 형태("a," "an" 및 "the")는, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태도 또한 포함하는 것으로 의도된다. "포함하다(comprises)", "포함하는(comprising)", "포함하다(includes)" 및/또는 "포함하는(including)"이라는 용어는 본 명세서에서 이용될 때에 기술된 특징, 정수, 단계, 동작, 요소 및/또는 컴포넌트의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재나 추가를 배제하지는 않는다는 것이 또한 이해될 것이다
달리 정의되지 않는 한, 본 명세서에서 이용된 모든 용어(기술적 및 과학적 용어를 포함함)는 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 바와 동일한 의미를 갖는다. 본 명세서에서 이용된 용어들은 본 명세서 및 관련 분야의 컨텍스트(context)에서의 그들의 의미와 일치하는 의미를 갖는 것으로서 해석되어야 하며, 본 명세서에서 명백히 그렇게 정의되지 않는 한, 이상화된 또는 과도하게 형식적인 의미로 해석되지는 않을 것임이 또한 이해될 것이다.
구조의 형태에 더하여, 이로부터 트랜지스터가 형성되는 반도체 재료의 특성은 또한 작동 파라미터에 영향을 미칠 수도 있다. 트랜지스터의 작동 파라미터에 영향을 미치는 특성 중에서, 전자 이동도, 포화 전자 드리프트 속도(saturated electron drift velocty), 전기 브레이크다운 필드(electric breakdown field), 및 열 전도도는 트랜지스터의 고주파 및 고출력 특성에 영향을 미칠 수도 있다.
전자 이동도는 전기장의 존재 내에서 전자가 얼마나 빠르게 이의 포화 속도까지 가속되는 지의 측정이다. 과거에, 높은 전자 이동도를 갖는 반도체 재료는, 더 적은 필드로 더 많은 전류가 발생될 수 있어서, 필드가 인가된 때 더 빠른 응답 시간을 초래하기 때문에 바람직하였다. 포화 전자 드리프트 속도는 전자가 반도체 재료 내에서 얻을 수 있는 최대 속도이다. 더 높은 포화 전자 드리프트 속도를 갖는 재료는, 더 높은 속도가 소스로부터 드레인까지 더 짧은 시간으로 해석되기 때문에 고주파 애플리케이션용으로 바람직하다.
전기 브레이크다운 필드는 쇼트키 접합(Schottky junction)의 브레이크다운 및 디바이스의 게이트를 통한 전류가 갑자기 증가하는 필드 세기이다. 높은 전기 브레이크다운 필드 재료는, 더 큰 전기장이 일반적으로 주어진 치수의 재료에 의해 지지될 수 있기 때문에 고출력, 고주파 트랜지스터용으로 바람직하다. 더 큰 전기장은, 전자가 더 작은 전기장에 의해서보다 더 큰 전기장에 의해서 더욱 신속하게 가속될 수 있기 때문에 더 빠른 과도 상태(transients)를 허용한다.
열 전도도는 열을 소산시키는 반도체 재료의 능력이다. 일반적인 작동에서, 모든 트랜지스터는 열을 발생시킨다. 결국, 고출력 및 고주파 트랜지스터는 보통 작은 신호 트랜지스터보다 더 많은 양의 열을 발생시킨다. 반도체 재료의 온도가 증가함에 따라, 온도의 증가에 따른 캐리어 이동도의 감소에 기인하여, 접합 누설 전류(junction leakage currents)는 일반적으로 증가하고 필드 효과 트랜지스터를 통한 전류는 일반적으로 감소한다. 따라서, 만일 열이 반도체로부터 소산되면, 재료는 낮은 온도에서 유지될 것이고 낮은 누설 전류로 인해 더 큰 전류를 운반할 것이다.
본 개시내용은 외인성 및 진성 반도체 둘 모두를 포함한다. 진성 반도체는 도핑되어 있지 않다(순수). 외인성 반도체는 도핑되어 있고, 열적 평형에서 반도체의 전자 및 홀 캐리어 농도를 변경하기 위하여 에이전트(agent)가 도입되었다는 것을 의미한다. p형(p-type)이 전자 농도보다 더 큰 홀 농도를 갖고 n형(n-type)이 홀 농도보다 더 큰 전자 농도를 갖는, p형 및 n형 반도체 둘 모두가 개시되어 있다.
탄화규소(SiC)는 우수한 물리적 및 전자적 성질을 갖고, 이는 이론적으로 규소(Si) 또는 갈륨비소(GaAs) 기판으로부터 제조된 디바이스보다 더 높은 온도, 더 높은 출력, 및 더 높은 주파수에서 작동할 수 있는 전자 디바이스의 제조를 허용할 것이다. 약 4×E6 V/cm의 높은 전기 브레이크다운 필드, 약 2.0×E7 cm/sec의 높은 포화 전자 드리프트 속도 및 대략 4.9 W/cm-°K의 높은 열 전도도는 SiC가 고주파 및 고출력 애플리케이션용으로 적합할 수 있다는 것을 가리킨다. 일부 실시예에서, 본 발명의 트랜지스터는 Si, GaAs 또는 다른 적절한 기판을 포함한다.
개시된 HEMT의 드레인 지연은 일부 양태에서 구조의 추가에 의해 처리된다. 이들 구조에서, 높은 브레이크다운을 달성하는 동시에 비정상적으로 증가하는 누설 전류 없이 드레인 지연을 감소시키기 위해 매립된 p형 층이 사용된다. p형 층은 브레이크다운 전압(breakdown voltage)을 최적화하는 것을 돕고 용이하게 충전 및 방전될 수 있어 드레인 지연의 감소를 보장한다. 일 실시예에서, p형 층은 SiC 기판 내에 형성된다.
p 영역이 기판 내에 형성된 실시예에서, 2개의 문제점이 완화될 수 있다; 1. 이온 주입(ion-implantation)을 사용하여 3족-N으로 p형 층(p-type layer)을 형성하는 것은 곤란하다. 선택적인 이온 주입은 다양한 농도의 도펀트가 다양한 영역에서 얻어지는 것을 허용함으로써 디바이스 구조의 최적화를 가능하게 한다. 이는 에피택셜 성장으로는 더욱 어려울 수 있다. 그러나, 본 발명에 따른 다양한 실시예에 따른 매립된 p 영역이 오로지 기판에 제공되거나, 기판으로부터 에피택셜 층까지 연장되거나, 또는 오로지 에피택셜 층 내에 위치될 수 있다는 것이 이해되어야만 한다. 도펀트는 이온 주입만으로써, 에피택셜 성장을 통해, 또는 둘의 조합으로 에피택셜 층 내로 통합될 수 있다. 2. 마그네슘(Mg)을 사용한 GaN의 p형 도핑은 또한 메모리 효과를 나타내고, 이는 갑작스러운 인터페이스의 형성을 방해한다.
개시된 공정 및 구조는 감소된 드레인 지연 효과를 갖는 출력 스위칭용으로 적합한 높은 전압 용량을 갖는 3족-N HEMT의 개발을 가능하게 할 수도 있다. 개시된 공정 및 구조는 또한 더 낮은 비용이 드는 더욱 소형의 디바이스 구조로 이어질 수도 있다(최적화된 필드 쉐이핑(field shaping)에 기인하여). 추가적으로, 적절한 설계로, 개시된 구조는 또한 통신 및 다른 애플리케이션용 고출력 RF 디바이스에 적용될 수 있다. 중요한 이점은, 통신 애플리케이션용으로 심각한 문제인 디바이스 메모리 효과의 최소화이다.
도 1은 본 개시내용에 따른 트랜지스터의 실시예의 단면도를 도시한다.
특히, 도 1은 트랜지스터(100)의 단면도를 도시한다. 트랜지스터(100)는 기판 층(102)을 포함할 수도 있다. 기판 층(102)은 탄화규소(SiC)로 만들어질 수도 있다. 일부 양태에서, 기판 층(102)은 반-절연성 SiC 기판, p형 기판, n형 기판 및/또는 기타 같은 종류의 것일 수 있다. 일부 양태에서, 기판 층(102)은 아주 약하게 도핑될 수도 있다. 일 양태에서, 배경 불순물 레벨(background impurity levels)은 낮을 수도 있다. 일 양태에서, 배경 불순물 레벨은 1E15/㎤ 이하일 수도 있다. 일 양태에서, 기판 층(102)은 6H, 4H, 15R, 3C SiC 등의 그룹으로부터 선택된 SiC로 형성될 수도 있고, SiC는 반-절연성이고 바나듐 또는 임의의 다른 적절한 도펀트로 도핑되거나 반-절연성 특성을 제공하는 결함을 갖는 고순도의 도핑되지 않은 것이다.
다른 양태에서, 기판 층(102)은 GaAs, GaN 또는 본 명세서에서 설명된 애플리케이션에 적합한 다른 재료일 수도 있다. 다른 양태에서, 기판 층(102)은 사파이어, 스피넬, ZnO, 실리콘, 또는 3족 질화물 재료의 성장을 지지할 수 있는 임의의 다른 재료를 포함할 수도 있다.
기판 층(102)의 재료에 따라, 핵생성 층(136)은 기판 층(102)과 트랜지스터(100) 내의 다음 층 사이에 격자 오정렬(lattice mismatch)을 감소시키기 위해 기판 층(102) 상에 형성될 수도 있다. 일 양태에서, 핵생성 층(136)은 기판 층(102) 상에 직접적으로 형성된다. 다른 양태에서, 핵생성 층(136)은 SiC 기판 층(102) 상에 형성된 SiC 에피택셜 층(들)과 같은 개재하는 층(들)을 갖고 기판 층(102) 상에 형성된다. 핵생성 층(136)은 3족 질화물과 같은 다양한 적절한 재료, 예컨대 AlxIny1-x-yGaN (여기서 0<=x<=1, 0<=y<=1, x+y<=1)를 포함할 수도 있다. 핵생성 층(136)은 금속 산화물 화학 기상 증착(MOCD), 수소화물 기상 에피택시(HVPE), 분자 비임 에피택시(MBE) 등과 같은 공지된 반도체 성장 기술을 사용하여 기판 층(102) 상에 형성될 수도 있다. 일부 실시예에서, 핵생성 층은 도핑되지 않은 AlN 또는 AlGaN과 같은 AlN 또는 AlGaN이다.
일부 실시예에서, 버퍼 층(104)은 핵생성 층(136) 상에 직접적으로 또는 핵생성 층(136) 상에 개재하는 층(들)을 갖고 형성된다. 실시예에 따라, 버퍼 층(104)은 AlxGayIn(1-x-y)N (여기서 0<=x<=1, 0<=y<=1, x+y<=1)과 같은 3족 질화물, 예컨대, GaN, 알루미늄 질화갈륨(AlGaN), 질화알루미늄(AlN) 등 또는 다른 적절한 재료와 같은 다양한 적절한 재료로 형성될 수도 있다. 일 양태에서, 버퍼 층(104)은 GaN으로 형성된다. 버퍼 층(104) 또는 이의 부분은 Fe 및/또는 C와 같은 도펀트로 도핑될 수도 있거나, 또는 다르게는 전체적으로 또는 부분적으로 도핑되지 않을 수 있다. 일 양태에서, 버퍼 층(104)은 기판 층(102) 상에 직접적으로 있다.
일 양태에서, 버퍼 층(104)은 고순도 GaN일 수도 있다. 일 양태에서, 버퍼 층(104)은 낮은-도핑된 n형(low-doped n-type)일 수도 있는 고순도 GaN일 수도 있다. 일 양태에서, 버퍼 층(104)은 또한 더 양호한 전자 구속(electron confinement)을 달성하기 위하여 배리어 층(108)에서부터 버퍼 층(104)의 반대 측면 상에, AlGaN 백 배리어(back barrier)와 같은 백 배리어로서 더 높은 밴드 갭 3족 질화물 층을 사용할 수도 있다.
일 양태에서, 버퍼 층(104)은 기판 층(102)의 상부 표면과 배리어 층(108)의 하부 표면 사이의 거리로서 정의되는 버퍼 층 두께를 가질 수도 있다. 일 양태에서, 버퍼 층 두께는 0.8 미크론(microns) 미만, 0.7 미크론 미만, 0.6 미크론 미만, 0.5 미크론 미만, 또는 0.4 미크론 미만일 수도 있다. 일 양태에서, 버퍼 층 두께는 0.8 미크론 내지 0.6 미크론, 0.7 미크론 내지 0.5 미크론, 0.6 미크론 내지 0.4 미크론, 0.5 미크론 내지 0.3 미크론, 0.4 미크론 내지 0.2 미크론, 또는 0.7 미크론 내지 0.3 미크론의 범위를 가질 수도 있다.
일 양태에서, 트랜지스터(100)는 기판 층(102)의 상부 표면과 배리어 층(108)의 하부 표면 사이의 길이로서 정의되는 개재하는 층(들) 두께를 가질 수도 있다. 일 양태에서, 개재하는 층(들) 두께는 0.8 미크론 미만, 0.7 미크론 미만, 0.6 미크론 미만, 0.5 미크론 미만, 또는 0.4 미크론 미만일 수도 있다. 일 양태에서, 개재하는 층(들) 두께는 0.8 미크론 내지 0.6 미크론, 0.7 미크론 내지 0.5 미크론, 0.6 미크론 내지 0.4 미크론, 0.5 미크론 내지 0.3 미크론, 또는 0.4 미크론 내지 0.2 미크론의 범위를 가질 수도 있다.
배리어 층(108)이 버퍼 층(104) 상에 형성될 수도 있다. 일 양태에서, 배리어 층(108)은 버퍼 층(104) 상에 직접적으로 형성될 수도 있고, 다른 양태에서, 배리어 층(108)은 개재하는 층(들)을 갖고 버퍼 층(104) 상에 형성된다. 실시예에 따라, 버퍼 층(104)은 AlxGayIn(1-x-y)N (여기서 0<=x<=1, 0<=y<=1, x+y<=1)과 같은 3족 질화물, 예컨대 AlGaN, AlN, 또는 InAlGaN, 또는 다른 적절한 재료와 같은 다양한 적절한 재료로 형성될 수도 있다. 일 양태에서, 배리어 층(108)은 AlGaN일 수도 있고, 다른 양태에서 배리어 층(108)은 AlN이다. 일 양태에서, 배리어 층(108)은 도핑되지 않을 수도 있다. 일 양태에서, 배리어 층(108)은 도핑될 수도 있다. 일 양태에서, 배리어 층(108)은 n형 재료일 수도 있다. 일부 양태에서, 배리어 층(108)은 다양한 캐리어 농도를 갖는 n형 재료의 다중 층(multiple layers)을 가질 수도 있다. 일 양태에서, 배리어 층(108)은 3족 질화물 또는 이의 조합일 수도 있다. 일 양태에서, 버퍼 층(104)의 밴드갭은 적절한 수준으로 바이어스된 때 버퍼 층(104)과 배리어 층(108) 사이의 이종 인터페이스(heterointerface)(152)에서 2차원 전자 가스(2DEG)를 형성하도록 배리어 층(108)의 밴드갭보다 적을 수도 있다. 일 양태에서, GaN일 수도 있는 버퍼 층(104)의 밴드갭은, 적절한 수준으로 바이어스된 때 버퍼 층(104)과 배리어 층(108) 사이의 이종 인터페이스(152)에서 2차원 전자 가스(2DEG)를 형성하도록 AlGaN일 수도 있는 배리어 층(108)의 밴드갭보다 적을 수도 있다.
일 양태에서, 소스(110), 드레인(112) 및 게이트(114)가 배리어 층(108) 상에 형성된다. 소스(110), 드레인(112) 및/또는 게이트(114)는 배리어 층(108) 상에 직접적으로 배열될 수도 있거나, 또는 AlN 배리어 층 상의 AlGaN 층과 같이, 배리어 층(108) 상에서 개재하는 층(들) 상에 있을 수도 있다. 다른 또는 추가적인 개재하는 층이 가능하다. 예를 들어, SiN, AlO, SiO, SiO2, AlN 등, 또는 그 조합의 스페이서 층(116)이 배리어 층(108) 또는 다른 개재하는 층 상에 제공될 수 있다. 일 양태에서, 배리어 층(108)은 소스(110) 및/또는 드레인(112) 아래에 N+ 재료(N+ material)인 영역(164)을 포함할 수도 있다. 일 양태에서, 배리어 층(108)은 Si 도핑되어 있는 소스(110) 및/또는 드레인(112) 아래에 영역(164)을 포함할 수도 있다. 일 양태에서, 영역(164) 내에 n형 도펀트가 주입된다.
게이트(114)와 드레인(112)을 보호하고 분리하기 위하여, 스페이서 층(116)이 배리어 층(108)의 버퍼 층(104) 반대 측면 상에 게이트(114), 드레인(112) 및 소스(110)에 인접하여 배열될 수도 있다. 스페이서 층(116)은 SiN, AlO, SiO, SiO2, AlN 등으로 만들어진 패시베이션 층(passivation layer) 또는 그것의 다중 층을 포함하는 조합일 수도 있다. 일 양태에서, 스페이서 층(116)은 SiN으로 만들어진 패시베이션 층이다. 일 양태에서, 스페이서 층(116)은 MOCD, 플라즈마 화학 기상 증착(CVD), 핫-필라멘트 CVD 또는 스퍼터링을 사용하여 증착될 수 있다. 일 양태에서, 스페이서 층(116)은 Si3N4의 증착을 포함할 수도 있다. 일 양태에서, 스페이서 층(116)는 절연 층을 형성한다. 일 양태에서, 스페이서 층(116)은 절연체를 형성한다. 일 양태에서, 스페이서 층(116)은 유전체(dielectric)일 수도 있다.
일부 실시예에서, 게이트(114)는 스페이서 층(116) 내에 형성된 채널에 증착되고, T-게이트는 기술 분야의 통상의 기술자에 의해 이해되는 반도체 공정 기술을 사용하여 형성된다. 다른 게이트 구성이 가능하다. 일부 실시예에서, 제2 스페이서 층(117)이 제1 스페이서 층(116) 및 게이트(114) 상에 형성되고, 필드 플레이트(132)가 제2 스페이서 층(117) 상에 제공될 수 있다. 다른 실시예에서, 예를 들어, 제1 스페이서 층(116)은 배리어 층(108) 상에 그리고 게이트(114) 상에 형성된다. 이러한 실시예에서, 필드 플레이트(132)는 제1 스페이서 층(116) 상에 직접적으로 형성될 수 있다. 필드 플레이트(132)가 게이트(114)와 중첩하거나 또는 중첩하지 않는 및/또는 다중 필드 플레이트(132)가 사용되는 다른 다중 필드 플레이트 구성이 가능하다.
본 발명의 양태에 따르면, 매립된 p 영역 또는 p형 재료 층(120)이 배리어 층(108)과 기판 층(102) 사이에서 배리어 층(108) 아래에 및/또는 기판 층(102) 내부에 형성된다. p형 재료 영역은 오로지 기판 층(102) 내에 제공되거나, 기판 층(102)으로부터 에피택셜 층까지 연장되거나, 또는 오로지 에피택셜 층 내에 위치될 수 있다. 도펀트는 이온 주입만에 의해서, 에피택셜 성장을 통해 또는 둘의 조합으로 에피택셜 층 내로 통합될 수 있다. p형 재료 층(120)은 다중 층에 걸쳐 있을 수 있고 상이한 또는 차등(graded) p-도핑의 다중 구역을 포함할 수 있다. 실시예에 따라, p형 재료 층(120) 또는 이의 부분은 트랜지스터(100) 내에 형성된 리세스(119) 내에서 p형 재료 컨택(118)으로부터 연장될 수 있고, 소스(110)까지 또는 이를 지나서 게이트(114)까지 또는 이를 지나서, 게이트(114) 이전에, 게이트(114)까지, 및/또는 트랜지스터(100)를 가로질러서 연장될 수 있다.
특정 실시예에서, p형 재료 컨택(118)은 외부 신호 또는 바이어스를 수신하도록 전기적으로 연결된다. 특정 실시예에서, 소스(110)는 연결부(138)를 통해 p형 재료 층(120)에 전기적으로 연결된다. 특정 실시예에서, 필드 플레이트(132)는 연결부(140)를 통해 소스(110)에 전기적으로 연결된다. 특정 실시예에서, 연결부(140), 연결부(138) 또는 둘 다에의 단일 연결부를 통해 필드 플레이트(132)는 소스(110)에 연결되고, 소스(110)는 p형 재료 층(120)에 연결된다. 특정 실시예에서, 트랜지스터(100)는 필드 플레이트(132)를 p형 재료 컨택(118)에 직접적으로 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 특정 실시예에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 플레이트(132)를 p형 재료 컨택(118)에 직접적으로 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 특정 실시예에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 필드 플레이트(132)를 p형 재료 컨택(118)에 직접적으로 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 특정 실시예에서, 게이트(114)는 연결부(154)를 통해 p형 재료 층(120)에 전기적으로 연결된다.
본 발명의 양태에 따르면, 기판 층(102)의 적어도 일부분은 p형 재료 층(120)을 포함할 수도 있다. 본 발명의 양태에 따르면, p형 재료 층(120)은 알루미늄(Al)의 이온 주입 및 어닐링에 의해 형성될 수도 있다. 다른 양태에서, p형 재료 층(120)은 p형 층을 형성할 수도 있는 붕소, 갈륨 또는 임의의 다른 재료 또는 이들의 조합의 이온 주입에 의해 형성될 수도 있다. 일 양태에서, p형 재료 층(120)은 임의의 GaN 층의 성장에 앞서 Al의 주입 및 어닐링에 의해 형성될 수도 있다. 일 양태에서, 이온 구현(ion implementation)은 채널링 주입(channeling implants)을 이용할 수도 있다. 일 양태에서, 채널링 주입은 기판 층(102)에의 이온 비임을 정렬하는 것을 포함할 수도 있다. 이온 비임의 정렬은 증가된 주입 효율을 초래할 수도 있다.
본 개시내용의 양태는 아주 균일한 깊이를 갖고 또한 감소된 격자 손상(lattice damage)을 초래하는 탄화규소 내에 주입된 영역을 제어가능하게 형성하기 위해 주입 채널링이 이용될 수 있다는 인식에 기초한다. 채널링은 이온이 반도체의 결정축을 따라 주입될 때 발생된다. 주입의 방향이 결정 격자의 주축에 근접한 때, 결정 격자 내의 원자는 주입의 방향에 대해 "라인 업(line up)"하는 것으로 보이고, 주입된 이온은 결정 구조에 의해 생성된 채널을 따라 이동하는 것으로 보인다. 이는 주입된 이온과 결정 격자 내의 원자 사이의 충돌의 가능성을 감소시킨다. 그 결과, 주입의 깊이는 크게 증가된다.
일반적으로, 채널링은 주입의 방향이 탄화규소 결정의 결정학적 축(crystallographic axis)의 약 ± 0.2° 이내일 때 탄화규소 내에 일어난다. 일부 양태에서, 주입은 탄화규소 결정의 결정학적 축의 ± 0.2°보다 클 수도 있지만, 그러나 주입은 덜 효과적일 수도 있다. 예를 들어, 주입의 방향이 탄화규소 결정의 결정학적 축의 약 ± 0.2°보다 클 때, 격자 내의 원자는 주입의 방향에 대해 무작위로 분포되는 것으로 보일 수도 있고, 이는 채널링 효과를 감소시킬 수도 있다. 본 명세서에서 사용된 것과 같이, 용어 "주입 각도"는 주입의 방향과 이온이 그 내로 주입되는 반도체 층의, c-축 또는 <0001> 축과 같은 결정학적 축 사이의 각도를 나타낸다. 따라서, 탄화규소 층의 c-축에 대해 약 2°보다 작은 주입 각도가 채널링을 초래할 것으로 기대될 수도 있다. 그러나, 다른 주입 각도도 역시 이용될 수도 있다.
일 양태에서, p형 재료 층(120)은 25 ℃에서 1E13 ㎠의 도즈(dose)로 E1 = 100 keV의 주입 에너지를 갖는 채널링 조건으로 주입된 4H-SiC 내에 27Al의 이온 주입에 의해 형성될 수도 있다. 일 양태에서, p형 재료 층(120)은 25 ℃에서 1E13 ㎠의 도즈로 E2 = 300 keV의 주입 에너지를 갖는 채널링 조건으로 주입된 4H-SiC 내에 27Al의 이온 주입에 의해 형성될 수도 있다. 그러나, 다른 주입 에너지 및 도즈도 역시 고려된다. 예를 들어, 일부 양태에서 주입 에너지는 20 keV 내지 80 keV, 80 keV 내지 120 keV, 120 keV 내지 160 keV, 160 keV 내지 200 keV, 200 keV 내지 240 keV, 240 keV 내지 280 keV, 280 keV 내지 340 keV, 340 keV 내지 400 keV, 20 keV 내지 400 keV, 및/또는 80 keV 내지 340 keV일 수도 있고; 일부 양태에서 주입 도즈는 0.6E13 ㎠ 내지 0.8E13 ㎠, 0.8E13 ㎠ 내지 1.2E13 ㎠, 1.2E13 ㎠ 내지 1.6E13 ㎠, 1.6E13 ㎠ 내지 2E13 ㎠, 0.6E13 ㎠ 내지 2E13 ㎠, 및/또는 0.8E13 ㎠ 내지 1.2E13 ㎠일 수도 있다. 추가적으로, p형 재료 층(120)은 붕소(B), 갈륨(Ga) 및/또는 기타 같은 종류의 것과 같은 다른 재료의 주입에 의해 형성될 수도 있고, 고온 어닐에 의해 후속될 수도 있다는 것을 알아야 한다.
일 양태에서, 이온 주입은 딥 레이어(deep layer)인 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 1 ㎛ 이하의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.7 ㎛ 이하의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.5 ㎛ 이하의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.3 ㎛ 내지 0.5 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.2 ㎛ 내지 0.6 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.4 ㎛ 내지 0.6 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.6 ㎛ 내지 0.8 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.6 ㎛ 내지 1.6 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 0.6 ㎛ 내지 2.1 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 1 ㎛ 내지 5 ㎛의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, p형 재료 층(120) 주입 및/또는 도핑은 5E15 내지 5E17 per ㎤ 의 범위일 수도 있고 5 ㎛까지의 깊이까지 연장될 수도 있다.
일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.05 ％ 내지 0.3 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.05 ％ 내지 0.1 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.1 ％ 내지 0.15 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.15 ％ 내지 0.2 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.2 ％ 내지 0.25 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 기판 층(102)의 두께의 0.25 ％ 내지 0.3 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다.
p형 재료 층(120)은 기판 층(102) 내부에 주입될 수도 있고 이어서 어닐링될 수도 있다. 어닐링은 주입이 활성화되는 것을 허용할 수도 있다. 일 양태에서, 마스킹 층 재료가 주입 동안 이용될 수도 있다. 일부 양태에서, p형 재료 층(120)의 어닐링 동안, 높은 온도에서 기판의 해체를 방지하기 위해 웨이퍼 표면을 덮도록 캡 층 재료가 이용될 수도 있다. 일단 p형 재료 층(120)이 형성되었다면, 마스킹 층 재료가 제공될 수 있다. 어닐링은 5분 내지 30분 동안 1500 내지 1850 ℃의 온도 범위에서 수행될 수도 있다. 다른 어닐링 시간 및 온도 프로파일도 역시 고려된다.
일부 양태에서, 기판 층(102)은 p형 재료 SiC 기판으로 만들어질 수도 있다. 게다가 이 양태에서, p형 재료 SiC 기판인 기판 층(102)은 이어서 추가적인 p형 층의 주입을 포함한 본 명세서에 기술된 바와 같은 공정을 거칠 수도 있다.
도 2 내지 도 34는 본 발명의 다양한 실시예 및 양태를 도시하고 다양한 실시예 및 도면에서 동일한 참조부호가 유사한 부품을 나타낸다. 일 실시예에 기술된 특징은 다른 실시예에 추가될 수 있거나 또는 다른 실시예의 특징을 대체할 수 있다는 것이 이해되어야 한다.
도 2 및 도 3에 도시된 바와 같이, 기판 층(102)은 p+ 층(106)을 포함할 수도 있다. p+ 층(106)은 충전 시간 상수(charging time constants)를 감소시키고 컨택 형성을 달성하기 위하여 사용될 수도 있다. 일부 양태에서, p+ 층(106)은 또한 이온 주입 및 어닐링에 의해 형성될 수도 있다. p+ 층(106)은 최소의 달성 가능한 시트 저항(sheet resistance)으로 가능한 한 높게 도핑될 수도 있다. 일부 양태에서, p+ 층(106)은 게이트 - 소스 영역 내에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 게이트 - 소스 영역 내에 및 또한 부분적으로 게이트(114) 아래에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 이하에서 더욱 상세하게 기술된 바와 같이 제한된 구역 내에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.6 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.5 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.4 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.3 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.2 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.1 ㎛ 내지 0.6 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.5 ㎛ 내지 0.6 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.4 ㎛ 내지 0.5 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.3 ㎛ 내지 0.4 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.2 ㎛ 내지 0.3 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.1 ㎛ 내지 0.3 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.05 ㎛ 내지 0.25 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.15 ㎛ 내지 0.25 ㎛일 수도 있다.
일 양태에서, 소스(110)는 p+ 층(106) 상에 p형 재료 컨택(118)을 가질 수도 있다. p형 재료 컨택(118)은 버퍼 층(104) 및 배리어 층(108) 내에 제공된 리세스(119) 내에서 p+ 층(106) 상에 형성될 수도 있다. p형 재료 컨택(118)은 p+ 층(106)에 전기적으로 결합될 수도 있다. 리세스는 p형 재료 컨택(118)이 거기에 생성되는 것을 허용하도록 p+ 층(106)까지 아래로 연장될 수도 있다. 리세스(119)는 에칭에 의해 형성될 수도 있고, 또한 리세스(119)를 한정하기 위한 재료를 사용할 수도 있다. 재료는 리세스(119)가 생성된 후에 제거될 수도 있다.
일 양태에서, 소스(110)는 p형 재료 층(120) 상에 p형 재료 컨택(118)을 가질 수도 있다. p형 재료 컨택(118)은 버퍼 층(104) 및 배리어 층(108) 내에 제공된 리세스(119) 내에서 p형 재료 층(120) 상에 형성될 수도 있다. p형 재료 컨택(118)은 p형 재료 층(120)에 전기적으로 결합될 수도 있다. 리세스(119)는 p형 재료 컨택(118)이 거기에 생성되는 것을 허용하기 위하여 p형 재료 층(120)까지 아래로 연장될 수도 있다. 리세스(119)는 에칭에 의해 형성될 수도 있고, 또한 리세스(119)를 한정하기 위한 재료를 사용할 수도 있다. 재료는 리세스(119)가 생성된 후에 제거될 수도 있다.
일 양태에서, p형 재료 컨택(118)은 도 1에 도시된 파선 박스에 의해 지시된 것과 같이 제공된 리세스(119) 내에서 트랜지스터(100)의 일 층 내에 또는 그 상에 형성될 수도 있다. 이 양태에서, 리세스(119)는 트랜지스터(100)의 표면에서 부분적인 리세스, 부분적인 트렌치(trench) 등으로서 구성될 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부를 형성하도록 p-도펀트로 주입될 수도 있고 및/또는 도핑될 수도 있다. 일 양태에서, 층은 p형 재료 컨택(118)이 그 상에 제공되는 에피택셜 재료일 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부을 형성하도록 p-도펀트로 층 또는 다른 층의 에피택셜 성장 동안 주입될 수도 있고 및/또는 도핑될 수도 있다. 비록 나머지 도면에 도시되지는 않았을 지라도, 이 양태는 본 명세서에 도시된 또는 기술된 트랜지스터(100)의 임의의 양태에 포함될 수도 있다.
일 양태에서, p형 재료 컨택(118)은 도 1에 도시된 하부 파선 박스에 의해 지시된 것과 같이 버퍼 층(104)까지 아래로 제공된 리세스(119) 내에서 버퍼 층(104) 내에 또는 그 상에 형성될 수도 있다. 이 양태에서, 리세스(119)는 트랜지스터(100)의 표면에서 부분적인 리세스, 부분적인 트렌치 등으로서 구성될 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부를 형성하도록 p-도펀트로 주입될 수도 있고 및/또는 도핑될 수도 있다. 일 양태에서, 버퍼 층(104)은 p형 재료 컨택(118)이 그 상에 제공되는 에피택셜 재료일 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부를 형성하도록 p-도펀트로 버퍼 층(104) 또는 다른 층의 에피택셜 성장 동안 주입될 수도 있고 및/또는 도핑될 수도 있다. 비록 나머지 도면에 도시되지는 않았을 지라도, 이 양태는 본 명세서에 도시된 또는 기술된 트랜지스터(100)의 임의의 양태에 포함될 수도 있다.
일 양태에서, p형 재료 컨택(118)은 도 1에 도시된 상부 파선 박스에 의해 지시된 것과 같이 배리어 층(108) 내에 또는 그 상에 형성될 수도 있다. 이 양태에서, 리세스(119)는 형성될 수도 또는 형성되지 않을 수도 있다. 만일 리세스(119)가 형성된다면, 리세스(119)는 트랜지스터(100)의 표면에서 부분적인 리세스, 부분적인 트렌치 등으로서 구성될 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부를 형성하도록 p-도펀트로 주입될 수 있고 및/또는 도핑될 수도 있다. 일 양태에서, 배리어 층(108)은 p형 재료 컨택(118)이 그 상에 제공되는 에피택셜 재료일 수도 있다. 일 양태에서, p형 재료 컨택(118) 아래 또는 인접하는 영역 또는 구역은 p형 재료 층(120) 및/또는 p+ 층(106)과 전기적인 연결부를 형성하도록 p-도펀트로 배리어 층(108) 또는 다른 층의 에피택셜 성장 동안 주입될 수도 있고 및/또는 도핑될 수도 있다. 비록 나머지 도면에 도시되지는 않았을 지라도, 이 양태는 본 명세서에 도시된 또는 기술된 트랜지스터(100)의 임의의 양태에 포함될 수도 있다.
일 양태에서, 스페이서 층(116)이 배리어 층(108) 상에 제공될 수도 있다. 일 양태에서, 제2 스페이서 층(117)이 게이트(114) 및 제1 스페이서 층(116) 위에 제공될 수도 있다. 일 양태에서, 스페이서 층(116)은 유전체와 같은 비-도전성 재료를 포함할 수도 있다. 일 양태에서, 스페이서 층(116)은 다수의 유전체의 다양한 층 또는 유전체 층의 조합을 포함할 수도 있다. 일 양태에서, 스페이서 층(116)은 매우 다양한 두께일 수도 있지만, 두께의 적절한 범위는 대략 0.05 내지 2 미크론일 수도 있다.
일 양태에서, 스페이서 층(116)은 Al, Ga, 또는 In의 합금과 같은 다양한 3족 원소를 갖는 3족 질화물 재료와 같은 재료를 포함할 수도 있고, 적절한 스페이서 층 재료는 AlxInyGa1-x-y (여기서 0<=x<=1 및 0<=y<=1, x+y<=1)일 수 있다.
도 4는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시하고; 그리고 도 5는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
도 4 및 도 5에 도시된 바와 같이, 에피택셜 층(202)은 기판 층(102) 상에 형성될 수도 있다. 일 양태에서, 에피택셜 층(202)은 기판 층(102) 상에 형성될 수도 있다. 일 양태에서, 에피택셜 층(202)은 기판 층(102) 상에 직접적으로 형성될 수도 있다. 도 4 및 도 5의 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있다. 일부 양태에서, p형 재료 층(120)은 기판 층(102)이 GaAs, GaN 또는 기타 같은 종류의 기판 재료를 포함하는 특정 양태에서 에피택셜 층(202) 내에 있을 수도 있다. 일부 양태에서, 에피택셜 층(202)은 3족 질화물 재료일 수도 있다. 일부 양태에서, 에피택셜 층(202)은 하나보다 많은 3족 질화물 재료일 수도 있다.
일 양태에서, 에피택셜 층(202)은 SiC로 형성된다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고 SiC일 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고 SiC일 수도 있고 p형 재료 층(120)는 Al 및/또는 Br을 포함할 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고 SiC일 수도 있고 p형 재료 층(120)은 Al 및/또는 Br의 주입을 포함할 수도 있다.
일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고, GaN일 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고 GaN일 수도 있고 p형 재료 층(120)은 마그네슘(Mg), 탄소(C), 및/또는 아연을 포함할 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내에 있을 수도 있고, GaN일 수도 있고 p형 재료 층(120)은 마그네슘(Mg), 탄소(C), 및/또는 아연의 주입을 포함할 수도 있다.
일 양태에서, 에피택셜 층(202)은 기판 층(102)의 상부에 배열될 수도 있다. 일 실시예에서, 에피택셜 층(202)은 기판 층(102)의 상부에 직접적으로 배열될 수도 있다. 일 양태에서, 버퍼 층(104)은 에피택셜 층(202)의 상부에 배열될 수도 있다. 일 양태에서, 버퍼 층(104)은 에피택셜 층(202)의 상부에 직접적으로 배열될 수도 있다. 일 양태에서, p형 재료 층(120)은 에피택셜 층(202) 내부에 주입될 수도 있고 이어서 본 명세서에서 기술된 바와 같이 어닐링될 수도 있다. 게다가 이 양태에서, 에피택셜 층(202)은 이어서 본 명세서에 기술된 바와 같은 공정에 거칠 수도 있고 p+ 층(106)의 형성 및/또는 주입을 포함할 수도 있다.
일 양태에서, 에피택셜 층(202)은 기판 층(102)의 상부에 배열될 수도 있고 버퍼 층(104)은 에피택셜 층(202) 상에 형성될 수도 있다. 일 양태에서, 에피택셜 층(202)은 기판 층(102)의 상부에 배열될 수도 있고 버퍼 층(104)은 에피택셜 층(202) 상에 직접적으로 형성될 수도 있다.
일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 10 ％ 내지 20 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 20 ％ 내지 30 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 30 ％ 내지 40 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 40 ％ 내지 50 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 50 ％ 내지 60 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 60 ％ 내지 70 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 70 ％ 내지 80 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다. 일 양태에서, 이온 주입은 에피택셜 층(202)의 두께의 80 ％ 내지 90 ％의 두께를 갖는 p형 재료 층(120)을 초래할 수도 있다.
다른 양태에서, 에피택셜 층(202)은 p형 재료를 이용할 수도 있고 에피택셜 층(202)은 기판 층(102)의 상부에 배열될 수도 있다. 다른 양태에서, 에피택셜 층(202)은 p형 재료를 이용할 수도 있고 에피택셜 층(202)은 기판 층(102)의 상부에 직접적으로 배열될 수도 있다. 이와 관련하여, 특정 양태에서, p형 재료 층(120)을 갖는 에피택셜 층(202)을 초래하고 p형 재료 층(120)을 형성하기 위해 본 명세서에서 기술된 바와 같은 주입을 필요로 하지 않을 수도 있는 p형 재료 에피택셜 층(202)이 성장될 수도 있다. 그 후에, 에피택셜 층(202)은 이어서 본 명세서에서 기술된 바와 같이 p+ 층(106)의 주입을 포함하는 공정을 거칠 수도 있다. 일부 양태에서, 에피택셜 층(202)은 오프-축 배향 웨이퍼(off-axis oriented wafers)를 이용한 에피택셜 성장에 의해 형성될 수도 있다.
도 5는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다. 도 5 양태에서, 에피택셜 층(202)은 p형 재료로 형성될 수도 있고 에피택셜 층(202)은 기판 층(102)의 상부 상에 배열될 수도 있다. 일 양태에서, 에피택셜 층(202)은 p형 재료로 형성될 수도 있고 에피택셜 층(202)은 기판 층(102)의 상부 상에 직접적으로 배열될 수도 있다. 이 양태에서, 전체 에피택셜 층(202)은 p형 재료 층(120)을 형성할 수도 있다. 그런 후, 에피택셜 층(202)은 이어서 본 명세서에 기술된 바와 같이 p+ 층(106)의 주입을 포함한 공정을 거칠 수도 있다.
일부 양태에서, p형 재료 층(120)은 또한 표면에 직각을 이루는 변화하는 도핑 및/또는 주입 프로파일을 갖도록 구성될 수도 있다. 일부 양태에서, p형 재료 층(120)은 또한 도면의 단면도 내로 연장하는 표면에 직각을 이루는 변화하는 프로파일을 갖도록 구성될 수도 있다. 프로파일은 원하는 브레이크다운 전압, 디바이스 크기, 스위칭 시간 등을 달성하도록 최적화될 수도 있다.
일 양태에서, p형 재료 층(120)은 도 2, 도 4 및 도 6에 도시된 바와 같이 특정 애플리케이션을 위해 트랜지스터(100) 아래에 균일하게 존재할 수도 있다. 일 양태에서, p형 재료 층(120)은 도 2, 도 4 및 도 6에 도시된 것과 같이 파워 스위칭(power switching) 애플리케이션을 위해 트랜지스터(100) 아래에 균일하게 존재할 수도 있다.
RF 애플리케이션과 같은 특정 애플리케이션을 위한 다른 양태에서, p형 재료 층(120)은 도 3 및 도 5에 도시되고 아래에서 더욱 상세하게 기술된 바와 같이 트랜지스터(100)의 게이트 - 소스 영역의 부분 내에서와 같은 제한된 구역 내에 위치될 수도 있다.
일부 양태에서, 드레인(112)에서부터 소스(110)까지의 전압의 일부는 p형 재료 층(120) 영역 내에서 강하될 수도 있다. 이는 또한 측면 방향에서 채널을 고갈시킬 수도 있다. 측면 고갈(lateral depletion)은 측면 필드(lateral field)를 감소시키고 브레이크다운 전압을 증가시킬 수도 있다. 다르게는, 필요한 브레이크다운 전압을 위해 더욱 소형의 구조가 얻어질 수 있다. p형 재료 층(120)은 인가된 드레인 전압을 유지하기 위해 요구되는 버퍼의 C 또는 Fe 도핑을 갖기 위한 필요성을 없앨 수도 있다. C 및 Fe의 제거는 작동 조건 하에서 감소된 전류 감소로 이어진다(트래핑 없음). 더욱이, 일부 양태에서 p형 재료 층(120)은 필드를 지지할 수도 있다.
일부 양태에서, 에피택셜 층(202)은 도 4, 도 5 및 도 6에 도시된 것과 같은 p+ 층(106)을 포함할 수도 있다. p+ 층(106)은 충전 시간 상수를 감소시키고 컨택 형성을 달성하기 위하여 사용될 수도 있다. 일부 양태에서, p+ 층(106)은 또한 이온 주입 및 어닐링을 통해 형성될 수도 있다. p+ 층(106)은 최소의 달성 가능한 시트 저항으로 가능한 한 높게 도핑될 수도 있다. 일부 양태에서, p+ 층(106)은 게이트 - 소스 영역 내에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 게이트 - 소스 영역 내에 및 또한 부분적으로 게이트(114) 아래에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 이하에서 더욱 상세하게 기술된 바와 같이 제한된 구역 내에 존재할 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.3 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.2 ㎛ 미만일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.1 내지 0.3 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.05 내지 0.25 ㎛일 수도 있다. 일부 양태에서, p+ 층(106)은 두께가 0.15 내지 0.25 ㎛일 수도 있다.
도 7은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 7은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 도 7 양태는 버퍼 층(104)이 고순도 GaN의 상부 부분(602)을 포함할 수도 있고 버퍼 층(104)이 또한 더 양호한 전자 구속을 달성하기 위해 AlGaN 백 배리어를 형성할 수도 있는 하부 부분(604)을 포함할 수도 있다는 것을 도시한다. 일 양태에서, 백 캐리어를 형성하는 하부 부분(604)은 n형의 AlGaN일 수도 있다. 백 캐리어 구조는 본 개시내용의 양태 중 어느 하나에서 구현될 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 버퍼 층(104)은 페르미 레벨(Fermi level)이 밴드갭의 상반부에 있는 고순도 형태이도록 설계될 수도 있고, 이는 GaN HEMT에서 보통 관찰되는 느린 트래핑 효과(trapping effects)를 최소화한다. 이와 관련하여, 페르미 레벨 아래의 트랩(traps)은 항상 채워지고 따라서 낮은 과도 상태(transients)가 방지될 수도 있다. 일부 양태에서, 버퍼 층(104)은 양호한 결정질 품질(crystalline quality)을 달성하는 것과 일치하여 가능한 한 얇을 수도 있다. 출원인은 이미 양호한 품질의 0.4 ㎛ 층을 증명하였다.
본 개시내용의 트랜지스터(100)의 양태에서, AlxInyGa1-x-y (여기서 0<=x<=1 및 0<=y<=1, x+y<=1) 핵생성 층(136) 또는 버퍼 층(104)이 MOCD(금속 유기 화학 기상 증착), HVPE(수소화물 기상 에피택시) 또는 MBE(분자 비임 에피택시)와 같은 에피택셜 결정 성장 방법을 통해 기판 층(102) 상에서 성장될 수도 있다. 핵생성 층(136)의 형성은 기판 층(102)의 재료에 의존할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 버퍼 층(104)은 측면 에피택셜 과성장(LEO; Lateral Epitaxial Overgrowth)으로 형성될 수도 있다. LEO는 예를 들어 GaN 층의 결정질 품질을 개선할 수 있다. HEMT의 반도체 층이 에피택셜일 때, 각 에피택셜 층이 그 상에서 성장되는 층은 디바이스의 특성에 영향을 미칠 수도 있다. 예를 들어, LEO는 에피택셜 GaN 층에서 전위 밀도(disloction density)를 감소시킬 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)의 주입은 도 2, 도 4 및 도 6에 도시된 것과 같이 트랜지스터(100)의 전체 길이를 확장시킬 수도 있다. 일부 양태에서, p형 재료 층(120)의 주입은 도 3 및 도 5에 도시된 것과 같이 트랜지스터(100)의 길이를 부분적으로 연장시킬 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)은 p형 재료 층(120)의 길이를 제한하도록 중화될 수도 있다. 일 양태에서, 중화(neutralizing)는 불순물의 주입을 포함할 수도 있다. 일 양태에서, p형 재료 층(120)을 중화하는 것은 반대 극성의 재료로 p형 재료 층(120)의 전하를 흡수하는 것을 포함할 수도 있다. p형 재료 층(120)의 길이를 제한하기 위한 다른 방법은 p형 재료 층(120)을 에칭하는 것일 수도 있다. p형 재료 층(120)의 길이를 제한하기 위한 다른 방법은 주입을 위한 구역을 제한하기 위해 마스킹 재료를 사용하는 것일 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)은 p형 재료 층(120)을 성장시킴에 의해서 형성될 수도 있다. 성장은 예를 들어 에피택셜일 수도 있다. p형 재료 층(120)의 길이를 제한하기 위하여, p형 재료 층(120)은 에칭되거나 다르게 중화될 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 기판 층(102)은 에칭될 수도 있고 p형 재료 층(120)은 p형 재료 층(120)을 성장시킴으로써 형성될 수도 있다. 일 양태에서, 성장은 에피택셜일 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)은 SiC로 형성된 에피택셜 층일 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층일 수도 있고 SiC일 수도 있고 p형 재료 층(120)은 Al 및/또는 Br을 포함할 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층일 수도 있고 SiC일 수도 있고 p형 재료 층(120)은 Al 및/또는 Br의 주입을 포함할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)은 에피택셜 층일 수도 있고 GaN일 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층일 수도 있고 GaN일 수도 있고 p형 재료 층(120)은 마그네슘(Mg), 탄소(C) 및/또는 아연을 포함할 수도 있다. 일부 양태에서, p형 재료 층(120)은 에피택셜 층일 수도 있고 GaN일 수도 있고 p형 재료 층(120)은 마그네슘(Mg), 탄소(C) 및/또는 아연의 주입을 포함할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 기판 층(102)은 에칭될 수도 있고 p+ 층(106)은 p+ 층(106)을 성장시킴으로써 형성될 수도 있다. 일 양태에서, 성장은 에피택셜일 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p+ 층(106)은 SiC로 형성된 에피택셜 층일 수도 있다. 일부 양태에서, p+ 층(106)은 에피택셜 층일 수도 있고 SiC일 수도 있고 p+ 층(106)은 Al 및/또는 Br을 포함할 수도 있다. 일부 양태에서, p+ 층(106)은 에피택셜 층일 수도 있고 SiC일 수도 있고 p+ 층(106)은 Al 및/또는 Br의 주입을 포함할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p+ 층(106)은 에피택셜 층일 수도 있고 GaN일 수도 있다. 일부 양태에서, p+ 층(106)은 에피택셜 층일 수도 있고 GaN일 수도 있고 p+ 층(106)은 마그네슘(Mg), 탄소(C) 및/또는 아연을 포함할 수도 있다. 일부 양태에서, p+ 층(106)은 에피택셜 층일 수도 있고 GaN일 수도 있고 p+ 층(106)은 마그네슘(Mg), 탄소(C) 및/또는 아연의 주입을 포함할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 기판 층(102)은 탄화규소일 수도 있고 탄소 면(carbon face)을 포함할 수도 있다. 일 양태에서, 기판 층(102)은 탄화규소일 수도 있고 버퍼 층(104)에 인접하여 배열된 탄소 면을 포함할 수도 있다. 일 양태에서, 기판 층(102)은 탄화규소일 수도 있고 탄소 면을 포함할 수도 있고 기판 층(102)은 버퍼 층(104)에 인접하여 배열되도록 플립될(flipped) 수도 있다. 이 양태에서, 버퍼 층(104)은 기판 층(102)의 탄소 면에 인접하여 질소 면(nitrogen face)을 갖는 GaN일 수도 있다. 일 양태에서, 버퍼 층(104)은 기판 층(102)의 탄소 면에 인접하는 N층 및/또는 질소 면을 갖는 교호의(alternating) GaN 및 N층을 갖는 GaN일 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 버퍼 층(104)은 무극성 GaN을 포함할 수도 있다. 일 양태에서, 버퍼 층(104)은 반극성 GaN을 포함할 수도 있다. 일 양태에서, 버퍼 층(104)은 핫월 에피택시(hot wall epitaxy)를 포함할 수도 있다. 일 양태에서, 버퍼 층(104)은 0.15 미크론 내지 0.25 미크론, 0.2 미크론 내지 0.3 미크론, 0.25 미크론 내지 0.35 미크론, 0.3 미크론 내지 0.35 미크론, 0.35 미크론 내지 0.4 미크론, 0.4 미크론 내지 0.45 미크론, 0.45 미크론 내지 0.5 미크론, 0.5 미크론 내지 0.55 미크론, 또는 0.15 미크론 내지 0.55 미크론 범위의 두께를 갖는 핫월 에피택시를 포함할 수도 있다. p형 재료 층(120)은 재료 재료 불순물로 인한 문제 및 브레이크다운을 회피하는 것을 도울 수도 있다. 예를 들어, p형 재료 층(120) 없이, 트랜지스터(100)는 불순물이 필요할 수도 있고, 이는 잘 방전되지 않는다. p형 재료 층(120)은 소스(110) 아래에 형성될 수도 있고, 디바이스의 게이트(114)를 향해 연장될 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p형 재료 층(120)은 도 2, 도 4 및 도 6에 도시된 바와 같이 전체 거리를 연장되어 유지될 수도 있다. 일 양태에서, p형 재료 층(120)은 일반적으로 도 3 및 도 5에 도시된 바와 같이 전체 길이로 연장되고 유지될 수도 있다.
본 개시내용의 다른 양태에서, p형 재료 층(120)은 도 3 및 도 5에 도시된 바와 같이 화살표(LENGTH P 120)에 의해 도시된 바와 같이 트랜지스터(100)의 전체 구역에 걸쳐서 연장되지 않을 수도 있다. 이와 관련하여, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 선택적으로 배열될 수도 있고, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 전체 길이에 걸쳐서 배열되고 선택적으로 제거될 수도 있고, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 전체 길이에 걸쳐서 배열되고 선택적으로 전기적으로 중화될 수도 있는 등의 방법으로 형성될 수도 있다. 그런 이유로, 이하에서 기술된 p형 재료 층(120)의 구체적인 구조는 이하에서 언급된 작동 구조 및 배열을 갖는 p형 재료 층(120)을 초래하는 이들 공정 중 임의의 것을 망라한다. 다시 말해, p형 재료 층(120)의 길이 및/또는 크기는 부분적으로 전기적으로 중화된, 부분적으로 에칭된 등의 부분을 포함하지 않는다. p형 재료 층(120)의 길이 및/또는 크기는 트랜지스터(100)의 애플리케이션, 트랜지스터(100)에 대한 필요조건 등에 의존한다. 게이트(114)를 지나서 연장하지 않도록 p형 재료 층(120)을 제한하는 것은 특정 트랜지스터 애플리케이션을 위한 RF 성능에 대한 부정적인 영향을 방지한다.
이하에서 추가 기술되는 양태를 참조하여, p형 재료 층(120)은 화살표(LENGTH P 120)에 평행하게 수평으로 연장될 수도 있다. 더욱이, p형 재료 층(120)은 화살표(LENGTH P 120)에 직각이고 도시된 바와 같이 트랜지스터(100)의 컴포넌트를 통해 연장하는 선에 의해 한정된 지점까지 화살표(LENGTH P 120)에 평행하게 수평으로 연장될 수도 있다.
본 개시내용 중, 일 양태에서, p형 재료 층(120)은 도 3에 도시된 바와 같이 적어도 소스(110) 아래로부터 게이트(114)의 제1 에지(124)를 향해 측면으로(laterally) 연장될 수도 있다. 본 개시내용 중, 일 양태에서, p형 재료 층(120)은 적어도 소스(110) 아래로부터 게이트(114)의 제1 에지(124) 아래의 위치까지 측면으로 연장될 수도 있다.
본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.7 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다. 본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.5 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다. 본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.3 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다. 본 개시내용 중, 일 양태에서, p형 재료 층(120)은 적어도 소스(110) 아래로부터 게이트(114)의 제2 에지(122) 아래의 위치까지 수평으로 연장될 수도 있다. 본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.7 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다. 본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.5 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다. 본 개시내용의 특정 양태에서, p형 재료 층(120)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.3 ㎛ 이내의 지점까지 수평으로 연장될 수도 있다.
다른 양태에서, p형 재료 층(120)의 길이(LENGTH P 120)는 도 3에 도시된 바와 같이 다른 컴포넌트의 위치 및/또는 길이에 관련하여 보여질 수 있다. 길이(SD)는 도 3에서 선(150)에 의해 도시된 바와 같이 소스(110)의 에지(142)와 드레인(112)의 에지(144) 사이의 길이일 수도 있다.
일 양태에서, p형 재료 층(120)의 길이는 SD의 길이의 10 ％로부터 20 ％까지 연장될 수도 있고, 이는 p형 재료 층(120)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 10 ％ 내지 20 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p형 재료 층(120)의 길이는 SD의 길이의 20 ％로부터 30 ％까지 연장될 수도 있고, 이는 p형 재료 층(120)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 20 ％ 내지 30 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p형 재료 층(120)의 길이는 SD의 길이의 30 ％로부터 40 ％까지 연장될 수도 있고, 이는 p형 재료 층(120)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 30 ％ 내지 40 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p형 재료 층(120)의 길이는 SD의 길이의 40 ％로부터 50 ％까지 연장될 수도 있고, 이는 p형 재료 층(120)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 40 ％ 내지 50 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p형 재료 층(120)의 길이는 SD의 길이의 50 ％로부터 60 ％까지 연장될 수도 있고, 이는 p형 재료 층(120)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 50 ％ 내지 60 ％ 연장될 수도 있다는 것을 의미한다.
본 개시내용 중, 일 양태에서, p+ 층(106)은 도면에서 도시된 바와 같이 화살표(LENGTH P+ 106)에 의해 도시된 바와 같이 기판 층(102)의 전체 구역에 걸쳐서 연장되지 않을 수도 있다. 이와 관련하여, p+ 층(106)은 아래에서 상세하게 기술된 바와 같이 선택적으로 배열될 수도 있고, p+ 층(106)은 아래에서 상세하게 기술된 바와 같이 전체 길이에 걸쳐서 배열되고 선택적으로 제거될 수도 있고, p+ 층(106)은 이하에서 상세하게 기술된 바와 같이 전체 길이에 걸쳐서 배열되고 선택적으로 전기적으로 중화될 수도 있는 등의 방법으로 형성될 수도 있다. 그에 따라서, 이하에서 기술된 p+ 층(106)의 구체적인 구조는 이하에서 언급된 바와 같은 작동 구조 및 배열을 갖는 p+ 층(106)을 초래하는 이들 구성 중 임의의 것을 포함한다. 다시 말해, p+ 층(106)의 길이 및/또는 크기는 부분적으로 전기적으로 중화되거나 또는 부분적으로 에칭된 부분을 포함하지 않는다. p+ 층(106)의 길이 및/또는 크기는 트랜지스터(100)의 애플리케이션, 트랜지스터(100)의 필요조건 등에 의존할 수도 있다.
이하에서 추가 기술되는 양태를 참조하여, p+ 층(106)은 화살표(LENGTH P+ 106)에 평행하게 수평으로 연장될 수도 있다. 더욱이, p+ 층(106)은 화살표 LENGTH P+ 106에 직각이고 도시된 것과 같이 트랜지스터(100)의 컴포넌트를 통해 연장하는 선에 의해 한정된 지점까지 화살표(LENGTH P+ 106)에 평행하게 수평으로 연장될 수도 있다.
본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.7 ㎛ 이내의 지점까지 연장될 수도 있다. 본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.5 ㎛ 이내의 지점까지 연장될 수도 있다. 본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제1 에지(124)의 약 0 내지 약 0.3 ㎛ 이내의 지점까지 연장될 수도 있다. 본 개시내용 중, 일 양태에서, p+ 층(106)은 적어도 소스(110) 아래로부터 게이트(114)의 제2 에지(122) 아래의 지점까지 측면으로 연장될 수 있다. 본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.7 ㎛ 이내의 지점까지 연장될 수도 있다. 본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.5 ㎛ 이내의 지점까지 연장될 수도 있다. 본 개시내용의 특정 양태에서, p+ 층(106)은 게이트(114)의 제2 에지(122)의 약 0 내지 약 0.3 ㎛ 이내의 지점까지 연장될 수도 있다.
다른 양태에서, p+ 층(106)의 길이(LENGTH P+ 106)는 도 3에 도시된 바와 같이 길이(SD)에 기초한 다른 컴포넌트의 위치 및/또는 길이에 관련하여 보여질 수 있다. 이 경우 길이(SD)는 도 3에서 도시된 바와 같이 소스(110)의 에지(142)와 드레인(112)의 에지(144) 사이의 길이일 수도 있다.
일 양태에서, p+ 층(106)의 길이는 SD의 길이의 10 ％로부터 20 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 10 ％ 내지 20 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 20 ％로부터 30 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 20 ％ 내지 30 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 30 ％로부터 40 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 30 ％ 내지 40 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 40 ％로부터 50 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 40 ％ 내지 50 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 50 ％로부터 60 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 50 ％ 내지 60 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 60 ％로부터 70 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 60 ％ 내지 70 ％ 연장될 수도 있다는 것을 의미한다. 일 양태에서, p+ 층(106)의 길이는 SD의 길이의 70 ％로부터 80 ％까지 연장될 수도 있고, 이는 p+ 층(106)이 소스(110)의 에지(142)를 지나서 드레인(112)을 향해 70 ％ 내지 80 ％ 연장될 수도 있다는 것을 의미한다.
게이트 컨택이 소스(110)와 드레인(112) 사이의 게이트(114)를 위해 제공될 수도 있다. 더욱이, 본 개시의 특정 양태에서, 게이트 컨택은 배리어 층(108) 상에 배치될 수도 있다. 일 양태에서, 게이트 컨택은 배리어 층(108) 상에 직접적으로 배치될 수도 있다.
게이트(114)는 백금(Pt), 니켈(Ni), 및/또는 금(A)으로 형성될 수도 있지만, 그러나 쇼트키 효과를 달성하는 것으로 기술 분야의 숙련자에게 알려진 다른 금속이 사용될 수도 있다. 일 양태에서, 게이트(114)는 3층 구조를 가질 수도 있는 쇼트키 게이트 컨택(Schottky gate contact)을 포함할 수도 있다. 이러한 구조는 일부 재료의 높은 접착력(adhesion) 때문에 이점을 가질 수도 있다. 일 양태에서, 게이트(114)는 높은 도전성 금속의 오버레이어(overlayer)를 더 포함할 수도 있다. 일 양태에서, 게이트(114)는 T-형상 게이트로서 구성될 수도 있다.
다른 양태에서, 하나 이상의 금속 오버레이어가 소스(110), p형 재료 컨택(118), 드레인(112) 및 게이트(114) 중 하나 이상의 위에 제공될 수도 있다. 오버레이어는 Au, 은(Ag), Al, Pt, Ti, Si, Ni, Al, 및/또는 구리(Cu)일 수도 있다. 다른 적절한 높은 도전성의 금속이 또한 오버레이어용으로 사용될 수도 있다. 하나 이상의 양태에서, 금속 오버레이어는 p형 재료 컨택(118)에 전기적으로 결합될 수도 있다. 다른 양태에서, 소스(110), p형 재료 컨택(118), 드레인(112) 및 게이트(114)는 Au, 은(Ag), Al, Pt, Ti, Si, Ni, Al, 및/또는 구리(Cu)를 포함할 수도 있다. 다른 적절한 높은 도전성의 금속이 또한 사용될 수도 있다.
도 8은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다. 특히, 도 8은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 8 양태에서, p형 재료 층(120)은 기판 층(102) 내에 또는 그 상에 형성될 수도 있고 트랜지스터(100)는 제2 버퍼 층(126)을 포함할 수도 있다. 비록 도 8이 제1 버퍼 층(104) 및 제2 버퍼 층(126)을 갖는 트랜지스터(100)를 도시하지만, 트랜지스터(100)는 또한 오직 하나의 버퍼 층(104)을 사용할 수도 있다. 일 양태에서, 기판 층(102) 내에 p형 재료 층(120)을 형성하기 위하여, Al이 기판 층(102) 내에 주입되고 어닐링될 수도 있다. 일 양태에서, 기판 층(102)은 p형 재료 층(120)으로 도핑될 수도 있다. 일 양태에서, 기판 층(102)은 p형 재료 층(120)을 형성하기 위하여 붕소 도핑될 수도 있다. Ga를 포함한 다른 재료가 마찬가지로 고려된다. p형 재료 층(120)의 표면 근처에서 p형 재료 층(120)의 길이는 다른 양태에서 기술된 기술을 이용하여 제한될 수 있다.
일 양태에서, 제2 버퍼 층(126)은 제1 버퍼 층(104)의, 기판 층(102)의 반대 측에서 제1 버퍼 층(104) 상에 증착되거나 성장될 수도 있다. 일 양태에서, 제2 버퍼 층(126)은 제1 버퍼 층(104) 상에 직접적으로 형성된다. 일 양태에서, 제2 버퍼 층(126)은 질화갈륨(GaN), AlN 등과 같은 고순도 재료일 수도 있다. 일 양태에서, 제2 버퍼 층(126)은 고순도 GaN일 수도 있다. 일 양태에서, 제2 버퍼 층(126)은 고순도 AlN일 수도 있다. 제2 버퍼 층(126)은 p형 재료 또는 n형 재료일 수도 있다. 다른 양태에서, 제2 버퍼 층(126)은 도핑되지 않을 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, 소스(110), 게이트(114) 및/또는 드레인(112)의 컨택은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수도 있다. 일부 양태에서, p형 재료 컨택(118)은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수도 있다. 특정 양태에서, 소스(110), 게이트(114) 및/또는 드레인(112)의 컨택의 재료는 p형 재료 컨택(118)과 동일한 재료일 수도 있다. 이 양태에서, 동일한 재료를 사용하는 것은 제조가 더 용이하고, 간략화되고 및/또는 덜 비쌀 수도 있다는 점에서 유익할 수도 있다. 다른 양태에서, 소스(110), 게이트(114), 드레인(112)의 컨택과 p형 재료 컨택(118)의 재료는 상이할 수도 있다.
본 개시내용의 트랜지스터(100)의 양태에서, p+ 층(106)은 차등 층(graded layer)일 수도 있다. 일 양태에서, p+ 층(106)은 계단식-차등 층(step-graded layer)일 수도 있다. 일 양태에서, p+ 층(106)은 다중 층일 수도 있다. 일 양태에서, p형 재료 층(120)은 차등 층일 수도 있다. 일 양태에서, p형 재료 층(120)은 계단식-차등 층(120)일 수도 있다. 일 양태에서, p형 재료 층(120)은 다중 층일 수도 있다.
도 9는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다. 특히, 도 9는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다.
특히, 도 9의 트랜지스터(100)는 위에서 기술된 바와 같이 p+ 층(106)(도 9에는 도시되지 않음)을 포함할 수도 있다. 다른 양태에서, 도 9의 트랜지스터(100)는 도 9에 도시된 바와 같이 p+ 층(106)을 이용하지 않을 수도 있다. 도 9의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 9의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 9의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다.
도 9는 필드 플레이트(132)의 구현을 도시한다. 일 양태에서, 필드 플레이트(132)는 게이트(114)와 드레인(112) 사이에서 스페이서 층(117) 상에 배열될 수도 있다. 일 양태에서, 필드 플레이트(132)는 게이트(114)와 드레인(112) 사이에서 스페이서 층(117) 상에 증착될 수도 있다. 일 양태에서, 필드 플레이트(132)는 트랜지스터(100) 내에서 하나 이상의 다른 컴포넌트에 전기적으로 연결될 수도 있다. 일 양태에서, 필드 플레이트(132)는 트랜지스터(100)의 임의의 다른 컴포넌트에 전기적으로 연결되지 않을 수도 있다. 일부 양태에서, 필드 플레이트(132)는 게이트(114)에 인접하여 있을 수도 있고 유전체 재료의 추가적인 스페이서 층(117)이 필드 플레이트(132)로부터 게이트(114)를 격리시키기 위하여 적어도 부분적으로 게이트(114) 위에 포함될 수도 있다. 일부 양태에서, 필드 플레이트(132)는 게이트(114)와 중첩될 수도 있고 유전체 재료의 추가적인 스페이서 층(117)이 필드 플레이트(132)로부터 게이트(114)를 격리시키기 위하여 적어도 부분적으로 게이트(114) 위에 포함될 수도 있다.
필드 플레이트(132)는 게이트(114)의 에지로부터 다양한 거리로 연장될 수도 있고, 거리의 적절한 범위는 대략 0.1 내지 2 미크론일 수도 있다. 일부 양태에서, 필드 플레이트(132)는 많은 다양한 도전성 재료를 포함할 수도 있고 적절한 재료는 표준 금속화 방법(standard metallization methods)을 이용하여 증착된 금속, 또는 금속의 조합일 수도 있다. 일 양태에서 필드 플레이트(132)는 티타늄, 금, 니켈, 티타늄/금, 니켈/금 등을 포함할 수도 있다.
일 양태에서, 필드 플레이트(132)는, 필드 플레이트(132)가 게이트(114)에 근접하여 있지만 게이트(114)와 중첩되지 않는 상태로, 게이트(114)와 드레인(112) 사이에서 스페이서 층(117) 상에 형성될 수도 있다. 일 양태에서, 게이트(114)와 필드 플레이트(132) 사이의 공간은 필드 플레이트(132)에 의해 제공되는 필드 효과(field effect)를 최대화하기에 충분할 정도로 작은 반면, 필드 플레이트(132)로부터 게이트(114)를 격리시키기에 충분할 정도로 넓을 수도 있다.
특정 양태에서, 필드 플레이트(132)는 트랜지스터(100) 내의 피크 작동 전기장(peak operating electric field)을 감소시킬 수도 있다. 특정 양태에서, 필드 플레이트(132)는 트랜지스터(100) 내의 피크 작동 전기장을 감소시킬 수도 있고 트랜지스터(100)의 브레이크다운 전압을 증가시킬 수도 있다. 특정 양태에서, 필드 플레이트(132)는 트랜지스터(100) 내의 피크 작동 전기장을 감소시킬 수도 있고 트랜지스터(100) 내의 트래핑을 감소시킬 수도 있다. 특정 양태에서, 필드 플레이트(132)는 트랜지스터(100) 내의 피크 작동 전기장(peak operating electric field)을 감소시킬 수도 있고 트랜지스터(100) 내의 누설 전류를 감소시킬 수도 있다.
본 개시내용의 실시예에서, 이종 인터페이스(152)는 배리어 층(108)과 버퍼 층(104) 사이에 있을 수도 있다. 일 양태에서, 소스(110) 및 드레인(112) 전극은 게이트(114) 전극이 적절한 수준으로 바이어스된 때 버퍼 층(104)과 배리어 층(108) 사이의 이종 인터페이스(152)에서 유도된 2차원 전자 가스(2DEG)를 통해 소스(110)와 드레인(112) 전극들 사이를 전류가 흐르도록 옴 컨택(ohmic contacts)을 만들도록 형성될 수도 있다. 일 양태에서, 이종 인터페이스(152)는 0.005 ㎛ 내지 0.007 ㎛, 0.007 ㎛ 내지 0.009 ㎛, 및 0.009 ㎛ 내지 0.011 ㎛의 범위 내에 있을 수도 있다.
도 10은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다. 특히, 도 10은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 10의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도 10에는 도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 10의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 10의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 10의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다.
다양한 양태에서, p+ 층(106) 및/또는 p형 재료 층(120)과 같은 매립된 p 층의 사용은 RF 애플리케이션용 HEMT로서 구현된 트랜지스터(100)가 입력과 출력 사이에서 높은 브레이크다운 전압 및 양호한 격리를 얻는데 유리할 수도 있다.
그러나, RF 스위치 애플리케이션과 같은 일부 애플리케이션에서, 매립된 p 층은 본 명세서에 기술된 바와 같이 소스(110)에 연결되지 않을 수도 있다. 이와 관련하여, p 층[p+ 층(106) 및/또는 p형 재료 층(120)]과 드레인(112) 사이의 순방향 바이어스 도전(forward bias conduction)은 트랜지스터(100)가 OFF 상태인 때 입력-출력 격리(input-output isolation)의 상실을 유발할 수도 있다. 이 문제점을 회피하고, 최소화하고 및/또는 제한하기 위하여, 본 개시내용의 도 10에 도시된 양태는 매립된 p 층[p+ 층(106) 및/또는 p형 재료 층(120)]을 게이트(114)에 연결하는 것을 포함할 수도 있다.
특히, 도 10은 p형 재료 컨택(118)이 연결부(154)로 게이트(114)에 전기적으로 연결될 수도 있다는 것을 추가로 도시한다[게이트 인터커넥트(gate interconnect)]. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)과 게이트(114) 사이에서 연장하도록 스페이서 층(116) 및/또는 스페이서 층(117) 상에 형성될 수도 있다. 일부 양태에서, 연결부(154)는 도전성 재료, 많은 다양한 도전성 재료, 표준 금속화 방법을 사용하여 증착된 금속, 또는 금속들의 조합인 적절한 재료를 포함할 수도 있다. 일 양태에서, 재료는 티타늄, 금, 니켈 또는 기타 같은 종류의 것 중 하나 이상을 포함할 수도 있다.
일 양태에서, 소스(110) 및 드레인(112)은 게이트(114)에 대하여 대칭일 수도 있다. 일부 스위치 디바이스 애플리케이션 양태에서, 소스(110) 및 드레인(112)은 게이트(114)에 대해 대칭일 수도 있다.
도 10 구성의 추가적인 이점은 p 층이 제2 게이트로서 사용될 수 있고, 이는 다중 배리어 층(108) 및/또는 다중 채널 층의 사용을 허용한다는 것일 수도 있다. 이와 관련하여, 다중 배리어 층(108) 및/또는 다중 채널 층은 트랜지스터(100)의 온-저항(on-resistance)을 감소시킬 수도 있다, 중요한 성능 특성. 도 10의 추가적인 양태에서, 감소된 온-저항은 입력-출력 커패시턴스(input-output capacitance)를 심각하게 증가시키지 않고 얻어질 수도 있다, 다른 중요한 특성. 특정 양태에서, 도 10 구성은 Ron-Coff 프로덕트(Ron-Coff product)의 감소를 가능하게 할 수도 있다, RF 스위치용으로 중요한 성능 계수.
도 11은 본 개시내용에 따른 트랜지스터의 다른 양태의 부분 평면도를 도시한다. 특히, 도 11은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 11의 트랜지스터(100)는 p 층이 별도의 컨택(162)을 구비할 수도 있고 그 자체의 바이어스 및 신호를 수신하도록 구성될 수도 있도록 구성될 수도 있다. 이 방식으로 p 층은 트랜지스터(100)의 특성을 조절하기 위해 사용될 수 있다.
도 11은 추가로 소스(110), 게이트(114) 및 드레인(112)을 포함하는 트랜지스터(100)를 도시한다. 이와 관련하여, 트랜지스터(100)의 다양한 층들 및 컴포넌트 중 일부는 이해의 명료성을 위해 도시되지 않을 수도 있다.
도 11의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 11의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 11의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. 각 경우에서, p+ 층(106) 및 p형 재료 층(120)은 매립된 층 또는 층들을 나타내는 파선으로 도시된다.
일 양태에서, p형 재료 층(120)에는 컨택 패드(162)가 제공될 수도 있다. 이 양태에서, 컨택 패드(162)를 통해 p형 재료 층(120)은 그 자체의 바이어스 및 신호를 수신할 수도 있다. 이와 관련하여, p형 재료 층(120)은 트랜지스터(100)의 특성을 조절하기 위해 사용될 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 일부 양태에서, 연결부(166)는 도전성 재료, 많은 다양한 도전성 재료, 표준 금속화 방법을 이용하여 증착된 금속, 또는 금속들의 조합인 적절한 재료를 포함할 수도 있다. 일 양태에서, 재료는 티타늄, 금, 니켈 또는 기타 같은 종류의 것 중 하나 이상을 포함할 수도 있다.
일 양태에서, p+ 층(106)에는 컨택 패드(162)가 제공될 수도 있다. 이 양태에서, 컨택 패드(162)를 통해 p+ 층(106)은 그 자체의 바이어스 및 신호를 수신할 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 사용될 수도 있다.
일 양태에서, p+ 층(106)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다.
일 양태에서, 연결부(166)는 p형 재료 컨택(118)에서부터 컨택 패드(162)까지 연장하는 금속 연결부일 수도 있다. 일 양태에서, 컨택 패드(162)는 매립된 컨택 패드일 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 위에서 언급된 구조들 중 임의의 하나 내에 매립될 수도 있다. 일 양태에서, 컨택 패드(162)는 배리어 층(108) 상에 배열될 수도 있다. 일 양태에서, 컨택 패드(162)는 배리어 층(108) 상에 직접적으로 배열될 수도 있다. 일 양태에서, 컨택 패드(162)는 배리어 층(108) 상에서 스페이서 층(116) 상에 배열될 수도 있다. 일 양태에서, 컨택 패드(162)는 개별적이거나 게이트(114), 소스(110) 및/또는 드레인(112)으로부터 분리될 수도 있다. 도 11은 게이트(114)에 전기적으로 연결된 게이트 패드(168)를 추가로 도시한다. 도 11에 도시된 p형 재료 컨택(118), 연결부(166), 컨택 패드(162), p+ 층(106), p형 재료 층(120) 등의 크기, 배열 및 구성은 단지 예시적인 것이라는 것을 알아야 한다. 다른 크기, 배열 및 구성도 역시 고려된다.
도 12는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 12는 본 명세서에서 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 12의 트랜지스터(100)는 기술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 12의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 12의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)(도 12에는 도시되지 않음)으로 구현될 수도 있다. 도 12의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 12의 트랜지스터(100)는 연결부(140)를 통해 소스(110)에 연결된 필드 플레이트(132)를 도시한다(소스 - 필드 플레이트 인터커넥트). 이 양태에서, 필드 플레이트(132)는 p형 재료 층(120)에의 연결부를 포함하지 않을 수도 있다. 일 양태에서, 연결부(140)는 필드 플레이트(132)와 소스(110) 사이에서 연장하도록 스페이서 층(116) 및/또는 스페이서 층(117) 상에 형성될 수도 있다. 일 양태에서, 연결부(140)는 동일한 제조 단계를 통해 필드 플레이트(132)와 함께 형성될 수도 있다. 일 양태에서, 복수의 연결부(140)가 사용될 수도 있다. 일 양태에서, 복수의 필드 플레이트(132)가 사용될 수도 있다. 일 양태에서, 복수의 필드 플레이트(132)가 사용될 수도 있고 복수의 필드 플레이트(132)의 각각은 그들 사이에 유전체 재료를 갖고 적층될 수도 있다. 일부 양태에서, 연결부(140)는 도전성 재료, 많은 다양한 도전성 재료, 표준 금속화 방법을 사용하여 증착된 금속, 또는 금속들의 조합인 적절한 재료를 포함할 수도 있다. 일 양태에서, 재료는 티타늄, 금, 니켈 또는 기타 같은 종류의 것 중 하나 이상을 포함할 수도 있다.
도 13은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 13은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 13의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도 13에는 도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 13의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 13의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 13의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 13의 트랜지스터(100)는 연결부(140)를 통해 소스(110)에 연결된 필드 플레이트(132)를 도시한다. 도13은 p형 재료 컨택(118)이 연결부(138)로 소스(110)에 전기적으로 연결될 수도 있다는 것을 추가로 도시한다. 일 양태에서, 연결부(138)는 p형 재료 컨택(118)과 소스(110) 사이에서 연장하도록 스페이서 층(116) 및/또는 스페이서 층(117) 상에 형성될 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 추가로 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결하지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 추가로 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 추가로 포함할 수도 있다. 일부 양태에서, 연결부(138)는 도전성 재료, 많은 다양한 도전성 재료, 표준 금속화 방법을 사용하여 증착된 금속, 또는 금속들의 조합인 적절한 재료를 포함할 수도 있다. 일 양태에서, 재료는 티타늄, 금, 니켈 또는 기타 같은 종류의 것 중 하나 이상을 포함할 수도 있다.
도 14는 본 개시내용에 따른 트랜지스터를 제조하기 위한 공정을 도시한다. 특히, 도 14는 본 개시내용의 트랜지스터(100)를 제조하기 위한 예시적인 공정(500)을 도시한다. 공정(500)은 단지 예시적이며 본 명세서에 개시된 다양한 양태와 일치되게 변형될 수도 있다는 점을 알아야만 한다.
공정(500)은 기판 층(102)을 형성함으로써 단계(502)에서 시작될 수도 있다. 기판 층(102)은 탄화규소(SiC)로 제조될 수도 있다. 일부 양태에서, 기판 층(102)은 반-절연성 SiC 기판, p형 기판, n형 기판 및/또는 기타 같은 종류의 기판일 수도 있다. 일부 양태에서, 기판 층(102)은 아주 가볍게 도핑될 수도 있다. 일 양태에서, 배경 불순물 레벨이 낮을 수도 있다. 일 양태에서, 배경 불순물 레벨은 1E15/㎤ 이하일 수도 있다. 기판 층(102)은 6H, 4H, 15R, 3C SiC, 또는 기타 같은 종류의 족(group)으로부터 선택된 SiC로 형성될 수도 있다. 다른 양태에서, 기판 층(102)은 GaAs, GaN 또는 본 명세서에 기술된 애플리케이션용으로 적합한 다른 재료일 수도 있다. 다른 양태에서, 기판 층(102)은 사파이어, 스피넬, ZnO, 규소, 또는 3족 질화물 재료의 성장을 지지할 수 있는 임의의 다른 재료를 포함할 수도 있다.
도 2 및 도 3의 트랜지스터(100)에 관한 제1 양태에서, 공정(500)은 예를 들어 도 2 및 도 3에 도시된 바와 같이 기판 층(102) 내에 p형 재료 층(120)을 형성하기 위하여 기판 층(102) 내로 Al을 주입하는 단계(504)를 포함할 수도 있다. p형 재료 층(102)은 Al의 이온 주입 및 어닐링에 의해 형성될 수도 있다. 일 양태에서, p형 재료 층(120)은 임의의 GaN 층의 성장 전에 Al의 주입 및 어닐링에 의해 형성될 수도 있다. 일 양태에서, 이온 구현은 채널링 주입을 이용할 수도 있다. 일 양태에서, 채널링 주입은 기판 층(102)에 이온 비임을 정렬하는 것을 포함할 수도 있다. 이온 비임의 정렬은 증가된 주입 효율을 초래할 수도 있다. 일부 양태에서, 공정(500)은 예를 들어 도 2 및 도 3에 도시된 바와 같이 기판 층(102) 내에 p+ 층(106)을 형성하기 위하여 기판 층(102) 내로 Al을 주입하는 것을 더 포함할 수도 있다. 그 후에, 기판 층(102)은 본 명세서에 한정된 것과 같이 어닐링될 수도 있다. 일 양태에서, p형 재료 층(120)은 25 ℃에서 1E13 ㎠ 의 도즈로 E1 = 100 keV의 주입 에너지를 갖는 채널링 조건으로 주입된 4H-SiC 내의 27Al의 이온 주입에 의해 형성될 수도 있다. 일 양태에서, p형 재료 층(120)은 25 ℃에서 1E13 ㎠ 의 도즈로 E2 = 300 keV의 주입 에너지를 갖는 채널링 조건에서 주입된 4H-SiC 내의 27Al의 이온 주입에 의해 형성될 수도 있다. 그러나, 다른 주입 에너지 및 도즈가 또한 고려된다.
도 3 및 도 4의 트랜지스터(100)에 관한 제1 양태에서, 버퍼 층(104)은 기판 층(102) 상에 단계(506)에서 형성될 수도 있다. 버퍼 층(104)은 기판 층(102) 상에 성장 또는 증착될 수도 있다. 일 양태에서, 버퍼 층(104)은 GaN일 수도 있다. 다른 양태에서, 버퍼 층(104)은 LEO에 의해 형성될 수도 있다. 일 양태에서, 핵생성 층(136)은 기판 층(102) 상에 형성될 수도 있고 버퍼 층(104)은 핵생성 층(136) 상에 단계(506)에서 형성될 수도 있다. 버퍼 층(104)은 핵생성 층(136) 상에서 성장 또는 증착될 수도 있다. 일 양태에서, 버퍼 층(104)은 GaN일 수도 있다. 다른 양태에서, 버퍼 층(104)은 LEO에 의해 형성될 수도 있다.
도 4 및 도 5의 트랜지스터(100)에 관한 제2 양태에서, 공정(500)은, 단계(504)의 추가 부분으로서, 기판 층(102) 상에 에피택셜 층(202)을 형성하는 것을 포함할 수도 있다. 그 후에, 에피택셜 층(202)은 도 3 및 도 4에 도시된 것과 같이 에피택셜 층(202) 내에 p형 재료 층(120)을 형성하기 위하여 제거되거나, 에칭되거나, 손상되거나, 및/또는 기타 같은 종류의 방법으로 처리될 수도 있다. 추가적으로, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
도 4 및 도 5의 트랜지스터(100)에 관한 제2 양태에서, 버퍼 층(104)은 단계(506)에서 에피택셜 층(202) 상에 형성될 수도 있다. 버퍼 층(104)은 에피택셜 층(202) 상에서 성장되거나 증착될 수도 있다. 일 양태에서, 버퍼 층(104)은 GaN일 수도 있다. 다른 양태에서, 버퍼 층(104)은 LEO에 의해 형성될 수도 있다.
단계(508)에서, 배리어 층(108)은 버퍼 층(104) 상에 형성될 수도 있다. 배리어 층(108)은 n형 도전성 층일 수도 있거나 또는 도핑되지 않을 수도 있다. 일 양태에서, 배리어 층(108)은 AlGaN일 수도 있다.
단계(510)에서, 스페이서 층(116)이 형성될 수도 있다. 스페이서 층(116)은 배리어 층(108)의 노출된 표면 위로 증착될 수도 있는, SiN, AlO, SiO, SiO2, AlN, 또는 기타 같은 종류의 것과 같은 패시베이션 층 또는 이의 다중 층을 포함하는 조합일 수도 있다. 본 개시내용의 다른 양태에서, p형 재료 층(120)과의 컨택을 위한 자리를 생성하기 위하여, 배리어 층(108)의 적어도 부분 및 버퍼 층(104)의 적어도 부분을 제거함으로써 리세스가 생성될 수도 있다. 리세스(119)는 소스(110)와 관련된 영역의 일부분 내부에서 p형 재료 층(120) 위의 임의의 재료를 제거하여, 기판 층(102)의 대향하는 반대 측에서 p형 재료 층(120)을 노출시킬 수도 있다. 본 개시내용의 다른 양태에서, p+ 층(106)과의 컨택을 위한 자리를 생성하기 위하여, 배리어 층(108)의 적어도 부분 및 버퍼 층(104)의 적어도 부분을 제거함으로써 리세스(119)가 생성될 수도 있다. 리세스 형성 공정은 소스(110)와 관련된 영역의 일부분 내부에서 p+ 층(106) 위의 임의의 재료를 제거하여, 기판 층(102)의 반대 측에서 p+ 층(106)을 노출시킬 수도 있다.
게다가 단계(512)의 부분으로서 공정(500) 동안, 소스(110)는 배리어 층(108) 상에 배열될 수도 있다. 소스(110)는 어닐링될 수도 있는 적절한 재료의 옴 컨택일 수도 있다. 예를 들어, 소스(110)는 약 2분 동안 약 500 ℃에서부터 약 800 ℃까지의 온도에서 어닐링될 수도 있다. 그러나, 다른 시간 및 온도가 또한 이용될 수도 있다. 예를 들어, 약 30초로부터 약 10분까지의 시간이 허용될 수도 있다. 일부 양태에서, 소스(110)는 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수도 있다. 일 양태에서, N+ 재료인 소스(110) 아래의 영역(164)이 배리어 층(108) 내에 형성될 수도 있다. 일 양태에서, 드레인(112) 아래의 영역(164)이 Si 도핑될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500) 동안, 드레인(112)은 배리어 층(108) 상에 배열될 수도 있다. 소스(110)처럼, 드레인(112)은 Ni 또는 다른 적절한 재료의 옴 컨택일 수도 있고, 또한 유사한 방식으로 어닐링될 수도 있다. 일 양태에서, n+ 주입이 배리어 층(108)과 함께 사용될 수 있고, 주입에 대한 컨택이 이루어진다. 일 양태에서, N+ 재료인 드레인(112) 아래의 영역(164)이 배리어 층(108) 내에 형성될 수도 있다. 일 양태에서, 드레인(112) 아래의 영역(164)이 Si 도핑될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500) 동안, 게이트(114)는 소스(110)와 드레인(112) 사이에서 배리어 층(108) 상에 배열될 수도 있다. Ni, Pt, AU 등의 층이 증발 증착 또는 다른 기술에 의해 게이트(114)를 위해 형성될 수도 있다. 그 다음에 게이트 구조는 Pt 및 Au 또는 다른 적절한 재료의 증착에 의해서 완료될 수도 있다. 일부 양태에서, 게이트(114)의 컨택은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수도 있다.
게다가 단계(512)의 부분으로서 공정(500) 동안, p형 재료 컨택(118)은 형성될 수도 있다. 일단 p+ 층(106)이 노출되면, 니켈 또는 다른 적절한 재료가 증발되어 p형 재료 컨택(118)을 증착하도록 증발될 수도 있다. 니켈 또는 다른 적절한 재료는 예를 들어 옴 컨택을 형성하도록 어닐링될 수도 있다. 일부 양태에서, p형 재료 컨택(118)의 컨택은 Al, Ti, Si, Ni, 및/또는 Pt를 포함할 수도 있다. 이러한 증착 및 어닐링 공정은 기술 분야의 숙련자에게 공지된 종래의 기술을 이용하여 수행될 수도 있다. 예를 들어, p형 재료 컨택(118)을 위한 옴 컨택은 약 600 ℃에서부터 약 1050 ℃까지의 온도에서 어닐링될 수도 있다. 일단 p형 재료 컨택(118)이 p+ 층(106) 상에 형성되면, 금속 오버레이어가 소스(110)에 p+ 층(106)의 p형 재료 컨택(118)을 전기적으로 결합시킬 수도 있다. 이렇게 하는 것은 p+ 층(106)과 소스(110)의 도전성을 같은 포텐셜(potential)에서 유지시킬 수도 있다.
소스(110) 및 드레인(112) 전극은, 게이트(114) 전극이 적절한 수준으로 바이어스될 때 버퍼 층(104)과 배리어 층(108) 사이의 이종 인터페이스(152)에서 유도된 2차원 전자 가스(2DEG)를 거쳐서 소스(110)와 드레인(112) 전극들 사이에서 전류가 흐르도록 옴 컨택을 만들도록 형성될 수도 있다. 일 양태에서, 이종 인터페이스(152)는 0.005 ㎛ 내지 0.007 ㎛, 0.007 ㎛ 내지 0.009 ㎛, 및 0.009 ㎛ 내지 0.011 ㎛의 범위 내에 있을 수도 있다.
게이트(114)는 스페이서 또는 스페이서 층(116)의 상부에서 연장할 수도 있다. 게이트(114)의 바닥이 배리어(108)의 표면 상에 있도록 스페이서 층(116)은 에칭되고 게이트(114)는 증착될 수도 있다. 게이트(114)를 형성하는 금속은 게이트(114)의 상부가 필드 플레이트(132)를 형성하도록 스페이서 층(116)을 가로질러 연장하도록 패턴닝될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500)의 일부 양태 동안, 필드 플레이트(132)는 다른 스페이서 층(117)의 상부에 배열될 수도 있고 게이트(114)로부터 분리될 수도 있다. 일 양태에서, 필드 플레이트(132)는 게이트(114)와 드레인(112) 사이의 스페이서 층(117) 상에 증착될 수도 있다. 일부 양태에서, 필드 플레이트(132)는 많은 다양한 도전성 재료를 포함하고 적절한 재료는 표준 금속화 방법을 사용하여 증착된 금속, 또는 금속의 조합일 수도 있다. 일 양태에서, 필드 플레이트(132)는 티타늄, 금, 니켈, 티타늄/금, 니켈/금 등을 포함할 수도 있다. 일 양태에서, 연결부(140)는 동일한 제조 단계 동안 필드 플레이트(132)와 함께 형성될 수도 있다(도 12 참조). 일 양태에서, 복수의 필드 플레이트(132)가 사용될 수도 있다. 일 양태에서, 복수의 필드 플레이트(132)가 사용될 수도 있고 복수의 필드 플레이트(132)의 각각은 그 사이에 유전체 재료를 갖고 적층될 수도 있다. 일 양태에서, 필드 플레이트(132)는 게이트(114)의 에지를 향해 그리고 드레인(112)을 향해서 연장된다. 일 양태에서, 필드 플레이트(132)는 소스(110)를 향해 연장된다. 일 양태에서, 필드 플레이트(132)는 드레인(112)을 향해 그리고 소스(110)를 향해 연장된다. 다른 양태에서, 필드 플레이트(132)는 게이트(114)의 에지를 향해 연장되지 않는다. 최종적으로, 구조는 질화규소와 같은 유전체 스페이서 층으로 덮여 있을 수도 있다. 유전체 스페이서 층은 또한 스페이서 층(116)과 유사하게 구현될 수도 있다. 더욱이, 도면에 도시된 게이트(114)의 단면 형상은 예시적이라는 것을 알아야 한다. 예를 들어, 일부 양태에서 게이트(114)의 단면 형상은 T형 연장부를 포함하지 않을 수도 있다. 게이트(114)의 다른 구조, 예를 들어 도 8 또는 도 1에 도시된 게이트(114)의 구조가 이용될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500)의 일부 앙태 동안, 연결부(154)는 형성될 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)과 게이트(114) 사이에서 연장되도록 형성될 수도 있다(도 16 참조). 일 양태에서, 연결부(154)는 p형 재료 컨택(118)과 게이트(114) 사이에서 연장되도록 스페이서 층(116) 상에 형성될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500)의 일부 양태 동안, 연결부(140)가 형성될 수도 있다(도 13 참조). 일부 양태에서, 필드 플레이트(132)는 연결부(140)에 의해 소스(110)에 전기적으로 연결될 수도 있다. 일 양태에서, 연결부(140)는 필드 플레이트(132)와 소스(110) 사이에서 연장되도록 스페이서 층(117) 상에 형성될 수도 있다.
게다가 단계(512)의 부분으로서 공정(500)의 일부 양태 동안, 연결부(166) 및 컨택 패드(162)는 형성될 수도 있다(도 11 참조). 일 양태에서, p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 게다가 공정(500)의 일부 양태 동안, 게이트 패드(168)는 형성될 수도 있다.
공정(500)의 단계가 상술된 양태와 일치하는 상이한 순서로 수행될 수도 있다는 것을 알아야 한다. 더욱이, 공정(500)은 본 명세서에 개시된 다양한 양태와 일치하는 더 많은 또는 더 적은 공정 단계를 갖도록 변형될 수도 있다. 공정(500)의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 공정(500)의 일 양태에서, 트랜지스터(100)는 p+ 층(106)과 p형 재료 층(120)으로 구현될 수도 있다. 공정(500)의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다.
도 15는 종래의 주입 조건을 위한 시뮬레이션과 비교한 본 개시내용의 양태에 따른 채널링 조건으로 구현된 Al의 분포를 도시한다. 특히, 도 15는 종래의 주입 조건[(TRIM) off axis]을 위한 시뮬레이션과 비교한 C-축에 따른 채널링 조건로 주입된 4H-SiC 내의 27Al의 분포[2차 이온 질량 분석기(SIMS) 데이터]를 도시한다. 사용된 주입 에너지는 25 ℃에서 1E13 cm-2의 도즈로 E1 = 100 keV 및 E2 = 300 keV이었다. 이와 관련하여, p형 재료 층(120)은 이 주입 에너지 및 도즈와 일치되게 주입될 수도 있다. 그러나, 다른 주입 에너지 및 도즈가 본 명세서에 기술된 바와 마찬가지로 고려된다.
일 양태에서, p형 재료 층(120)은 p+ 층(106)보다 적은 도핑 농도를 가질 수도 있다. 일 양태에서, p+ 층(106)은 최소의 달성 가능한 시트 저항으로 가능한 한 높게 도핑될 수도 있다. 일 양태에서, p형 재료 층(120)은 p+ 층(106)보다 적은 주입 농도를 가질 수도 있다. 일 양태에서, p+ 층(106)은 최소의 달성 가능한 시트 저항으로 가능한 한 높은 주입 농도를 가질 수도 있다. 일 양태에서, p형 재료 층(120)은 1019보다 적은 주입 농도를 가질 수도 있다. 일 양태에서, p형 재료 층(120)은 1020보다 적은 주입 농도를 가질 수도 있다. 일 양태에서, p형 재료 층(120)은 1017 내지 1020, 1019 내지 1020, 1018 내지 1019, 또는 1017 내지 1018의 주입 농도를 가질 수도 있다. 일 양태에서, p+ 층(106)은 1019 이상의 주입 농도를 가질 수도 있다. 일 양태에서, p+ 층(106)은 1018 내지 1020, 1018 내지 1019, 또는 1019 내지 1020 의 주입 농도를 가질 수도 있다.
일 양태에서, p형 재료 층(120) 도핑은 1E17 ㎤보다 적을 수도 있다. 일 양태에서, p형 재료 층(120) 도핑은 2E17 ㎤보다 적을 수도 있다. 일 양태에서, p형 재료 층(120) 도핑은 6E17 ㎤보다 적을 수도 있다. 일 양태에서, p형 재료 층(120) 도핑은 2E18 ㎤보다 적을 수도 있다. 일 양태에서, p형 재료 층(120) 도핑은 5E15 내지 5E17 per ㎤의 범위일 수도 있다. 이들 양태에서, p+ 층(106) 도핑 농도는 p형 재료 층(120)의 도핑 농도보다 클 수도 있다.
도 16은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 16은 본 개시내용에 기술된 본 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 16의 트랜지스터(100)는 상술된 것과 같이 p+ 층(106)을 포함할 수도 있다(도 16에 도시되지 않음). 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 16의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 16의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 16의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 16은 연결부(154)뿐만 아니라 게이트(114)를 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다. 일 양태에서, 게이트(114)는 T형 게이트일 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다.
도 17은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 17은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 17의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 17의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 17의 일 양태에서, 트랜지스터(100)는 p+ 층(106)과 p형 재료 층(120)으로 구현될 수도 있다. 도 17의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 17은 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p+ 층(106), 기판 층(102) 내에 p형 재료 층(120), 에피택셜 층(202) 내에 p+ 층(106), 그리고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다. 도 17은 트랜지스터(100)가 필드 플레이트(132)를 포함할 수도 있는 것을 추가도 도시한다.
도 18은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 18은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 18의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 18의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 18의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 18의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 18은 트랜지스터(100)가 필드 플레이트(132)를 포함할 수도 있다는 것을 도시한다. 일 양태에서, 트랜지스터(100)는 소스(110)에 필드 플레이트(132)를 연결하기 위한 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 필드 플레이트(132) 및/또는 소스(110)를 연결하기 위한 연결부(138)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다.
도 19는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 19는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 19의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 19의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 19의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 19의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 19는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다.
도 19의 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 필드 플레이트(132)를 연결하기 위한 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 필드 플레이트(132) 및/또는 소스(110)를 연결하기 위한 연결부(138)(소스 인터커넥트)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다.
도 20은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 20은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 20의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 20의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 20의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 20의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 20은 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 20은 트랜지스터(100)가 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다는 것을 추가로 도시한다.
도 20의 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 필드 플레이트(132)를 연결하기 위한 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 필드 플레이트(132) 및/또는 소스(110)를 연결하기 위한 연결부(138)(소스 인터커넥트)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다.
도 21은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 21은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 21의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 21의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 21의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 21의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 21은 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 21에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다.
도 21의 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 필드 플레이트(132)를 연결하기 위한 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 필드 플레이트(132) 및/또는 소스(110)를 연결하기 위한 연결부(138)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다.
도 22는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 22는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 22의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 22의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 22의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 22의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 22는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 22에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다.
도 23은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 23은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 23의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 23의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 23의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 23의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 23은 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 23에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다.
도 24는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 24는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 24의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 24의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 24의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)(도시되지 않음)으로 구현될 수도 있다. 도 24의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)(도시되지 않음)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 24는 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 24에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다.
도 25는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 25는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 25의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 25의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 25의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 25의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 25는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다.
도 25에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다.
도 26은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 26은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 26의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 26의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 26의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 26의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 26은 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 26은 트랜지스터(100)가 에피택셜 층(202) 내에 p형 재료 층(120)를 포함할 수도 있다는 것을 추가로 도시한다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다.
도 26에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다.
도 27은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 27은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 27의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 27의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 27의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 27의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 27은 에피택셜 층(202) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 27은 트랜지스터(100)가 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다는 것을 추가로 도시한다. 일 양태에서, 트랜지스터(100)는 에피택셜 층(202) 내에 p+ 층(106)을, 그리고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있다.
도 27에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 연결부(154)를 포함할 수도 있다. 일 양태에서, 연결부(154)는 p형 재료 컨택(118)에 게이트(114)를 연결할 수도 있다. 도 27에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 더 포함할 수도 있다.
도 28은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 28은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 28의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 28의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 28의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 28의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 28은 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 28에 도시된 것과 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
도 29는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 29는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 29의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 29의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 29의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 29의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
도 29에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다. 일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 사용될 수도 있다.
도 30은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 30은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 30의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)(도시되지 않음)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 30의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 30의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 30의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 30은 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있고 에피택셜 층(202) 내에 p형 재료 층(120)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 도 30에 도시된 바와 같은 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하는데 이용될 수도 있다.
도 31은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 31은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 31의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 31의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 31의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 31의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 31은 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있고 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 도 31에 도시된 것과 같이 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
일 양태에서, p+ 층(106)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
도 32는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 32는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 32의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 32의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 32의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 32의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 32는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있고 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다. 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 포함할 수도 있다.
일 양태에서, p+ 층(106)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
도 33은 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 33은 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 33의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 33의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 33의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 33의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 33은 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있고 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 게이트(114)에 인접하여 필드 플레이트(132)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
일 양태에서, p+ 층(106)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
도 34는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 34는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 34의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 34의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 34의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 34의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 34는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있는 트랜지스터(100)를 도시한다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 기판 층(102) 내에 p+ 층(106)을 포함할 수도 있고 기판 층(102) 내에 p형 재료 층(120)을 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 필드 플레이트(132)를 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 T형 단면을 갖는 게이트(114)를 포함할 수도 있다. 일 양태에서, 게이트(114)는 비-T형 게이트일 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 필드 플레이트(132)를 연결하기 위한 연결부(140)를 더 포함할 수도 있다.
일 양태에서, p형 재료 층(120)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 필드 플레이트(132) 및/또는 소스(110)를 연결하기 위한 연결부(138)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 소스(110)에 연결되지 않고 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다. 일 양태에서, 트랜지스터(100)는 어떠한 개재하는 연결부 없이 p형 재료 컨택(118)에 직접적으로 필드 플레이트(132)를 연결하도록 구성된 연결부(138) 및 연결부(140)를 더 포함할 수도 있다.
일 양태에서, p+ 층(106)에는 p형 재료 컨택(118)이 제공될 수도 있다. p형 재료 컨택(118)은 컨택 패드(162)에 전기적으로 연결될 수도 있는 연결부(166)에 전기적으로 연결될 수도 있다. 이와 관련하여, 컨택 패드(162)는 트랜지스터(100)의 특성을 조절하기 위해 이용될 수도 있다.
도 35는 본 개시내용에 따른 트랜지스터의 다른 양태의 단면도를 도시한다.
특히, 도 35는 본 명세서에 기술된 개시내용의 임의의 하나 이상의 양태를 포함할 수도 있는 트랜지스터(100)를 도시한다. 특히, 일부 양태에서 도 35의 트랜지스터(100)는 상술된 바와 같이 p+ 층(106)을 포함할 수도 있다. 다른 양태는 p+ 층(106)을 이용하지 않을 수도 있다. 도 35의 일 양태에서, 트랜지스터(100)는 p+ 층(106)만으로 구현될 수도 있다. 도 35의 일 양태에서, 트랜지스터(100)는 p+ 층(106) 및 p형 재료 층(120)으로 구현될 수도 있다. 도 35의 일 양태에서, 트랜지스터(100)는 p형 재료 층(120)만으로 구현될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p형 재료 층(120)을 이용하는 양태에서, p형 재료 층(120)은 본 명세서에 기술된 바와 같이 형성될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 주입될 수도 있다. p+ 층(106)을 이용하는 양태에서, p+ 층(106)은 본 명세서에 기술된 바와 같이 형성될 수도 있다.
특히, 도 35는 p형 재료 컨택(118) 없이 구현될 수도 있는 트랜지스터(100)를 도시한다. 이와 관련하여, p형 재료 층(120) 및/또는 p+ 층(106)과 함께 도 35의 트랜지스터(100)는 또한 이러한 p 층 없는 트랜지스터에 비해 드레인 지연 효과를 감소시킬 수도 있다.
그래서, 본 개시내용은 HEMT 내에 p형 층을 형성하는 것에 대한 더 간단하고 대체적인 해결책을 설명하였다. 개시된 구조는 현재 입수 가능한 기술로 손쉽게 제조될 수 있다. 더욱이, 고순도 재료의 개시된 사용은 드레인 지연 효과를 최소화한다. 추가적으로, 개시된 p형 재료 층은 낮은 누설을 갖는 양호한 전자 구속을 얻기 위한 지연 전기장(retarding electric field)을 제공한다. 추가적으로, 본 개시내용의 양태는 p형 층을 갖는 트랜지스터의 변형예 및 이들 p형 층이 형성되는 방식을 상세하게 설명하였다. 개시된 트랜지스터는 RF 전력를 최대화하고, 효율적인 방전을 허용하고, 그리고 브레이크다운을 최대화한다.
본 개시내용의 추가적인 양태에 따르면, 고저항 기판 상에 제조된, GaN HEMT와 같은 트랜지스터는, 고출력 RF[무선주파수(radio frequency)] 증폭기를 위해, 고출력 무선 주파수(RF) 애플리케이션을 위해, 그리고 또한 저주파 고전력 스위칭 애플리케이션을 위해 활용될 수도 있다. GaN HEMT의 유리한 전자적 및 열적 특성은 고전력 RF 신호를 스위치하는 것에 대해 이들을 아주 매력적으로 만든다. 이와 관련하여, 본 개시내용은, 버퍼 및/또는 반-절연성 기판 내에서 트래핑으로부터 발생하는 디바이스 특성에서 드리프트를 제거하는 동시에 파워 증폭기를 포함한 다양한 애플리케이션을 위한 HEMT에서 높은 브레이크다운 전압을 얻기 위해 소스 영역 아래에 매립된 p 층을 갖는 구조에 대해 기술하였다. 매립된 p 층의 사용은 또한 입력과 출력 사이에서 높은 브레이크다운 전압 및 양호한 격리를 얻기 위하여 RF 스위치를 위한 HEMT에서 중요할 수도 있다.
예시들
예시 1. 장치이며, 기판; 기판 상에 3족 질화물 버퍼 층; 3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층; 3족 질화물 배리어 층에 전기적으로 결합된 소스; 3족 질화물 배리어 층에 전기적으로 결합된 게이트; 3족 질화물 배리어 층에 전기적으로 결합된 드레인; 및 상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 포함하는, 장치.
예시 2. 예시 2의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 3. 예시 2의 장치에서, p 영역은 주입되는, 장치.
예시 4. 예시 2의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 5. 예시 1의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 6. 예시 5의 장치에서, p 영역은 주입되는, 장치.
예시 7. 예시 5의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 8. 예시 1의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있는, 장치.
예시 9. 예시 8의 장치에서, p 영역은 에피택셜 층 내에 주입되는, 장치.
예시 10. 예시 8의 장치에서, p 영역은 에피택셜 층 내에 적어도 2개의 p 영역을 포함하는, 장치.
예시 11. 예시 8의 장치에서, 에피택셜 층은 3족 질화물 배리어 층 아래에 있는, 장치.
예시 12. 예시 1의 장치에서, 기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 13. 예시 12의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 14. 예시 12의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 15. 예시 1의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 16. 예시 15의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 17. 예시 15의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 18. 예시 1의 장치에서, 필드 플레이트를 더 포함하고, 필드 플레이트는 게이트에 인접하여 및 게이트 상에 중 적어도 하나에 있는, 장치.
예시 19. 예시 18의 장치에서, 필드 플레이트는 상기 p 영역에 전기적으로 결합되는, 장치.
예시 20. 예시 18의 장치에서, 필드 플레이트는 소스에 전기적으로 결합되는, 장치.
예시 21. 예시 18의 장치에서, 필드 플레이트는 소스 및 상기 p 영역에 전기적으로 결합되는, 장치.
예시 22. 예시 21의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 23. 예시 22의 장치에서, p 영역은 주입되는, 장치.
예시 24. 예시 22의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 25. 예시 21의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 26. 예시 25의 장치에서, p 영역은 주입되는, 장치.
예시 27. 예시 25의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 28. 예시 21의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있는, 장치.
예시 29. 예시 28의 장치에서, p 영역은 에피택셜 층 내에 주입되는, 장치.
예시 30. 예시 28의 장치에서, p 영역은 에피택셜 층 내에 적어도 2개의 p 영역을 포함하는, 장치.
예시 31. 예시 28의 장치에서, 에피택셜 층은 3족 질화물 배리어 층 아래에 있는, 장치.
예시 32. 예시 21의 장치에서, 기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 33. 예시 32의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 34. 예시 32의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 35. 예시 21의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 36. 예시 35의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 37. 예시 35의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 38. 예시 1의 장치에서, 필드 플레이트를 더 포함하고, 필드 플레이트는, 게이트에 인접하여 및 게이트 상에 중 적어도 하나에 있는, 장치.
예시 39. 예시 1의 장치에서, 게이트는 T형 단면을 포함하는, 장치.
예시 40. 예시 39의 장치에서, 게이트는 p 영역에 전기적으로 결합되는, 장치.
예시 41. 예시 39의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 42. 예시 41의 장치에서, p 영역은 주입되는, 장치.
예시 43. 예시 41의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 44. 예시 39의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치
예시 45. 예시 44의 장치에서, p 영역은 주입되는, 장치.
예시 46. 예시 44의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 47. 예시 39의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있는, 장치.
예시 48. 예시 47의 장치에서, p 영역은 에피택셜 층 내에 주입되는, 장치.
예시 49. 예시 47의 장치에서, p 영역은 에피택셜 층 내에 적어도 2개의 p 영역을 포함하는, 장치.
예시 50. 예시 47의 장치에서, 에피택셜 층은 3족 질화물 배리어 층 아래에 있는, 장치.
예시 51. 예시 39의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 52. 예시 51의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 53. 예시 51의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 54. 예시 39의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 55. 예시 54의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 56. 예시 54의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 57. 예시 39의 장치에서, 필드 플레이트를 더 포함하고, 필드 플레이트는, 게이트에 인접하여 및 게이트 상에 중 적어도 하나에 있는, 장치.
예시 58. 예시 1의 장치에서, 소스는 상기 p 영역에 전기적으로 결합되는, 장치.
예시 59. 예시 58의 장치에서, 상기 p 영역에 소스를 결합하도록 구성된 연결부를 더 포함하는 장치.
예시 60. 예시 59의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 61. 예시 60의 장치에서, p 영역은 주입되는, 장치.
예시 62. 예시 60의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 63. 예시 59의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 64. 예시 63의 장치에서, p 영역은 주입되는, 장치.
예시 65. 예시 63의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 66. 예시 59의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있는, 장치.
예시 67. 예시 66의 장치에서, p 영역은 에피택셜 층 내에 주입되는, 장치.
예시 68. 예시 66의 장치에서, p 영역은 에피택셜 층 내에 적어도 2개의 p 영역을 포함하는, 장치.
예시 69. 예시 66의 장치에서, 에피택셜 층은 3족 질화물 배리어 층 아래에 있는, 장치.
예시 70. 예시 59의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 71. 예시 70의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 72. 예시 70의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 73. 예시 59의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 74. 예시 73의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 75. 예시 73의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 76. 예시 59의 장치에서, 필드 플레이트를 더 포함하고, 필드 플레이트는, 게이트에 인접하여 및 게이트 상에 중 적어도 하나에 있는, 장치.
예시 77. 예시 1의 장치에서, 상기 p 영역에 전기적으로 결합되는 컨택 패드를 더 포함하는, 장치.
예시 78. 예시 77의 장치에서, 상기 p 영역에 전기적으로 컨택 패드를 연결하도록 구성된 연결부를 더 포함하는 장치.
예시 79. 예시 77의 장치에서, 컨택 패드는, 바이어스 및 신호 중 적어도 하나를 수신하도록 구성되는, 장치.
예시 80. 예시 77의 장치에서, 컨택 패드는, 장치의 특성을 조절하기 위한 바이어스 및 장치의 특성을 조절하는 신호 중 적어도 하나를 수신하도록 구성되는, 장치.
예시 81. 예시 80의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 82. 예시 81의 장치에서, p 영역은 주입되는, 장치.
예시 83. 예시 81의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 84. 예시 80의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 85. 예시 84의 장치에서, p 영역은 주입되는, 장치.
예시 86. 예시 84의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 87. 예시 80의 장치에서, 기판 상에 에피택셜 층을 더 포함하고, p 영역은 에피택셜 층 내에 있는, 장치.
예시 88. 예시 87의 장치에서, p 영역은 에피택셜 층 내에 주입되는, 장치.
예시 89. 예시 87의 장치에서, p 영역은 에피택셜 층 내에 적어도 2개의 p 영역을 포함하는, 장치.
예시 90. 예시 87의 장치에서, 에피택셜 층은 3족 질화물 배리어 층 아래에 있는, 장치.
예시 91. 예시 80의 장치에서, 기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 92. 예시 91의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 93. 예시 91의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 94. 예시 80의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 95. 예시 94의 장치에서, p 영역 중 적어도 하나는 주입되는, 장치.
예시 96. 예시 94의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 97. 예시 80의 장치에서, 필드 플레이트를 더 포함하고, 필드 플레이트는, 게이트에 인접하여 및 게이트 상에 중 적어도 하나에 있는, 장치.
예시 98. 예시 1의 장치에서, 기판 상에 핵생성 층을 더 포함하고, 3족 질화물 버퍼 층은 핵생성 층 상에 있는, 장치.
예시 99. 예시 98의 장치에서, 핵생성 층과 3족 질화물 버퍼 층 사이에 개재하는 층을 더 포함하는, 장치.
예시 100. 예시 1의 장치에서, p 영역의 길이는 기판의 전체 길이보다 적은, 장치.
예시 101. 예시 1의 장치에서, p 영역은 기판 내에 제공되고, p 영역은 기판 내에 주입된 알루미늄을 포함하는, 장치.
예시 102. 예시 1의 장치에서, p 영역은 기판 상에 배열된 층 내에 제공되고, 층은 에피택셜 층이고, 층은, GaN 또는 SiC 중 적어도 하나인, 장치.
예시 103. 예시 1의 장치에서, 기판의 상부 표면과 3족 질화물 배리어 층의 하부 표면 사이의 거리로서 정의된 3족 질화물 버퍼 층의 두께는 0.7 미크론 내지 0.3 미크론의 범위를 갖는, 장치.
예시 104. 예시 1의 장치에서, 기판의 상부 표면과 3족 질화물 배리어 층의 하부 표면 사이에서 하나 이상의 층의 두께는 0.7 미크론 내지 0.3 미크론의 범위를 갖는, 장치.
예시 105. 장치이며, 기판; 기판 상에 3족 질화물 버퍼 층; 3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층; 3족 질화물 배리어 층에 전기적으로 결합되는 소스; 3족 질화물 배리어 층에 전기적으로 결합되는 게이트; 3족 질화물 배리어 층에 전기적으로 결합되는 드레인; 상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역; 및 상기 p 영역에 전기적으로 결합되는 컨택 패드를 포함하는, 장치.
예시 106. 예시 105의 장치에서, 상기 p 영역에 전기적으로 컨택 패드를 연결하는 연결부를 더 포함하는, 장치.
예시 107. 예시 105의 장치에서, 컨택 패드는, 바이어스 및 신호 중 적어도 하나를 수신하도록 구성되는, 장치.
예시 108. 예시 105의 장치에서, 컨택 패드는, 장치의 특성을 조절하기 위한 바이어스 및 장치의 특성을 조절하기 위한 신호 중 적어도 하나를 수신하도록 구성되는, 장치.
예시 109. 예시 105의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 110. 예시 109의 장치에서, p 영역은 주입되는, 장치.
예시 111. 예시 105의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 112. 예시 105의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 위치되는, 장치.
예시 113. 장치이며, 기판; 기판 상에 3족 질화물 버퍼 층; 3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층; 3족 질화물 배리어 층에 전기적으로 결합된 소스; 3족 질화물 배리어 층에 전기적으로 결합된 게이트; 3족 질화물 배리어 층에 전기적으로 결합된 드레인; 및 상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 포함하고, 게이트는 p 영역에 전기적으로 결합되는, 장치.
예시 114. 예시 113의 장치에서, 상기 p 영역에 전기적으로 게이트를 연결하는 연결부를 더 포함하는, 장치.
예시 115. 예시 113의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는, 장치.
예시 116. 예시 115의 장치에서, p 영역은 주입되는, 장치.
예시 117. 예시 113의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 118. 예시 113의 장치에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 장치.
예시 119. 예시 118의 장치에서, p 영역은 주입되는, 장치.
예시 120. 예시 118의 장치에서, p 영역은 적어도 2개의 p 영역을 포함하는, 장치.
예시 121. 예시 113의 장치에서, 기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있는, 장치.
예시 122. 디바이스를 제조하는 방법이며, 기판을 제공하는 단계; 기판 상에 3족 질화물 버퍼 층을 제공하는 단계; 3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층을 제공하는 단계; 3족 질화물 배리어 층에 소스를 전기적으로 결합하는 단계; 3족 질화물 배리어 층에 게이트를 전기적으로 결합하는 단계; 3족 질화물 배리어 층에 드레인을 전기적으로 결합하는 단계; 및 상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 제공하는 단계를 포함하는, 디바이스를 제조하는 방법.
예시 123. 예시 122의 디바이스를 제조하는 방법에서, p 영역을 주입하는 단계를 더 포함하는, 디바이스를 제조하는 방법.
예시 124. 예시 122의 디바이스를 제조하는 방법에서, p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 디바이스를 제조하는 방법.
예시 125. 예시 122의 디바이스를 제조하는 방법에서, 기판 상에 에피택셜 층을 제공하는 단계를 더 포함하고 p 영역은 에피택셜 층 내에 있는, 디바이스를 제조하는 방법.
예시 126. 예시 122의 디바이스를 제조하는 방법에서, 기판 상에 에피택셜 층을 제공하는 단계를 더 포함하고 p 영역은 에피택셜 층 내에 있고, p 영역은 또한 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는, 디바이스를 제조하는 방법.
예시 127. 예시 122의 디바이스를 제조하는 방법에서, 필드 플레이트를 제공하는 단계를 더 포함하고, 필드 플레이트는 상기 p 영역에 전기적으로 결합되는, 디바이스를 제조하는 방법.
예시 128. 예시 127의 디바이스를 제조하는 방법에서, 필드 플레이트를 제공하는 단계를 더 포함하고, 필드 플레이트는 소스에 전기적으로 결합되는, 디바이스를 제조하는 방법.
예시 129. 예시 128의 디바이스를 제조하는 방법에서, 필드 플레이트는 소스 및 상기 p 영역에 전기적으로 결합되는, 디바이스를 제조하는 방법.
비록 본 개시내용이 예시적인 양태에 의해서 기술되었지만, 기술 분야의 숙련자는 본 개시내용이 첨부된 청구범위의 기술사상 및 범위 내에서 변형되어 실시될 수 있다는 것을 인식할 것이다. 위에서 주어진 이들 예시들은 단지 예시적인 것이며 본 개시내용의 모든 가능한 설계, 양태, 애플리케이션 또는 변형의 완전한 리스트인 것을 의미하지 않는다.

Claims (28)

  1. 장치로서,
    기판;
    기판 상에 3족 질화물 버퍼 층;
    3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층;
    3족 질화물 배리어 층에 전기적으로 결합된 소스;
    3족 질화물 배리어 층에 전기적으로 결합된 게이트;
    3족 질화물 배리어 층에 전기적으로 결합된 드레인; 및
    상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 포함하는,
    장치.
  2. 제1 항에 있어서,
    p 영역은 주입되는,
    장치.
  3. 제1 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는,
    장치.
  4. 제1 항에 있어서,
    기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있는,
    장치.
  5. 제1 항에 있어서,
    필드 플레이트를 더 포함하는,
    장치.
  6. 제1 항에 있어서,
    필드 플레이트를 더 포함하고, 필드 플레이트는 상기 p 영역에 전기적으로 결합되는,
    장치.
  7. 제6 항에 있어서,
    필드 플레이트는 소스에 전기적으로 결합되는,
    장치.
  8. 장치로서,
    기판;
    기판 상에 3족 질화물 버퍼 층;
    3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층;
    3족 질화물 배리어 층에 전기적으로 결합되는 소스;
    3족 질화물 배리어 층에 전기적으로 결합되는 게이트;
    3족 질화물 배리어 층에 전기적으로 결합되는 드레인;
    상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역; 및
    상기 p 영역에 전기적으로 결합되는 컨택 패드를 포함하는,
    장치.
  9. 제8 항에 있어서,
    상기 p 영역에 전기적으로 컨택 패드를 연결하는 연결부를 더 포함하는,
    장치.
  10. 제8 항에 있어서,
    컨택 패드는, 바이어스 및 신호 중 적어도 하나를 수신하도록 구성되는,
    장치.
  11. 제8 항에 있어서,
    컨택 패드는, 장치의 특성을 조절하기 위한 바이어스 및 장치의 특성을 조절하기 위한 신호 중 적어도 하나를 수신하도록 구성되는,
    장치.
  12. 제8 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는,
    장치.
  13. 제8 항에 있어서,
    p 영역은 주입되는,
    장치.
  14. 제8 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는,
    장치.
  15. 장치로서,
    기판;
    기판 상에 3족 질화물 버퍼 층;
    3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층;
    3족 질화물 배리어 층에 전기적으로 결합된 소스;
    3족 질화물 배리어 층에 전기적으로 결합된 게이트;
    3족 질화물 배리어 층에 전기적으로 결합된 드레인; 및
    상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 포함하고,
    게이트는 p 영역에 전기적으로 결합되는,
    장치.
  16. 제15 항에 있어서,
    상기 p 영역에 전기적으로 게이트를 연결하는 연결부를 더 포함하는,
    장치.
  17. 제15 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 상에 있는,
    장치.
  18. 제17 항에 있어서,
    p 영역은 주입되는,
    장치.
  19. 제15 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는,
    장치.
  20. 제15 항에 있어서,
    기판 상에 에피택셜 층을 더 포함하고 p 영역은 에피택셜 층 내에 있는,
    장치.
  21. 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    기판 상에 3족 질화물 버퍼 층을 제공하는 단계;
    3족 질화물 버퍼 층 상의 3족 질화물 배리어 층이며 3족 질화물 버퍼 층의 밴드갭보다 더 높은 밴드갭을 갖는 3족 질화물 배리어 층을 제공하는 단계;
    3족 질화물 배리어 층에 소스를 전기적으로 결합하는 단계;
    3족 질화물 배리어 층에 게이트를 전기적으로 결합하는 단계;
    3족 질화물 배리어 층에 드레인을 전기적으로 결합하는 단계; 및
    상기 3족 질화물 배리어 층 아래에서 기판 내에 또는 기판 상에 중 적어도 하나에 있는 p 영역을 제공하는 단계를 포함하는,
    디바이스를 제조하는 방법.
  22. 제21 항에 있어서,
    p 영역을 주입하는 단계를 더 포함하는,
    디바이스를 제조하는 방법.
  23. 제21 항에 있어서,
    p 영역은 상기 3족 질화물 배리어 층 아래에서 기판 내에 있는,
    디바이스를 제조하는 방법.
  24. 제21 항에 있어서,
    기판 상에 에피택셜 층을 제공하는 단계를 더 포함하고 p 영역은 에피택셜 층 내에 있는,
    디바이스를 제조하는 방법.
  25. 제21 항에 있어서,
    필드 플레이트를 제공하는 단계를 더 포함하는,
    디바이스를 제조하는 방법.
  26. 제21 항에 있어서,
    필드 플레이트를 제공하는 단계를 더 포함하고, 필드 플레이트는 상기 p 영역에 전기적으로 결합되는,
    디바이스를 제조하는 방법.
  27. 제26 항에 있어서,
    필드 플레이트를 제공하는 단계를 더 포함하고, 필드 플레이트는 소스에 전기적으로 결합되는,
    디바이스를 제조하는 방법.
  28. 제27 항에 있어서,
    필드 플레이트는 소스 및 상기 p 영역에 전기적으로 결합되는,
    디바이스를 제조하는 방법.
KR1020217027530A 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정 KR20210119511A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237004563A KR102626266B1 (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16/260,095 2019-01-28
US16/260,095 US10840334B2 (en) 2016-06-24 2019-01-28 Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US16/376,596 US10892356B2 (en) 2016-06-24 2019-04-05 Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US16/376,596 2019-04-05
PCT/US2020/015331 WO2020159934A1 (en) 2019-01-28 2020-01-28 Group iii-nitride high-electron mobility transistors with buried p-type layers and process for making the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237004563A Division KR102626266B1 (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정

Publications (1)

Publication Number Publication Date
KR20210119511A true KR20210119511A (ko) 2021-10-05

Family

ID=71841093

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020237004563A KR102626266B1 (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
KR1020217027530A KR20210119511A (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
KR1020247001387A KR20240010555A (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020237004563A KR102626266B1 (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020247001387A KR20240010555A (ko) 2019-01-28 2020-01-28 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정

Country Status (5)

Country Link
EP (1) EP3918636A4 (ko)
JP (2) JP7248804B2 (ko)
KR (3) KR102626266B1 (ko)
CN (2) CN118248725A (ko)
WO (1) WO2020159934A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4186100A4 (en) * 2021-08-03 2024-08-28 Analog Devices Inc IMPURITY REDUCTION TECHNIQUES IN GALLIUM NITRIDE REGROWTH
CN114664938A (zh) * 2022-02-17 2022-06-24 广东中科半导体微纳制造技术研究院 一种GaN基HEMT器件及其制备方法和应用
WO2024171318A1 (ja) * 2023-02-14 2024-08-22 三菱電機株式会社 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region
JP2008112868A (ja) 2006-10-30 2008-05-15 Eudyna Devices Inc 半導体装置およびその製造方法
JP2011151176A (ja) 2010-01-21 2011-08-04 Toyota Central R&D Labs Inc 高電子移動度トランジスタ
JP5758132B2 (ja) * 2011-01-26 2015-08-05 株式会社東芝 半導体素子
JP2012231002A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
JP2012248632A (ja) 2011-05-26 2012-12-13 Advanced Power Device Research Association 窒化物半導体装置および窒化物半導体装置の製造方法
EP2721640A1 (en) * 2011-06-20 2014-04-23 The Regents Of The University Of California Current aperture vertical electron transistors
JP5879805B2 (ja) 2011-08-09 2016-03-08 富士通株式会社 スイッチング素子及びこれを用いた電源装置
JP5653326B2 (ja) * 2011-09-12 2015-01-14 株式会社東芝 窒化物半導体装置
US9024356B2 (en) * 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
FR3011981B1 (fr) 2013-10-11 2018-03-02 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt a base d'heterojonction
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
CN104269434B (zh) 2014-09-19 2018-01-05 苏州捷芯威半导体有限公司 一种高电子迁移率晶体管
US10290566B2 (en) * 2014-09-23 2019-05-14 Infineon Technologies Austria Ag Electronic component
JP2017059786A (ja) * 2015-09-18 2017-03-23 パナソニックＩｐマネジメント株式会社 半導体装置
US11430882B2 (en) 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10192980B2 (en) * 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
JP6677598B2 (ja) * 2016-07-25 2020-04-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6996241B2 (ja) * 2017-11-13 2022-01-17 富士通株式会社 化合物半導体装置及びその製造方法、電源装置、高周波増幅器

Also Published As

Publication number Publication date
KR20240010555A (ko) 2024-01-23
EP3918636A1 (en) 2021-12-08
JP7248804B2 (ja) 2023-03-29
JP2022519825A (ja) 2022-03-25
EP3918636A4 (en) 2023-03-08
KR102626266B1 (ko) 2024-01-16
CN113950748A (zh) 2022-01-18
CN118248725A (zh) 2024-06-25
KR20230025527A (ko) 2023-02-21
JP7543452B2 (ja) 2024-09-02
JP2023041688A (ja) 2023-03-24
WO2020159934A1 (en) 2020-08-06

Similar Documents

Publication Publication Date Title
US11862719B2 (en) Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
JP7198305B2 (ja) シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ
US20210167199A1 (en) Group iii-nitride high-electron mobility transistors with gate connected buried p-type layers and process for making the same
US11430882B2 (en) Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
JP7543452B2 (ja) 埋込みｐ型層を有する第ＩＩＩ族窒化物高電子移動度トランジスタおよびその作製プロセス
US10840334B2 (en) Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US20220367697A1 (en) Group iii-nitride transistors with back barrier structures and buried p-type layers and methods thereof
US11929428B2 (en) Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US20220367695A1 (en) Circuits and group iii-nitride transistors with buried p-layers and controlled gate voltages and methods thereof
KR20230137469A (ko) 3족-질화물 고-전자이동도 트랜지스터 및 그 제조 방법
US20240290876A1 (en) Nitrogen-Polar Group III-Nitride Semiconductor Device with Isolation Implant Regions

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X601 Decision of rejection after re-examination
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2023101000284; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20230208

Effective date: 20230322