JP7198305B2 - シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ - Google Patents

シリコンカーバイド基板に深く注入されたｐ－型層を有する窒化ガリウム高電子移動度トランジスタ Download PDF

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Description

［関連出願の相互参照］
本出願は、２０１６年８月１５日に出願された米国特許出願第１５／１９２，５４５号に基づく一部継続出願であり、その全体が参照により本明細書に組み入れられる。
［本開示の分野］
本開示は、マイクロ電子デバイスに関し、より具体的には、ｐ－型層を有する窒化ガリウム高電子移動度トランジスタに関する。本開示はさらに、マイクロ電子デバイスの製造方法に関し、より具体的には、ｐ－型層を有する窒化ガリウム高電子移動度トランジスタの製造方法に関する。
窒化ガリウム（ＧａＮ）ベースの高電子移動度トランジスタ（ＨＥＭＴｓ）は、ＧａＮの材料特性により高電圧および高電流を実現することができるため、高出力無線周波数（ＲＦ）用途、また低周波数高出力スイッチング用途においても、非常に有望な候補である。しかしながら、これらのデバイスにおける重大な問題は、高電圧機能を実現するためのバッファ層の設計である。現在、高ドレイン電圧の条件下でバッファ層を通過する電流を最小化するため、鉄（Ｆｅ）または炭素（Ｃ）を深い準位へ注入する多くの設計が用いられている。しかしながら、ＦｅおよびＣの両方がドレインラグ効果、すなわちドレイン電圧が高い値から低い値へと変化した場合にドレイン電流の回復を遅らせる効果を引き起こす。これがスイッチング電流の低下、効率の低下、および他の問題を引き起こすため、パワー用途およびＲＦ用途のいずれについても非常に望ましくないことである。ＦｅまたはＣを含有しない高純度のバッファ層を用いることでこのドレインラグ効果を除くことができる。しかしながら、これらのデバイスには、これもまた容認しがたいバッファ層を通過するリーク電流が存在する。
よって、ＧａＮ ＨＥＭＴｓにおけるラグ効果に対処するための別の解決策が必要である。
この開示の態様によると、ＳｉＣ基板層と、前記ＳｉＣ基板層上に配置されたＧａＮバッファ層と、前記ＧａＮバッファ層が設けられた前記ＳｉＣ基板層の表面に平行な長さを有するｐ－型材料層と、を備え、前記ｐ－型材料層が前記ＳｉＣ基板層および前記ＳｉＣ基板層上に配置された第一の層のいずれか一つに設けられる、高電子移動度トランジスタが提供される。
この開示の別の態様によると、ＳｉＣ基板層を設けることと、前記ＳｉＣ基板層上にＧａＮバッファ層を設けることと、前記ＧａＮバッファ層が設けられた前記ＳｉＣ基板層の表面に平行な長さを有するｐ－型材料層を設けることと、を含み、前記ｐ－型材料層を、前記ＳｉＣ基板および前記ＳｉＣ基板層上に配置された第一の層のいずれか一つに設けること、をさらに含む、高電子移動度トランジスタの製造方法が提供される。
本開示のさらなる特徴、利点、および態様は、以下の詳細な説明、図面、および特許請求の範囲の考察において示され、明らかになるであろう。さらに、前述の本開示の概要および以下の詳細な説明はいずれも例示的なものであり、また特許請求の範囲に記載された本開示の範囲を限定せずにさらなる説明を提供することを意図するものであることを理解されたい。
本開示のさらなる理解を提供するために含まれる添付の図面は、この明細書に組み入れられ、またその一部を構成し、本開示の態様を示し、また詳細な説明と共に本開示の原理を説明する役割を果たす。本開示の根本的な理解、および本開示が実施され得る様々な方法のために必要である場合よりも詳細に開示の構造の細部を示す試みはなされていない。
図１は、本開示によるトランジスタの一つの態様の断面図を示す。 図２は、本開示によるトランジスタの別の態様の断面図を示す。 図３は、本開示によるトランジスタの別の態様の断面図を示す。 図４は、本開示によるトランジスタの別の態様の断面図を示す。 図５は、本開示によるトランジスタの別の態様の断面図を示す。 図６は、本開示によるトランジスタの別の態様の断面図を示す。 図７は、本開示によるトランジスタの別の態様の断面図を示す。 図８は、本開示によるトランジスタの製造方法を示す。 図９は、従来の注入条件でのシミュレーションと比較して本開示の態様によるチャネリング条件で注入されたＡｌの分布を示す。
本開示の態様と、その様々な特徴および優位な詳細は、添付の図面において説明され、および／または示され、また以下の明細書において詳細に説明される非限定的な態様および例を参照してより十分に説明される。当業者においては、認識されるように、明細書において明確に述べられていなくとも図面中に示される特徴は必ずしも一定の縮尺で描かれているわけではなく、また一つの態様の特徴は別の態様でも用いられ得ることに留意されるべきである。周知の要素および加工技術についての記載は、本開示の態様を不必要にわかりにくくすることのないように省略され得る。明細書において用いられる例は単に、本開示において用いられる方法についての理解を助けること、またさらに当業者が本開示の態様を実施できるようにすることを目的としている。したがって、明細書における態様および例は本開示の範囲に限定されて解釈されるものではなく、添付の特許請求の範囲および適用可能な法律によってのみ定められる。さらに、いくつかの図面の表示全体を通して、同様の参照番号は同様の部分を表すことに留意されたい。
第一の（ｆｉｒｓｔ）、第二の（ｓｅｃｏｎｄ）等の用語は、本明細書において用いられる様々な要素を記述するために用いられるが、これらの要素はこれらの用語によって限定されるべきでないことを理解されたい。これらの用語は、一つの要素を別の要素から区別するためにのみ用いられる。例えば、本開示の範囲から逸脱することなく、第一の要素は第二の要素と称することができ、また、同様に、第二の要素は第一の要素と称することができる。明細書において用いられるように、用語「および／または（ａｎｄ／ｏｒ）」は、挙げられた項目のうち一つまたは複数のいくつか、または全ての組み合わせを包含する。
層、領域、または基板等の要素が別の要素の「上に（ｏｎ）」存在する、または「上へ（ｏｎｔｏ）」延びるという表現が用いられる場合には、別の要素の上に直接存在するか、または上へ直接延びることができ、または介在する要素が存在してもよいことを理解されたい。これとは対照的に、要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、または「上へ直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びるという表現が用いられる場合には、介在する要素は存在しない。同様に、層、領域、または基板等の要素が「わたって（ｏｖｅｒ）」いる、または「わたって（ｏｖｅｒ）」延びるという表現が用いられる場合には、別の要素に直接わたっているか、または直接わたって延びることができ、または介在する要素が存在してもよいことを理解されたい。これとは対照的に、別の要素に「直接わたって（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」いるか、または「直接わたって（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びるという表現が用いられる場合には、介在する要素は存在しない。要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」または「結合される（ｃｏｕｐｌｅｄ）」という表現が用いられる場合には、別の要素に直接接続または結合されることができ、または介在する要素が存在してもよいことを理解されたい。これとは対照的に、要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」という表現が用いられる場合には、介在する要素は存在しない。
「より下に（ｂｅｌｏｗ）」または「より上に（ａｂｏｖｅ）」または「上方の（ｕｐｐｅｒ）」または「下方の（ｌｏｗｅｒ）」または「水平な（ｈｏｒｉｚｏｎｔａｌ）」または「垂直な（ｖｅｒｔｉｃａｌ）」等の相対的な用語は、図面中に示される一つの要素、層、または領域と別の要素、層、または領域との関係を記述するために本明細書において用いられ得る。これらの用語およびこれらの上で議論された事項は、図面中で描写された向きに加え、デバイスの異なる向きをも包含することを意図したものであることを理解されたい。
明細書において用いられる用語は、特定の態様のみを記述することを目的としており、本開示を限定することを意図していない。明細書において用いられるように、単数形（の表現）である「ａ」、「ａｎ」、および「ｔｈｅ」は文脈において別途明確に示さない限り、複数形（のもの）もまた包含することを意図されている。明細書において用いられる場合の用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、記載された特徴、整数、ステップ、操作、元素、および／または構成要素の存在を明示するものであり、一つまたは複数の他の特徴、整数、ステップ、操作、元素、構成要素および／またはそれらの群の存在を排除するものではないことをさらに理解されたい。
別途定義されない限り、明細書において用いられる（技術用語および科学用語を含む）全ての用語は、この開示が属する技術分野の当業者によって一般に理解されるものと同じ意味を持つ。明細書において用いられる用語はこの明細書の文脈および関連技術における意味と矛盾しない意味を有するように解釈されるべきであり、また明細書において明確に定義されない限り、理想化された、または過度に形式的な意味で解釈されるべきではないことを理解されたい。
構造の種類に加え、トランジスタが形成される半導体材料の特性もまた動作パラメータに影響を及ぼし得る。トランジスタの動作パラメータに影響を及ぼす特性である電子移動度、飽和電子ドリフト速度、絶縁破壊電界および熱伝導率は、トランジスタの高周波特性および高出力特性に影響し得る。
電子移動度は、電界の存在下で電子がその飽和速度までどれほど速く加速されるかを測定した値である。従来、高電子移動度を有する半導体材料は、より少ない電界でより多くの電流を発生させることができ、電界が印加されたときの応答時間がより早くなるため好まれていた。飽和電子ドリフト速度は、電子を半導体材料内部で捕獲することのできる最大速度である。より高い飽和電子ドリフト速度を有する材料は、より高い速度によって短い時間でソースからドレインへ移動させることが可能であるため、高周波用途に好適である。
絶縁破壊電界は、ショットキー接合が破壊される電界強度であり、デバイスのゲートを通過する電流が突然に増加する。より大きな電界は、一般に、与えられた材料の寸法によって支持されることができるため、高絶縁破壊電界材料は高出力、高周波トランジスタに好適である。電子は、より小さな電界よりもより大きな電界によってより早く加速されるため、より大きな電界によってより早い移動が可能になる。
熱伝導率は、半導体材料が熱を放出する能力である。典型的な操作において、全てのトランジスタは熱を発生する。同様にして、高出力および高周波トランジスタは通常、小信号トランジスタよりも大きな熱量を発生する。半導体材料の温度が上昇するにつれて、接合リーク電流は一般に増加し、温度の上昇に伴ってキャリア移動度が低下するために電界効果トランジスタを通過する電流は一般に減少する。したがって、熱が半導体から放出されれば、材料はより低い温度を維持することができ、またより少ないリーク電流でより大きな電流を運ぶことができる。
本開示は、外因性半導体および真性半導体の両方を含む。真性半導体はドーピングされていない（純粋である）。外因性半導体はドーピングされており、これは熱平衡状態における半導体の電子およびホールのキャリア密度を変更するために物質が導入されることを意味する。ｐ－型半導体およびｎ－型半導体の両方が開示されるが、ｐ－型は電子密度よりも大きなホール密度を有し、またｎ－型はホール密度よりも大きな電子密度を有する。
シリコンカーバイド（ＳｉＣ）は、理論上はケイ素（Ｓｉ）またはガリウム砒素（ＧａＡｓ）から製造されたデバイスよりもより高い温度でより高出力、より高周波で動作させることのできる電子デバイスの製造を可能にする素晴らしい物理的特性および電子的特性を有している。約４×Ｅ６Ｖ／ｃｍの高絶縁破壊電界、約２．０×Ｅ７ｃｍ／ｓｅｃの高飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ－°Ｋの高熱伝導率は、ＳｉＣが高周波および高出力用途に好適であることを示す。
開示されるＧａＮ ＨＥＭＴｓにおけるドレインラグは、いくつかの態様においては
構造を追加することで対処されている。これらの構造において、ｐ－型層は高耐圧、そしてドレインラグを発生させないことを同時に実現するために用いられる。ｐ－型層は絶縁破壊電圧を最適化することに役立ち、また容易に充電および放電することができ、それによりドレインラグが無いことを保証する。一つの態様では、ｐ－型層はＳｉＣ基板に形成される。
このアプローチは二つの問題を克服する。１．イオン注入を用いてＧａＮ内にｐ－型層を形成することは困難である。選択的イオン注入は、異なる領域では異なる密度を得られることによりデバイス構造の最適化が可能になる。これはエピタキシャル成長を伴うことでより困難なものになる。２．マグネシウム（Ｍｇ）を用いるＧａＮのｐ－型ドーピングはまた、急激な界面の成長を妨げるメモリ効果を示す。
本開示の方法および構造により、悪影響なラグ効果の無い、パワースイッチングに好適な高耐圧機能を有するＧａＮ ＨＥＭＴｓの発展が可能になり得る。本開示の方法および構造は、より低コストでよりコンパクトなデバイス構造にもつながり得る。さらに、適切な設計によれば、本開示の構造は通信および他の用途のための高出力ＲＦデバイスへの応用も可能である。重要な利点はデバイスのメモリ効果を最小化することであり、メモリ効果は通信用途では深刻な課題である。
図１は本開示によるトランジスタの一つの態様の断面図を示し、また図２は本開示によるトランジスタの別の態様の断面図を示す。特に、図１はトランジスタ１００の断面図を示す。トランジスタ１００は、基板層１０２を備えてもよい。基板層１０２は、シリコンカーバイド（ＳｉＣ）から成ってもよい。いくつかの態様では、基板層１０２は、半絶縁性ＳｉＣ基板、ｐ－型基板、ｎ－型基板等でもよい。いくつかの態様では、基板層１０２は非常に軽度にドーピングされてもよい。一つの態様では、バックグラウンド不純物準位は低くてもよい。一つの態様では、バックグラウンド不純物準位は１Ｅ１５／ｃｍ３またはそれより少なくてもよい。基板層１０２は、６Ｈ、４Ｈ、１５Ｒ ３Ｃ ＳｉＣ、または類似のものの群から選択されたＳｉＣで形成されてもよい。
別の態様では、基板層１０２はＧａＡｓ、ＧａＮ、または本明細書に記載の用途に好適な他の材料でもよい。別の態様では、基板層１０２はサファイア、スピネル、ＺｎＯ、ケイ素、または三族窒化物材料の成長を支えることのできる任意の他の材料でもよい。
基板層１０２は、ｐ－型材料層１２０を備えてもよい。ｐ－型材料層１２０は、アルミニウム（Ａｌ）のイオン注入およびアニーリングによって形成されてもよい。他の態様では、ｐ－型材料層１２０はホウ素、ガリウム、またはｐ－型層を形成することのできる任意の他の材料のイオン注入によって形成されてもよい。一つの態様では、ｐ－型材料層１２０は、任意のＧａＮ層の成長の前にＡｌの注入およびアニーリングによって形成されてもよい。一つの態様では、イオン注入はチャネリング注入を用いてもよい。一つの態様では、チャネリング注入は基板層１０２へのイオンビームを整列させることを含んでもよい。イオンビームの整列によって注入効率が上昇し得る。
本開示の態様は、注入チャネリングが格子損傷を減少させる低エネルギー注入を用いて深さによって非常に均一な注入領域をシリコンカーバイド内に制御可能に形成するために使用され得るという認識に基づく。チャネリングは、イオンが半導体の結晶軸に沿って注入されるときに経験される。注入方向が結晶格子の主軸に近接している場合は、結晶格子中の原子は注入方向に対して”並んで”いるように見え、また注入されたイオンは結晶構造によって創り出されたチャネルを下降するように見える。これは、特に半導体層の表面付近における、注入されたイオンと結晶格子中の原子との間の衝突の可能性を減少させる。注入の深さは大幅に増加する。
一般に、チャネリングは注入方向がシリコンカーバイド結晶の結晶軸の約２°以内のときにシリコンカーバイド内で発生する。注入方向がシリコンカーバイド結晶の結晶軸の約２°よりも大きいときは、格子中の原子が注入方向に対してランダムに分布するように見え、チャネリング効果は減少する。本明細書で用いられるように、用語「注入角度（Ｉｍｐｌａｎｔ ａｎｇｌｅ）」は、注入方向と、ｃ軸または＜０００１＞軸等のイオンが注入される半導体層の結晶軸との間の角度を指す。したがって、シリコンカーバイド層のｃ軸に対して約２°より小さい注入角度はチャネリングに至ると考えられる。しかしながら、他の注入角度もまた同様に用いられ得る。
一つの態様では、ｐ－型材料層１２０は、２５℃でＥ１＝１００ｋｅＶの注入エネルギー、１Ｅ１３ｃｍ２の注入量というチャネリング条件で注入される４Ｈ－ＳｉＣ内の２７Ａｌのイオン注入によって形成されてもよい。一つの態様では、ｐ－型材料層１２０は、２５℃でＥ２＝３００ｋｅＶの注入エネルギー、１Ｅ１３ｃｍ２の注入量というチャネリング条件で注入される４Ｈ－ＳｉＣ内の２７Ａｌのイオン注入によって形成されてもよい。しかしながら、他の注入条件および注入量もまた同様に考慮される。例えば、いくつかの態様では、注入エネルギーは、２０ｋｅＶから８０ｋｅＶ、８０ｋｅＶから１２０ｋｅＶ、１２０ｋｅＶから１６０ｋｅＶ、１６０ｋｅＶから２００ｋｅＶ、２００ｋｅＶから２４０ｋｅＶ、２４０ｋｅＶから２８０ｋｅＶ、２８０ｋｅＶから３４０ｋｅＶ、３４０ｋｅＶから４００ｋｅＶ、２０ｋｅＶから４００ｋｅＶ、および／または８０ｋｅＶから３４０ｋｅＶでもよく、またいくつかの態様では、注入量は、０．６Ｅ１３ｃｍ２から０．８Ｅ１３ｃｍ２、０．８Ｅ１３ｃｍ２から１．２Ｅ１３ｃｍ２、１．２Ｅ１３ｃｍ２から１．６Ｅ１３ｃｍ２、１．６Ｅ１３ｃｍ２から２Ｅ１３ｃｍ２、０．６Ｅ１３ｃｍ２から２Ｅ１３ｃｍ２、および／または０．８Ｅ１３ｃｍ２から１．２Ｅ１３ｃｍ２でもよい。さらに、ｐ－型材料層１２０は、ホウ素（Ｂ）、ガリウム（Ｇａ）等の注入とそれに続く高温アニールによって形成され得ることに留意するべきである。
一つの態様では、ｐ－型材料層１２０はイオン注入によって深い層になってもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって１μｍかそれよりも薄い厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．７μｍかそれよりも薄い厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．５μｍかそれよりも薄い厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．３μｍから０．５μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．２μｍから０．６μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．４μｍから０．６μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．６μｍから０．８μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．６μｍから１．６μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって０．６μｍから２．１μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって１μｍから５μｍの厚さを有してもよい。一つの態様では、ｐ－型材料層１２０の注入および／またはドーピングは１ｃｍ３あたり５Ｅ１５から５Ｅ１７の範囲で最大５μｍの深さまで及んでもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの１０％から２０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの２０％から３０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの３０％から４０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの４０％から５０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの５０％から６０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの６０％から７０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの７０％から８０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によって基板１０２の厚さの８０％から９０％の厚さを有してもよい。
ｐ－型材料層１２０は、基板層１０２に注入され、続いてアニーリングされる。アニーリングによって注入が活性化されてもよい。一つの態様では、マスキング層材料が注入の間用いられてもよい。いくつかの態様では、ｐ－型材料層１２０のアニーリングの間に高温で基板が分離するのを防ぐために、キャップ層材料がウェハ表面を覆うために用いられてもよい。一度ｐ－型材料層１２０が形成されれば、マスキング層材料は除去してもよい。アニーリングは、１５００－１８５０℃の温度範囲で、５分－３０分間行われてもよい。他のアニーリング温度および時間プロファイルもまた同様に考慮される。
いくつかの態様では、基板層１０２はｐ－型材料ＳｉＣ基板から成ってもよい。この態様では、注入によるｐ－型材料層１２０の形成は必要ないかもしれない。さらにこの態様では、ｐ－型材料ＳｉＣ基板である基板層１０２は続いて、ｐ＋層１０６の注入を含む本明細書に記載の方法が行われてもよい。
図３は本開示によるトランジスタの別の態様の断面図を示し、また図４は本開示によるトランジスタの別の態様の断面図を示す。図３および図４に示すように、エピタキシャル層２０２は基板層１０２上に形成されてもよい。図３および図４の態様では、ｐ－型材料層１２０はエピタキシャル層２０２に存在してもよい。いくつかの態様では、基板層１０２がＧａＡｓ、ＧａＮ等を含むある態様ではｐ－型材料層１２０はエピタキシャル層２０２に存在してもよい。一つの態様では、エピタキシャル層２０２はＳｉＣから形成される。
一つの態様では、エピタキシャル層２０２は基板層１０２の上面上に配置されてもよい。一つの態様では、エピタキシャル層２０２は基板層１０２の上面上に直接配置されてもよい。その後、ｐ－型材料層１２０はエピタキシャル層２０２に注入されてもよく、続いて本明細書に記載されるようにアニーリングされる。さらにこの態様では、エピタキシャル層２０２は、ｐ＋層１０６の注入を含む本明細書に記載の方法が行われてもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの１０％から２０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの２０％から３０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの３０％から４０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの４０％から５０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの５０％から６０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの６０％から７０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの７０％から８０％の厚さを有してもよい。一つの態様では、ｐ－型材料層１２０はイオン注入によってエピタキシャル層２０２の厚さの８０％から９０％の厚さを有してもよい。
別の態様では、エピタキシャル層２０２はｐ－型材料を用いてもよく、またエピタキシャル層２０２は基板層１０２の上面上に配置されてもよい。別の態様では、エピタキシャル層２０２はｐ－型材料を用いてもよく、またエピタキシャル層２０２は基板層１０２の上面上に直接配置されてもよい。これについては、ある態様では、ｐ－型材料エピタキシャル層２０２は、成長してもよく、その結果エピタキシャル層２０２はｐ－型材料層１２０を有し、またｐ－型材料層１２０を形成するために本明細書に記載されるような注入を必要としなくてもよい。その後、エピタキシャル層２０２は続いて、以下でさらに詳細に説明されるｐ＋層１０６の注入を含む方法が行われてもよい。いくつかの態様では、エピタキシャル層２０２は軸外配向性ウェハを用いたエピタキシャル成長によって形成されてもよい。
図５は、本開示によるトランジスタの別の態様を示す。図５の態様では、エピタキシャル層２０２はｐ－型材料を用いて形成されてもよく、またエピタキシャル層２０２は基板層１０２の上面上に直接配置されてもよい。この態様では、エピタキシャル層２０２全体がｐ－型材料層１２０を形成してもよい。その後、エピタキシャル層２０２は続いて、以下でさらに詳細に説明されるｐ＋層１０６の注入を含む方法が行われてもよい。
いくつかの態様では、ｐ－型材料層１２０はまた、表面に垂直に変化するドーピングおよび／または注入のプロファイルを有するように構成されてもよい。いくつかの態様では、ｐ－型材料層１２０はまた、図１－７の断面図に延びる表面に垂直に変化するプロファイルを有するように構成されてもよい。
一つの態様では、ｐ－型材料層１２０は、図１および図３に示すように、特定用途向けのトランジスタ１００の下方に均一に存在してもよい。一つの態様では、ｐ－型材料層１２０は、図１および図３に示すように、パワースイッチング用途向けのトランジスタ１００の下方に均一に存在してもよい。
ＲＦ用途のような特定用途向けの別の態様では、ｐ－型材料層１２０は、図２および図４で示され、また以下でさらに詳細に説明されるように、トランジスタ１００のゲート－ソース間領域の一部のような限られた領域に位置してもよい。
いくつかの態様では、ドレイン１１２からソース１１０までの電圧の一部は、ｐ－型材料層１２０領域内で降下してもよい。これは、横方向のチャネルを枯渇させてもよい。横方向の空乏は、横方向の電界を減少させ、また絶縁破壊電圧を増加させてもよい。あるいは、要求される絶縁破壊電圧に対してよりコンパクトな構造を得ることができる。ｐ－型材料層１２０は、印加されたドレイン電圧を維持するために必要なバッファへのＣまたはＦｅのドーピングの必要性を排除し得る。ＣおよびＦｅの深い準位を除去すると、（トラッピング無しの）動作条件下での電流の減少が少なくなる。さらに、いくつかの態様では、ｐ－型材料層１２０は電界を支える。
いくつかの態様では、基板層１０２は、図１および２に示すようなｐ＋層１０６を備えてもよい。いくつかの態様では、エピタキシャル層２０２は、図３および図４に示すようなｐ＋層１０６を備えてもよい。ｐ＋層１０６は、充電時定数を低減させるため、および接触形成を実現するために用いられてもよい。いくつかの態様では、ｐ＋層１０６はまた、イオン注入およびアニーリングによって形成されてもよい。ｐ＋層１０６は、実現可能な最小シート抵抗で可能な限り高くドーピングされてもよい。いくつかの態様では、ｐ＋層１０６はゲート―ソース間領域に存在してもよい。いくつかの態様では、ｐ＋層１０６はゲート―ソース間領域、および部分的にはゲートの下にも存在してもよい。いくつかの態様では、ｐ＋層１０６は、以下でさらに詳細に説明されるような限られた領域に存在してもよい。いくつかの態様では、ｐ＋層１０６は０．３μｍ未満の厚さでもよい。いくつかの態様では、ｐ＋層１０６は０．２μｍ未満の厚さでもよい。いくつかの態様では、ｐ＋層１０６は０．１μｍから０．３μｍの間の厚さでもよい。いくつかの態様では、ｐ＋層１０６は０．０５μｍから０．２５μｍの間の厚さでもよい。いくつかの態様では、ｐ＋層１０６は０．１５μｍから０．２５μｍの間の厚さでもよい。
基板層１０２上に、バッファ層１０４、または核形成層が形成されてもよい。一つの態様では、バッファ層１０４は基板層１０２上に直接形成される。一つの態様では、エピタキシャル層２０２は基板層１０２の上面上に配置されてもよく、またバッファ層１０４はエピタキシャル層２０２上に形成されてもよい。一つの態様では、エピタキシャル層２０２は基板層１０２の上面上に配置されてもよく、またバッファ層１０４はエピタキシャル層２０２上に直接形成されてもよい。バッファ層１０４は、ＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、または他の好適な材料でもよく、またＡｌＮの核形成層を備えてもよい。一つの態様では、バッファ層１０４は、ＡｌＧａＮから形成される。バッファ層１０４は、ｐ－型材料でもよく、または代わりにドーピングされないこともできる。ＡｌＮ核形成層は基板層１０２を接着させるため、およびバッファ層１０４の成長を促すために用いられてもよい。バッファ層１０４は基板層１０２に拘束することができる。
一つの態様では、バッファ層１０４は、高純度ＧａＮでもよい。一つの態様では、バッファ層１０４は、低ドープｎ－型でもよい高純度ＧａＮでもよい。一つの態様では、バッファ層１０４は、良好な電子閉じ込めを実現するためにＡｌＧａＮバックバリアを用いてもよい。
図６は、本開示によるトランジスタの別の態様の断面図を示す。特に、図６の態様では、バッファ層１０４は高純度ＧａＮの上層部分６０２を備えてもよく、またバッファ層１０４は良好な電子閉じ込めを実現するためのＡｌＧａＮバックバリアを形成し得る下層部分６０４を備えてもよいことを示す。一つの態様では、バックバリアを形成する下層部分６０４は、ｎ型のＡｌＧａＮでもよい。バックバリア構造は、本開示のいずれの態様においても実施され得る。
一つの態様では、バッファ層１０４はフェルミ準位がバンドギャップの上側半分に存在する高純度タイプとして設計されてもよく、これによりＧａＮ ＨＥＭＴｓにおいて通常観察されるスロートラッピング効果が最小化される。これについては、フェルミ準位より下のトラップは常に満たされているため、ゆっくりとした過渡を防ぐことができる。いくつかの態様では、バッファ層１０４は良好な結晶品質を実現することと一貫して、可能な限り薄くてもよい。候補である０．４μｍの層では良好な品質であることがすでに実証されている。
いくつかの態様では、ＡｌＺＧａ１－ＺＮ（０＜＝Ｚ＜＝１）核形成層またはバッファ層１０４はＭＯＣＶＤ（有機金属気相成長）法、ＨＶＰＥ（ハイドライド気相成長）法またはＭＢＥ（分子線エピタキシ）法のようなエピタキシャル結晶成長法により基板層１０２上に成長してもよい。核形成層の組成は、基板層１０２の材料に依存する。
別の態様では、バッファ層１０４は、横方向エピタキシャル過成長（ＬＥＯ）法で形成されてもよい。ＬＥＯ法によって、例えばＧａＮ層の結晶品質を改善することができる。ＨＥＭＴｓの半導体層がエピタキシャルの場合、各エピタキシャル層が成長する層はデバイスの特性に影響を及ぼし得る。例えば、ＬＥＯ法はエピタキシャルＧａＮ層内の転位密度を減少させ得る。
バッファ層１０４上にバリア層１０８が形成されてもよい。一つの態様では、バリア層１０８は、バッファ層１０４上に直接形成されてもよい。バリア層１０８は、バッファ層１０４と、ソース１１０、ドレイン１１２、およびゲート１１４との間にさらに層を設けてもよい。バリア層１０８は、ＡｌＧａＮ、ＡｌＮ、または他の好適な材料でもよい。一つの態様では、バリア層１０８は、ＡｌＧａＮである。一つの態様では、バリア層１０８は、ドーピングされなくてもよい。一つの態様では、バリア層１０８は、ｎ－型材料でもよい。いくつかの態様では、バリア層１０８は、異なるキャリア密度を有するｎ－型材料の積層を有してもよい。一つの態様では、バリア層１０８は、三族窒化物またはそれらの組み合わせでもよい。
ゲート１１４およびドレイン１１２を保護し、また分離させるために、バッファ層１０４とは反対側に、ゲート１１４およびドレイン１１２に隣接した保護層１１６がバリア層１０８上に配置されてもよい。保護層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ２、ＡｌＮ等、またはそれらの積層を含む組み合わせから成る不活性層でもよい。一つの態様では、保護層１１６はＳｉＮから成る不活性層である。一つの態様では、保護層１１６は、ＭＯＣＶＤ法、プラズマ化学気相成長（ＣＶＤ）法、熱フィラメントＣＶＤ法、またはスパッタリング法を用いて堆積することができる。一つの態様では、保護層１１６は、Ｓｉ３Ｎ４の堆積物を備えてもよい。一つの態様では、保護層１１６は、絶縁層を形成する。一つの態様では、保護層１１６は、絶縁体を形成する。
ソース１１０はｐ＋層１０６上にｐ－型材料コンタクト１１８を有してもよい。ｐ－型材料コンタクト１１８は、バッファ層１０４およびバリア層１０８に設けられた凹部のｐ＋層１０６上に形成されてもよい。ｐ－型材料コンタクト１１８は、ｐ＋層１０６に電気的に結合されてもよい。凹部は、ｐ－型材料コンタクト１１８をそこに形成することができるように、ｐ＋層１０６まで延びてもよい。凹部はエッチングで形成されてもよく、また凹部を決定するための材料を用いてもよい。その材料は凹部が形成された後に除去されてもよい。
いくつかの態様では、図１および図３に示すように、ｐ－型材料層１２０の注入はトランジスタ１００の全長に延びてもよい。いくつかの態様では、図２および図４に示すように、ｐ－型材料層１２０の注入はトランジスタ１００の長さの一部に延びてもよい。
いくつかの態様では、ｐ－型材料層１２０は、ｐ－型材料層１２０の長さを限定するために中性化されてもよい。一つの態様では、中性化することは、不純物の注入を含んでもよい。一つの態様では、ｐ－型材料層１２０を中性化することは、反対極性の材料によってｐ－型材料層１２０の電荷を吸収することを含んでもよい。ｐ－型材料層１２０の長さを限定するための別の方法は、ｐ－型材料層１２０のエッチングでもよい。ｐ－型材料層１２０の長さを限定するための別の方法は、注入領域を限定するためのマスキング材料を用いることでもよい。
別の態様では、ｐ－型材料層１２０はｐ－型材料層１２０の成長によって形成されてもよい。例えば、成長はエピタキシャルでもよい。ｐ－型材料層１２０の長さを限定するために、ｐ－型材料層１２０はエッチングされるか、またはそうでなければ中性化されてもよい。
ｐ－型材料層１２０は絶縁破壊および材料不純物に関する問題を回避するのに役立ち得る。例えば、ｐ－型材料層１２０が無い場合には、トランジスタ１００はよく放電する不純物を必要とし得る。ｐ－型材料層１２０はソース１１０の下方に形成されてもよく、またデバイスのゲート１１４に向かって延びてもよい。
一つの態様では、図１および図３に示すように、ｐ－型材料層１２０は全長に延び、留まってもよい。一つの態様では、図１および図３に示すように、ｐ－型材料層１２０は一般に全長に延び、留まってもよい。一つの態様では、図１および図３に示すように、ｐ－型材料層１２０は実質的に全長に延び、留まってもよい。
本開示の別の態様では、図２および図４に示すような矢印ＬＥＮＧＴＨ Ｐ １２０によって示されるように、ｐ－型材料層１２０は、トランジスタ１００の全領域にわたって延びなくてもよい。これについては、ｐ－型材料層１２０は以下に詳細に記述するように選択的に配置されてもよく、ｐ－型材料層１２０は以下に詳細に記述するように全長にわたって配置され、また選択的に除去されてもよく、ｐ－型材料層１２０は以下に詳細に記述するように全長にわたって配置されたり、また選択的に電気的に中性化される等してもよい。したがって、以下に記述するｐ－型材料層１２０の特定の構造は、以下に記述するような動作構造および配置を有するｐ－型材料層１２０をもたらすこれらの方法のいずれかを包含する。言い換えると、ｐ－型材料層１２０の長さおよび／または大きさは、部分的に電気的な中性化や、部分的にエッチング等をされる部分を含まない。ｐ－型材料層１２０の長さおよび／または大きさは、トランジスタ１００の用途、トランジスタ１００に対する要求等に依存してもよい。ｐ－型材料層１２０がゲート１１４を超えて延びないように限定することによって、特定のトランジスタの用途に対するＲＦパフォーマンスへの悪影響を回避できる。
以下にさらに詳細に記述される態様を参照すると、ｐ－型材料層１２０は、矢印ＬＥＮＧＴＨ Ｐ １２０に平行に、水平に延びてもよい。さらに、ｐ－型材料層１２０は、矢印ＬＥＮＧＴＨ Ｐ １２０に垂直で、また線１５０によって示されるトランジスタ１００の要素を貫いて延びる線によって決定される点まで、矢印ＬＥＮＧＴＨ Ｐ １２０に平行に、水平に延びてもよい。
本開示の一つの態様では、ｐ－型材料層１２０は、少なくともソース１１０の下方からゲート１１４の第一の端部１２４に向かって横方向に延びてもよい。本開示の一つの態様では、ｐ－型材料層１２０は、少なくともソース１１０の下方からゲート１１４の第一の端部１２４の下の位置まで横方向に延びてもよい。
本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第一の端部１２４の約０μｍから約０．７μｍの範囲にある点まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第一の端部１２４の約μｍから約０．５μｍの範囲にある点まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第一の端部１２４の約０μｍから約０．３μｍの範囲にある点まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、少なくともソース１１０の下方からゲート１１４の第二の端部１２２の下の位置まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第二の端部１２２の約０μｍから約０．７μｍの範囲にある点まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第二の端部１２２の約０μｍから約０．５μｍの範囲にある点まで水平に延びてもよい。本開示のある態様では、ｐ－型材料層１２０は、ゲート１１４の第二の端部１２２の約０μｍから約０．３μｍの範囲にある点まで水平に延びてもよい。
他の態様では、ｐ－型材料層１２０の長さＬＥＮＧＴＨ Ｐ １２０は、他の要素の位置および／または大きさとの関連で見ることができる。長さＳＤは、図２に示すように、ソース１１０の内側の端部１４２とドレイン１１２の内側の端部１４４との間の長さでもよい。
一つの態様では、ｐ－型材料層１２０の長さはＳＤの長さの１０％から２０％まで延びてもよく、これはｐ－型材料層１２０ソース１１０の内側の端部１４２を通過してドレイン１１２に向かって１０％から２０％まで伸びてもよいことを意味する。一つの態様では、ｐ－型材料層１２０の長さはＳＤの長さの２０％から３０％まで延びてもよく、これはｐ－型材料層１２０ソース１１０の内側の端部１４２を通過してドレイン１１２に向かって２０％から３０％まで伸びてもよいことを意味する。一つの態様では、ｐ－型材料層１２０の長さはＳＤの長さの３０％から４０％まで延びてもよく、これはｐ－型材料層１２０ソース１１０の内側の端部１４２を通過してドレイン１１２に向かって３０％から４０％まで伸びてもよいことを意味する。一つの態様では、ｐ－型材料層１２０の長さはＳＤの長さの４０％から５０％まで延びてもよく、これはｐ－型材料層１２０ソース１１０の内側の端部１４２を通過してドレイン１１２に向かって４０％から５０％まで伸びてもよいことを意味する。一つの態様では、ｐ－型材料層１２０の長さはＳＤの長さの５０％から６０％まで延びてもよく、これはｐ－型材料層１２０ソース１１０の内側の端部１４２を通過してドレイン１１２に向かって５０％から６０％まで伸びてもよいことを意味する。
本開示の一つの態様では、図１－７に示す矢印ＬＥＮＧＴＨ Ｐ＋ １０６によって示されるように、ｐ＋層１０６は基板層１０２の全領域にわたって延びなくてもよい。これについては、ｐ＋層１０６は以下に詳細に記述するように選択的に配置されてもよく、ｐ＋層１０６は以下に詳細に記述するように全長にわたって配置され、また選択的に除去されてもよく、ｐ＋層１０６は以下に詳細に記述するように全長にわたって配置されたり、また選択的に電気的な中性化をされる等してもよい。したがって、以下に記述するｐ＋層１０６の特定の構造は、以下に記述するような動作構造および配置を有するｐ＋層１０６をもたらすこれらの方法のいずれかを包含する。言い換えると、ｐ＋層１０６の長さおよび／または大きさは、部分的に電気的な中性化や、部分的にエッチング等をされる部分を含まない。部分的に電気的な中性化や、部分的にエッチング等をされる部分を含まない。ｐ＋層１０６の長さおよび／または大きさは、トランジスタ１００の用途、トランジスタ１００に対する要求等に依存してもよい。
以下でさらに記述される態様を参照すると、ｐ＋層１０６は、矢印ＬＥＮＧＴＨ Ｐ＋ １０６に平行に、水平に延びてもよい。さらに、ｐ＋層１０６は、矢印ＬＥＮＧＴＨ Ｐ＋ １０６に垂直で、また線１５０によって示されるトランジスタ１００の要素を貫いて延びる線によって決定される点まで、矢印ＬＥＮＧＴＨ Ｐ＋ １０６に平行に、水平に延びてもよい。
本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第一の端部１２４の約０μｍから約０．７μｍの範囲にある点まで延びてもよい。本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第一の端部１２４の約０μｍから約０．５μｍの範囲にある点まで延びてもよい。本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第一の端部１２４の約０μｍから約０．３μｍの範囲にある点まで延びてもよい。本開示のある態様では、ｐ＋層１０６は、少なくともソース１１０の下方からゲート１１４の第二の端部１２２の下の位置まで横方向に延びてもよい。本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第二の端部１２２の約０μｍから約０．７μｍの範囲にある点まで延びてもよい。本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第二の端部１２２の約０μｍから約０．５μｍの範囲にある点まで延びてもよい。本開示のある態様では、ｐ＋層１０６は、ゲート１１４の第二の端部１２２の約０μｍから約０．３μｍの範囲にある点まで延びてもよい。
他の態様では、ｐ＋層１０６の長さＬＥＮＧＴＨ Ｐ＋ １０６は、長さＳＤに基づく他の要素の位置および／または長さに関連して見ることもできる。この場合における長さＳＤは、図２に示すように、ソース１１０の内側の端部１４２からドレイン１１２の内側の端部１４４に向かう間の長さでもよい。
一つの態様では、ｐ＋層１０６の長さはＳＤの長さの１０％から２０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって１０％から２０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの２０％から３０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって２０％から３０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの３０％から４０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって３０％から４０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの４０％から５０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって４０％から５０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの５０％から６０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって５０％から６０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの６０％から７０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって６０％から７０％まで延びてもよいことを意味する。一つの態様では、ｐ＋層１０６の長さはＳＤの長さの７０％から８０％まで延びてもよく、これはｐ＋層１０６はソース１１０の内側の端部を通過してドレイン１１２に向かって７０％から８０％まで延びてもよいことを意味する。
ゲートコンタクトは、ソース１１０とドレイン１１２との間のゲート１１４に対して設けられてもよい。さらに、本開示のある態様では、ゲートコンタクトはバリア層１０８上に配置されてもよい。
ゲート１１４は白金（Ｐｔ）、ニッケル（Ｎｉ）、および／または金（Ａｕ）から形成されてもよいが、ショットキー効果を実現することのできる当業者に周知の他の金属が用いられてもよい。一つの態様では、ゲート１１４は三層構造を有するショットキーゲートコンタクトを備えてもよい。このような構造はいくつかの材料に高い接着性を持つために利点を有し得る。一つの態様では、ゲート１１４は、高伝導性金属の被覆層をさらに備えてもよい。フィールドプレート１３２は別の保護層の上面上に配置されてもよく、またゲート１１４から分離させてもよい。フィールドプレート１３２はソース１１０に電気的に接続されてもよく、またソースに接続されたフィールドプレートとして参照されてもよい。
別の態様では、金属被覆層は、ソース１１０およびｐ－型材料コンタクト１１８、ドレイン１１２およびゲート１１４のうち一つまたは複数の上に設けられてもよい。被覆層はＡｕ、銀（Ａｇ）、Ａｌ、Ｐｔおよび／または銅（Ｃｕ）でもよい。他の好適な高導電性金属が被覆層のために用いられてもよい。さらに、金属被覆層は、ｐ－型材料コンタクト１１８に電気的に結合されてもよい。
図７は本開示によるトランジスタの別の態様の断面図を示す。図７の態様では、ｐ－型材料層１２０は基板層１０２の内部または上に形成されてもよく、またトランジスタ１００は第二のバッファ層１０６を備えてもよい。図７ではトランジスタ１００を第一のバッファ層１０４および第二のバッファ層１０６を用いて示しているが、トランジスタ１００は一つのバッファ層１０４のみを用いてもよい。一つの態様では、基板層１０２にｐ－型材料層１２０を形成するために、Ａｌが基板層１０２に注入され、アニーリングされてもよい。一つの態様では、基板層１０２は、ｐ－型材料層１２０でドーピングされてもよい。一つの態様では、基板層１０２はｐ－型材料層１２０を形成するためのホウ素をドーピングされてもよい。Ｇａを含む他の材料もまた考慮される。ｐ－型材料層１２０の表面付近のｐ－型材料層１２０の長さは、前述の他の態様において記述された技術を用いて限定されることができる。
第二のバッファ層１０６は、第一のバッファ層１０４の基板層１０２とは反対側の面の第一のバッファ層１０４上に堆積または成長させてもよい。一つの態様では、第二のバッファ層１０６第一のバッファ層１０４上に直接形成される。第二のバッファ層１０６は窒化ガリウム（ＧａＮ）、ＡｌＮ等のような高純度材料でもよい。一つの態様では、第二のバッファ層１０６は高純度ＧａＮでもよい。一つの態様では、第二のバッファ層１０６は高純度ＡｌＮでもよい。第二のバッファ層１０６はｐ－型材料またはｎ－型材料でもよい。別の態様では、第二のバッファ層１０６はドーピングされなくてもよい。
図８は本開示によるトランジスタの製造方法を示す。特に、図８は図１－７のトランジスタ１００の製造方法の例５００を示す。方法５００は単に例示的なものであり、本明細書に開示される様々な様態に矛盾しない修正がなされ得ることを留意されるべきである。
方法５００は、基板層１０２の形成であるステップ５０２から開始されてもよい。基板層１０２はシリコンカーバイド（ＳｉＣ）から形成されてもよい。いくつかの態様では、基板層１０２は半絶縁性ＳｉＣ基板、ｐ－型基板、ｎ－型基板等でもよい。いくつかの態様では、基板層１０２は非常に軽度にドーピングされてもよい。一つの態様では、バックグラウンド不純物準位は低くてもよい。一つの態様では、バックグラウンド不純物準位は１Ｅ１５／ｃｍ３かそれよりも低くてもよい。基板層１０２は６Ｈ、４Ｈ、１５Ｒ ３Ｃ ＳｉＣ等の群から選択されたＳｉＣから形成されてもよい。別の態様では、基板層１０２はＧａＡｓ、ＧａＮ、または本明細書に記載の用途に好適な他の材料でもよい。別の態様では、基板層１０２はサファイア、スピネル、ＺｎＯ、ケイ素、または三族窒化物材料の成長を支えることのできる任意の他の材料を含んでもよい。
いくつかの態様では、基板層１０２はｐ－型材料ＳｉＣ基板から形成されてもよい。この態様では、ステップ５０４の注入によるｐ－型材料層１２０の形成は必須でなくてもよい。さらにこの態様では、ｐ－型材料ＳｉＣ基板である基板層１０２は、本明細書に記載のようなｐ＋層１０６の注入を含む方法が実質的に行われてもよい。
図１および図２のトランジスタ１００に向けられた第一の態様では、方法５００は、図１および図２に示されるような基板層１０２にｐ－型材料層１２０を形成するための基板層１０２へＡｌを注入するステップ５０４を含んでもよい。ｐ－型材料層１２０はＡｌのイオン注入およびアニーリングによって形成されてもよい。一つの態様では、ｐ－型材料層１２０は任意のＧａＮ層の成長の前にＡｌの注入およびアニーリングによって形成されてもよい。一つの態様では、イオンの注入はチャネリング注入を用いてもよい。一つの態様では、チャネリング注入は基板層１０２へのイオンビームを整列することを含んでもよい。イオンビームの整列は、注入効率を向上させ得る。方法５００は、図１および図２に示すように基板層１０２にｐ＋層１０６を形成するための基板層１０２へのＡｌの注入をさらに含んでもよい。その後、基板層１０２は本明細書に定義されるようにアニーリングされてもよい。一つの態様では、ｐ－型材料層１２０は、２５℃でＥ１＝１００ｋｅＶの注入エネルギー、１Ｅ１３ｃｍ２の注入量というチャネリング条件で注入された４Ｈ－ＳｉＣ内の２７Ａｌのイオン注入によって形成されてもよい。一つの態様では、ｐ－型材料層１２０は、２５℃でＥ２＝３００ｋｅＶの注入エネルギー、１Ｅ１３ｃｍ２の注入量というチャネリング条件で注入された４Ｈ－ＳｉＣ内の２７Ａｌのイオン注入によって形成されてもよい。しかしながら、他の注入エネルギーおよび注入量もまた同様に考慮される。
図１および図２のトランジスタ１００に向けた第一の態様では、バッファ層１０４はステップ５０６において基板層１０２上に形成され得る。バッファ層１０４は基板層１０２上に成長または堆積し得る。一つの態様では、バッファ層１０４はＧａＮでもよい。別の態様では、バッファ層１０４はＬＥＯ法によって形成されてもよい。
図３および図４のトランジスタ１００に向けられた第二の態様では、方法５００は、基板層１０２上にエピタキシャル層２０２を形成するステップ５０４を含んでもよい。その後、図３および図４に示すようにエピタキシャル層２０２にｐ－型材料層１２０を形成するためにエピタキシャル層２０２にＡｌを注入する。方法５００は、図３および図４に示すようにエピタキシャル層２０２にｐ＋層１０６を形成するためのエピタキシャル層２０２へのＡｌの注入をさらに含んでもよい。その後、エピタキシャル層２０２は本明細書に定義されるようにアニーリングされてもよい。
図３および図４のトランジスタ１００に向けられた第二の態様では、バッファ層１０４はステップ５０６おいてエピタキシャル層２０２上に形成されてもよい。バッファ層１０４はエピタキシャル層２０２上に成長または堆積してもよい。一つの態様では、バッファ層１０４はＧａＮでもよい。別の態様では、バッファ層１０４はＬＥＯ法によって形成されてもよい。
ステップ５０８において、バリア層１０８はバッファ層１０４上に形成されてもよい。バリア層１０８はｎ－型導電層でもよく、またはドーピングされていなくてもよい。一つの態様では、バリア層１０８はＡｌＧａＮでもよい。
ステップ５１０において、保護層１１６が形成されてもよい。保護層１１６はＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ２、ＡｌＮ等、またはそれらの積層を含んだ組み合わせ等の不活性層でもよく、これがバリア層１０８の露出した表面にわたって堆積してもよい。本開示の別の態様では、ｐ＋層１０６と接触する場所を形成するために、バリア層１０８の少なくとも一部およびバッファ層１０４の少なくとも一部を除去することによって凹部が形成されてもよい。凹部は、基板層１０２とは反対側のｐ＋層１０６を露光することによって、ソース１１０に関連する領域の一部の内部のｐ＋層１０６上の任意の材料を除去してもよい。
さらに方法５００の間に、ソース１１０がバリア層１０８上に配置されてもよい。ソース１１０は、アニーリングされ得る好適な材料のオーミック接触でもよい。例えば、ソース１１０は、約５００℃から約８００℃までの温度で約２分間アニーリングされてもよい。しかしながら、他の時間および温度もまた用いられてもよい。例えば、約３０秒間から約１０分間までの時間が可能である。
さらに方法５００の間に、ドレイン１１２がバリア層１０８上に配置されてもよい。ソース１１０のように、ドレイン１１２はＮｉまたは他の好適な材料のオーミック接触でもよく、また同様の方法でアニーリングされてもよい。一つの態様では、ｎ＋注入がバリア層１０８を通して用いられ、また注入によりコンタクトが形成される。
さらに方法５００の間に、ゲート１１４がソース１１０とドレイン１１２との間のバリア層１０８上に配置されてもよい。Ｎｉ、Ｐｔ、Ａｕ等の層は、蒸着または他の技術によってゲート１１４に対して形成されてもよい。ゲート構造は、さらにＰｔおよびＡｕ、または他の好適な材料が堆積することにより完成し得る。
さらに方法５００の間に、ｐ－型材料コンタクト１１８が形成されてもよい。一度ｐ＋層１０６が露光されれば、ニッケルまたは他の好適な材料はｐ－型材料コンタクト１１８に堆積するために蒸発してもよい。ニッケルまたは他の好適な材料は、例えばオーミック接触を形成するためにアニーリングされてもよい。このような堆積およびアニーリングの方法は、当該分野の当業者に周知の従来技術を用いることによって実行されてもよい。例えば、ｐ－型材料コンタクト１１８に対するオーミック接触は約６００℃から約１０５０℃までの温度でアニーリングされてもよい。一度ｐ＋層１０６上にｐ－型材料コンタクト１１８が形成されれば、金属被覆層はｐ＋層１０６のｐ－型材料コンタクト１１８とソース１１０とを電気的に結合してもよい。こうすることで、同電位のｐ＋層１０６とソース１１０の導電性が維持され得る。
ソース１１０電極およびドレイン１１２電極は、ゲート１１４に適切な準位でバイアスがかかった場合にバッファ層１０４とバリア層１０８との間のヘテロ界面において発生する二次元電子ガス（２ＤＥＧ）を用いて電流がソース１１０とドレイン１１２との間を流れるようにオーミック接触させることで形成されてもよい。
ゲート１１４は、スペーサまたは保護層１１６の上面上に延びてもよい。保護層１１６はエッチングされてもよく、またゲート１１４はゲート１１４の底面がバリア層１０８の表面に接触するように堆積する。ゲート１１４を形成する金属は、ゲート１１４の上面フィールドプレート構造１３２を形成するように保護層１１６を横切って延びるようにパターニングされてもよい。一つの態様では、フィールドプレート構造１３２は、ドレイン１１２を向くゲート１１４の端部に向かって延びる。一つの態様では、フィールドプレート構造１３２は、ソース１１０に向かって延びる。一つの態様では、フィールドプレート構造１３２は、ドレイン１１２に向かって、かつソース１１０に向かって延びる。別の態様では、フィールドプレート構造１３２は、ゲート１１４の端部に向かって延びない。最終的に、構造は窒化ケイ素のような絶縁不活性層１３４で覆われてもよい。絶縁不活性層１３４はまた、保護層１１６と同様に注入されてもよい。さらに、図１－６に示されるゲート１１４の断面形状は例示的なものであることに留意されるべきである。例えば、いくつかの態様におけるゲート１１４の断面形状は、Ｔ字型の延長部分を備えなくもよい。ゲート１１４の他の構造、例えば、図７に示されるゲート１１４の構造が用いられてもよい。
方法５００のステップは上述の態様に矛盾しない異なる順序で実行されてもよいことに留意するべきである。さらに、方法５００は本明細書に開示される様々な態様に矛盾しないような修正をされてもよい。
図９は、従来の注入条件でのシミュレーションと比較して、本開示の態様によるチャネリング条件で注入されたＡｌの分布を示す。
特に、図９は、軸に沿わない従来の注入条件（ＴＲＩＭ）でのシミュレーションと比較して、Ｃ軸に沿ったチャネリング条件で注入された４Ｈ－ＳｉＣ中の２７Ａｌの分布（二次イオン質量分析（ＳＩＭＳ）データ）を示す。用いられた注入エネルギーは、２５℃で１Ｅ１３ｃｍ－２の注入量で、Ｅ１＝１００ｋｅＶおよびＥ２＝３００ｋｅＶである。これについては、ｐ－型材料層１２０は、この注入エネルギーおよび注入量に矛盾しないように注入されてもよい。しかしながら、本明細書に記載されたものだけでなく、他の注入エネルギーおよび注入量もまた考慮される。
一つの態様では、ｐ－型材料層１２０は、ｐ＋層１０６よりも少ないドーピング濃度を有してもよい。一つの態様では、ｐ＋層１０６は、実現可能な最小シート抵抗で可能な限り高くドーピングされてもよい。一つの態様では、ｐ－型材料層１２０は、ｐ＋層１０６よりも少ない注入濃度を有してもよい。一つの態様では、実現可能な最小シート抵抗で可能な限り高い注入濃度を有してもよい。
一つの態様では、ｐ－型材料層１２０のドーピングは、１Ｅ１７ｃｍ３より少なくてもよい。一つの態様では、ｐ－型材料層１２０のドーピングは、２Ｅ１７ｃｍ３より少なくてもよい。一つの態様では、ｐ－型材料層１２０のドーピングは、６Ｅ１７ｃｍ３より少なくてもよい。一つの態様では、ｐ－型材料層１２０のドーピングは、２Ｅ１８ｃｍ３より少なくてもよい。一つの態様では、ｐ－型材料層１２０のドーピングは、１ｃｍ３あたり５Ｅ１５から５Ｅ１７の範囲内でもよい。これらの態様では、ｐ＋層１０６のドーピング濃度は、ｐ－型材料層１２０のドーピング濃度より高くてもよい。
よって、本開示は、ＨＥＭＴｓにｐ－型層を形成するためのよりシンプルな代替策を明らかにしてきた。本開示の構造は、現在の利用可能な技術によって容易に製造することができる。さらに、開示された高純度材料を使用することでドレインラグ効果を最小化する。さらに、開示されたｐ－型材料層は低リークで良好な電子閉じ込めを得るために電界を阻害することを提供する。さらに、この開示の態様は、ｐ－型層を有するトランジスタおよびそれらのｐ－型層が形成される方法のバリエーションを詳細に記述してきた。本開示のトランジスタは、ＲＦパワーを最大化し、効率的な放電を可能にし、また絶縁破壊を最大化する。
本開示は例示的な態様の観点から記述されているが、当業者においては、本開示は添付の特許請求の範囲の精神および範囲内における修正を伴って実行されることができることを認識されるであろう。上記で与えられたこれらの例は単に例示的なものであり、本開示の考えられる全ての設計、態様、用途または修正を網羅するリストを意味するものではない。

Claims (24)

  1. 高電子移動度トランジスタであって、
    基板層と、
    前記基板層上に設けられた第一のバッファ層と、
    前記第一のバッファ層上に設けられたバリア層と、
    前記バリア層上に設けられた第一の部分を含むソースと、
    前記バリア層上に設けられたドレインと、
    前記バリア層上に設けられたゲートと、
    前記第一のバッファ層が設けられる前記基板層の表面に平行な長さを有するｐ－型材料層であって、前記ｐ－型材料層の前記長さは前記基板層の全長よりも短い、ｐ－型材料層と、
    少なくとも前記第一のバッファ層および前記バリア層にある凹部と、
    前記ゲートの端部から離れた距離に延在するフィールドプレート構造と、
    を備え、
    前記ソースは前記凹部に配置されたｐ－型材料接触を有する第二の部分を備え、前記ｐ－型材料接触を有する前記第二の部分は、前記基板層の前記ｐ－型材料層上に配置され、前記ｐ－型材料層と電気的に結合し、
    前記ｐ－型材料層は前記基板層に設けられ、
    二次元電子ガス（２ＤＥＧ）は前記ゲートが適切にバイアスされると前記第一のバッファ層と前記バリア層との間のヘテロ界面において発生し、
    前記ｐ－型材料層が前記基板層の前記表面に垂直な前記ドレインの垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ゲートに向かって延在し、
    前記ｐ－型材料層が前記ソースに関して前記ゲートの遠位端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    高電子移動度トランジスタ。
  2. 前記凹部はエッチングされた凹部を備える、請求項１に記載のトランジスタ。
  3. 保護層をさらに備え、
    前記ゲートは前記バリア層上の一部に配置され、前記ゲートは前記保護層上の一部に配置され、
    前記ｐ－型材料層はドレインラグ効果を最小化するように構築および配置され、
    前記ｐ－型材料層は前記基板層に設けられたマグネシウムが注入された窒化ガリウムを含む、
    請求項１に記載のトランジスタ。
  4. 前記ｐ－型材料層は前記基板層に設けられ、
    前記ｐ－型材料層はマグネシウムがドーピングされた窒化ガリウムを含み、前記窒化ガリウムはアニールされた前記基板層に設けられる、
    請求項１に記載のトランジスタ。
  5. 前記基板層上に配置された核形成層であって、前記第一のバッファ層は前記核形成層上に配置される、核形成層をさらに備え、
    前記基板層は窒化ガリウムを含む、
    請求項１に記載のトランジスタ。
  6. 前記基板層はシリコンカーバイドを含み、
    前記第一のバッファ層は窒化ガリウムを含み、
    前記バリア層は窒化アルミニウムガリウムを含み、
    前記ｐ－型材料層は前記第一のバッファ層の表面に隣接して設けられ、
    前記ｐ－型材料層が前記ソースに関して前記ゲートの遠位端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１に記載のトランジスタ。
  7. 前記第一のバッファ層上に設けられた第二のバッファ層と、
    前記バリア層上に設けられた保護層と、
    前記基板層上に配置された核形成層であって、前記第一のバッファ層は前記核形成層上に配置される、核形成層と、
    をさらに備え、
    前記ｐ－型材料層は前記基板層にさらに配置され、前記第一のバッファ層は前記ｐ－型材料層および前記基板層上に配置される、
    請求項１に記載のトランジスタ。
  8. 前記ゲートの端部から離れた距離に延在するフィールドプレート構造をさらに備え、
    前記基板層の前記表面に平行な前記ｐ－型材料層の長さは前記ソースに関して少なくとも前記ソースから少なくとも前記ゲートの近接端に延在し、
    前記基板層はシリコンカーバイドを含み、
    前記第一のバッファ層は窒化ガリウムを含み、
    前記バリア層は窒化アルミニウムガリウムを含み、
    前記ｐ－型材料層は前記第一のバッファ層の表面に隣接して設けられる、
    請求項１に記載のトランジスタ。
  9. 前記基板層上に核形成層を形成することと前記核形成層上に前記第一のバッファ層を配置することをさらに含み、
    前記基板層はシリコンカーバイドを含み、
    前記ｐ－型材料層は前記基板層に注入されたｐ－ドーパントを含む、
    請求項１に記載のトランジスタ。
  10. 前記第一のバッファ層は窒化ガリウムを含み、
    前記バリア層はアルミニウムを含む、
    請求項１に記載のトランジスタ。
  11. 前記ゲートの端部から離れた距離に延在するフィールドプレート構造をさらに含む、請求項１に記載のトランジスタ。
  12. 前記ｐ－型材料層が前記ソースに関して前記ゲートの近接端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１に記載のトランジスタ。
  13. 高電子移動度トランジスタを作成するためのプロセスであって、
    基板層を設けることと、
    前記基板層上に第一のバッファ層を設けることと、
    前記第一のバッファ層上に配置されるバリア層を設けることと、
    前記第一のバッファ層が設けられる前記基板層の表面に平行な長さを有するｐ－型材料層を設けることであって、前記ｐ－型材料層が前記基板層の前記表面に垂直なドレインの垂直軸に沿って位置しないように、前記ｐ－型材料層の前記長さは前記基板層の全長よりも短い、設けることと、
    少なくとも前記第一のバッファ層および前記バリア層に凹部を形成することと、
    前記凹部に配置されたｐ－型材料接触を有する部分を含むソースを形成することであって、前記部分は前記基板層の前記ｐ－型材料層上に配置され、前記ｐ－型材料層と電気的に結合する前記ｐ－型材料接触を有する、形成することと、
    を含み、
    前記ｐ－型材料層は前記基板層に設けられ、
    二次元電子ガス（２ＤＥＧ）はゲートが適切にバイアスされると前記第一のバッファ層と前記バリア層との間のヘテロ界面において発生し、
    前記プロセスは、
    保護層を形成することと、
    ゲートを前記バリア層上の一部および前記保護層上の一部に配置することと、
    をさらに含み、
    前記ｐ－型材料層を設けることは、前記基板層に前記ｐ－型材料層を注入することおよびアニールすること、ならびに前記基板層を前記ｐ－型材料層でドーピングすること、のうち一つを含み、
    前記ｐ－型材料層は前記第一のバッファ層の表面に隣接して形成される、
    プロセス。
  14. 少なくとも前記第一のバッファ層および前記バリア層に凹部を形成することは少なくとも前記第一のバッファ層および前記バリア層に凹部をエッチングすることを含む、請求項１３に記載のプロセス。
  15. 前記ｐ－型材料層が前記基板層の前記表面に垂直なドレインの垂直軸に沿って位置しないように、前記基板層の前記ｐ－型材料層の一部を中和することをさらに含む、請求項１３に記載のプロセス。
  16. 前記ｐ－型材料層が前記基板層の前記表面に垂直なドレインの垂直軸に沿って位置しないように、前記ｐ－型材料層を前記基板層の前記長さよりも短い長さにエッチングすることをさらに含み、
    前記ｐ－型材料層が前記ソースに関してゲートの遠位端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１３に記載のプロセス。
  17. 前記ｐ－型材料層を設けることは、前記基板層に前記ｐ－型材料層を注入することおよびアニールすること、ならびに前記基板層を前記ｐ－型材料層でドーピングすること、のうち一つを含み、
    前記ｐ－型材料層は前記基板層の前記表面に形成され、
    前記ｐ－型材料層が前記ソースに関してゲートの近接端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１３に記載のプロセス。
  18. 前記ｐ－型材料層が前記基板層の前記表面に垂直なドレインの垂直軸に沿って位置しないように、前記ｐ－型材料層を前記基板層の前記長さよりも短い長さにエッチングすることをさらに含む、請求項１３に記載のプロセス。
  19. 前記第一のバッファ層上に形成される第二のバッファ層を設けることと、
    前記バリア層上に形成される保護層を設けることと、
    前記基板層上に形成される核形成層を設けることであって、前記ｐ－型材料層を設けることは、前記基板層に前記ｐ－型材料層を設けることであって、前記第一のバッファ層は前記ｐ－型材料層および前記基板層上に配置されること、をさらに含む、設けることと、
    をさらに含む、請求項１３に記載のプロセス。
  20. 前記ｐ－型材料層のｐ－ドーパントを前記基板層に注入することをさらに含み、
    前記基板層はシリコンカーバイドを含み、
    前記ｐ－型材料層が前記ソースに関してゲートの遠位端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１３に記載のプロセス。
  21. 前記第一のバッファ層は窒化ガリウムを含み、
    前記バリア層はアルミニウムを含み、
    前記ｐ－型材料層が前記ソースに関して前記ゲートの近接端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項２０に記載のプロセス。
  22. 保護層を形成することと、
    ゲートを前記バリア層上の一部および前記保護層上の一部に配置することと、
    前記ゲートの端部から離れた距離に延在するフィールドプレート構造を形成することと、
    をさらに含む、請求項１３に記載のプロセス。
  23. 前記ｐ－型材料層が前記第一のバッファ層の表面に隣接して形成されるように、前記ｐ－型材料層を前記基板層に注入することと、
    保護層を形成することと、
    ゲートを前記バリア層上の一部および前記保護層上の一部に配置することと、
    前記ゲートの端部から離れた距離に延在するフィールドプレート構造を形成することと、
    をさらに含み、
    前記ｐ－型材料層はドレインラグ効果を最小化するように構築および配置され、
    前記ｐ－型材料層が前記ソースに関して前記ゲートの遠位端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項１３に記載のプロセス。
  24. 前記ｐ－型材料層が前記基板層の前記表面に形成されるように、前記ｐ－型材料層を前記基板層に注入することをさらに含み、
    前記ｐ－型材料層はドレインラグ効果を最小化するように構築および配置され、
    前記ｐ－型材料層が前記ソースに関して前記ゲートの近接端の下の垂直軸に沿って位置しないように、前記基板層の前記表面に平行な前記ｐ－型材料層の長さは少なくとも前記ソースから前記ドレインに向かって延在する、
    請求項２３に記載のプロセス。
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