JP2012156320A - 半導体素子 - Google Patents

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Abstract

【課題】低オン抵抗および高信頼性を有する半導体素子を提供する。
【解決手段】半導体素子１Ａは、第１導電形層１１が表面に選択的に設けられた半絶縁性基板１０と、前記半絶縁性基板および前記第１導電形層の上に設けられたノンドープＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層１５と、前記第１半導体層上に設けられたノンドープもしくは第２導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層１６とを備える。半導体素子は、前記第２導電形層１１に接続された第１主電極２０と、前記第２半導体層１６に接続された第２主電極と２１、前記第１主電極と、前記第２主電極と、のあいだの前記第２半導体層の上に設けられた制御電極３０とを備える。前記第１導電形層１１は、前記制御電極３０の下に設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体素子に関する。
スイッチング電源、インバータなどの回路の素子として、ワイドバンドギャップ半導体を用いた素子が注目されている。中でも、低オン抵抗になり易い素子として、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）へテロ構造を有するヘテロ接合電界効果トランジスタ（ＨＦＥＴ）がある。ＨＦＥＴにおいては、ヘテロ界面チャネルの高移動度と、ピエゾ分極により発生する高電子濃度により、低オン抵抗化が実現する。
しかし、ＨＦＥＴのゲート・ドレイン間に高電圧を印加すると、ゲート電極端部に電界集中が起こる。この電界集中により加速された電子がパッシベーション膜またはＡｌＧａＮ層へ飛び込む。その結果、電子がパッシベーション膜またはＡｌＧａＮ層にトラップされる。トラップされた電子は、ＨＦＥＴがオン状態となり、ゲート・ドレイン間の印加電圧が下がってもリリースされ難い。
電子のトラッピングによって、ヘテロ界面チャネルが部分的に空乏化される。その結果、ＨＦＥＴにおいては、オン抵抗が増加する可能性がある。このような現象は、電流コラプス現象と呼ばれている。電流コラプス現象を抑制することは、実効的に低オン抵抗化になる。また、電子がパッシベーション膜またはＡｌＧａＮ層に飛び込むと、パッシベーション膜またはＡｌＧａＮ層に欠陥が発生する。これにより、ＨＦＥＴ特性が変動する信頼性劣化が起きてしまう。
ゲート電極端部の電界を緩和する方策として、フィールドプレート（ＦＰ）構造がある。例えば、支持基板として導電性基板を用い、導電性基板をソース電極に接続することにより基板ＦＰ電極が形成される。しかし、基板ＦＰ電極を採用した場合、支持基板とドレイン電極との間の半導体層にも高電圧が印加される。従って、高耐圧を実現するためには、支持基板とドレイン電極との間の半導体層の膜厚を厚くする必要がある。このため、支持基板とゲート電極との空間的な距離が離れ、基板ＦＰ電極のシールド効果が弱まってしまう。すなわち、ＨＦＥＴにおいては、ゲート電極端部の電界が増加した場合、低オン抵抗および高信頼性が得られない可能性がある。
特開２００５−０９３８６４号公報
本発明の実施形態は、低オン抵抗および高信頼性を有する半導体素子を提供する。
実施形態の半導体素子は、第１の第１導電形層が表面に選択的に設けられた半絶縁性基板と、前記半絶縁性基板および前記第１の第１導電形層の上に設けられたノンドープＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層と、前記第１半導体層上に設けられたノンドープもしくは第２導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層と、を備える。実施形態の半導体素子は、前記第２半導体層に接続された第１主電極と、前記第２半導体層に接続された第２主電極と、前記第１主電極と、前記第２主電極と、のあいだの前記第２半導体層の上に設けられた制御電極と、を備える。前記第１の第１導電形層は、前記制御電極の下に設けられている。
第１の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。 参考例および実施形態に係る半導体素子の要部断面模式図である。 第１の実施形態の変形例に係る半導体素子の要部断面模式図である。 第２の実施形態に係る半導体素子の要部断面模式図である。 第２の実施形態の第１変形例に係る半導体素子の要部断面模式図である。 第２の実施形態の第２変形例に係る半導体素子の要部断面模式図である。 第２の実施形態の第３変形例に係る半導体素子の要部断面模式図である。 第３の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。 第３の実施形態の変形例に係る半導体素子の要部平面模式図である。 第４の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。 第５の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。図１１（ａ）には、図１１（ｂ）のＸ−Ｘ’断面が示されている。 第５の実施形態の第１変形例に係る半導体素子の要部断面模式図である。 第５の実施形態の第２変形例に係る半導体素子の要部断面模式図である。 第５の実施形態の第３変形例に係る半導体素子の要部断面模式図である。 第５の実施形態の第４変形例に係る半導体素子の要部断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下に示す図では、同一の構成要素には同一の符号を付している。
（第１の実施形態）
図１は、第１の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。図１（ａ）には、図１（ｂ）のＸ−Ｘ’断面が示されている。
半導体素子１Ａは、ＨＦＥＴ素子である。半導体素子１Ａにおいては、半絶縁性基板である支持基板１０の上に半導体層が積層されている。各半導体層は、例えば、エピタキシャル成長法により形成される。
半導体素子１Ａにおいては、支持基板１０の表面に、第１の第１導電形層であるｐ形層１１が選択的に設けられている。ｐ形層１１は、ｐ形埋め込み層もしくはｐ形ドーピング層と称してもよい。支持基板１０およびｐ形層１１の上には、バッファ層１２が設けられている。バッファ層１２の上には、第１半導体層であるチャネル層１５が設けられている。チャネル層１５の上には、第２半導体層であるバリア層１６が設けられている。
バリア層１６には、第１主電極であるソース電極２０が接続されている。バリア層１６には、第２主電極であるドレイン電極２１が接続されている。ソース電極２０とドレイン電極２１とのあいだのバリア層１６の上には、制御電極であるゲート電極３０が設けられている。ｐ形層１１は、ゲート電極３０の下に設けられている。ｐ形層１１の端１１ｅは、ドレイン電極２１の直下に位置していない。例えば、Ｘ−Ｘ’断面において、ｐ形層１１のドレイン電極２１側の端１１ｅは、ゲート電極３０のドレイン電極２１側の端３０ｅ直下に位置している。
ゲート電極３０は、バリア層１６にショットキー接合されている。ｐ形層１１は、コンタクト層４０を介してソース電極２０に電気的に接続されている。ソース電極２０と、コンタクト層４０と、はそれぞれ別部材とする必要はなく、コンタクト層４０をソース電極２０に含めて、１つの主電極としてもよい。以下に示す実施形態でも同じである。
ソース電極２０およびドレイン電極２１の形状は、半導体素子１Ａの平面においてストライプ状である。ゲート電極３０の形状は、半導体素子１Ａの平面においてストライプ状である。ゲート電極３０は、ソース電極２０およびドレイン電極２１と同じ方向に延在している。
支持基板１０は、半絶縁性基板である。支持基板１０の材質は、例えば、炭化ケイ素（ＳｉＣ）を含む。
バッファ層１２の材質は、例えば、窒化アルミニウム（ＡｌＮ）を含む。
チャネル層１５の材質は、例えば、ノンドープの窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１））を含む。
バリア層１６の材質は、例えば、ノンドープもしくはｎ形の窒化アルミニウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））を含む。
ｐ形層１１の材質は、例えば、ｐ形の炭化ケイ素（ＳｉＣ）を含む。ｐ形層１１は、例えば、支持基板１０へのイオン注入によって形成される。ｐ形層１１の不純物濃度は、例えば、１×１０１６（atoms／cm３）以上である。ｐ形層１１に代えて、ｐ形層部分にメタル層、もしくは電子リークが生じないほどのｎ形層を配置してもよい。
バッファ層１２を成長させる際の下地（すなわち、支持基板１０またはｐ形層１１）には高い平坦性や成分の均一性が要求される。このため、支持基板１０においては、ｐ形層１１を支持基板１０の内部に設け、バッファ層１２側にノンドープの炭化ケイ素層を表出させてもよい。ｐ形層１１の深さ方向の位置は、例えば、イオン注入におけるイオンの加速エネルギーを制御することにより調整する。
続いて、半導体素子１Ａの効果について説明する。半導体素子１Ａの効果を説明する前に、参考例に係る半導体素子１００の動作について説明する。
図２は、参考例および実施形態に係る半導体素子の要部断面模式図である。図２（ａ）には、参考例に係る半導体素子の要部断面が示され、図２（ｂ）には、実施形態に係る半導体素子の要部断面が示されている。
図２（ａ）に示す半導体素子１００には、ｐ形層１１およびコンタクト層４０が設けられていない。半導体素子１００のソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加すると、ゲート電極３０と、ドレイン電極２１と、のあいだにも高電界が発生する。これにより、ゲート電極３０の端部に電界が集中する。例えば、図中には、ドレイン電極２１からゲート電極３０の端３０ｅに向かう複数の電気力線１００ｅが例示されている。ゲート電極３０の端部とは、端３０ｅまたはこの端３０ｅ近傍の部分である。
この高電界によってバリア層１６とチャネル層１５とのヘテロ界面チャネルの電子が加速される。そして、バリア層１６の表面、バリア層１６中およびチャネル層１５中の結晶欠陥に電子がトラップされる。これにより、半導体素子１００においては、電流コラプス現象が発生し易くなる。
半導体素子１００においては、バリア層１６の上に設けられる絶縁膜（図示しない）にも高エネルギーの電子が飛び込むので、絶縁膜の絶縁劣化も起き易くなる。さらに、バリア層１６中およびチャネル層１５中に高エネルギーの電子が飛び込むので、バリア層１６中およびチャネル層１５中に新たな結晶欠陥が発生する可能性がある。これにより、半導体素子１００の信頼性は低下してしまう。
これに対して、図２（ｂ）に示す半導体素子１Ａにおいては、ゲート電極３０下の支持基板１０の表面に選択的にｐ形層１１が設けられている。このような状態で、半導体素子１Ａのソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加すると、ドレイン電極２１に近いゲート電極３０の端部だけでなく、ドレイン電極２１側のｐ形層１１の端部にも電界が集中する。例えば、図中には、ドレイン電極２１からゲート電極３０の端３０ｅまたはｐ形層１１の端１１ｅに向かう複数の電気力線１ｅが例示されている。ｐ形層１１の端部とは、端１１ｅまたはこの端１１ｅ近傍の部分である。
すなわち、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加しても、電界はゲート電極３０の端部と、ｐ形層１１の端部とによって分散される。また、支持基板１０は半絶縁性基板なので、ドレイン電極２１からの電界を支持基板１０にも分散させることができる。これにより、半導体素子１Ａにおいては、半導体素子１００に比べてヘテロ界面近傍の電界が抑制される。その結果、半導体素子１Ａにおいては、電子加速が半導体素子１００に比べ鈍化する。すなわち、半導体素子１Ａにおいては、半導体素子１００に比べて電流コラプス現象が起き難くなる。
さらに、半導体素子１Ａにおいては、半導体素子１００に比べバリア層１６の上に設けられる絶縁膜、バリア層１６およびチャネル層１５に電子が飛び込み難くなる。従って、半導体素子１Ａは、半導体素子１００に比べ高い信頼性を有する。
半導体素子１００においては、支持基板１０として導電性基板を用い、この導電性基板をソース電極２０に接続することでゲート電極３０の端部の電界集中を緩和することができる（フィールドプレート効果（ＦＰ効果））。このような構造でも電流コラプス現象が抑制される。
しかし、このような構造では、対向する導電性基板と、ドレイン電極２１と、のあいだに高電圧が印加される。このため、高耐圧を得るためには、チャネル層１５などを厚くしなければならない。チャネル層１５などを厚くするほど、支持基板１０とゲート電極３０との距離が離れ、フィールドプレート効果が減退してしまう。また、チャネル層１５などの半導体層が厚くなると、半導体素子１００は反ったり、コスト上昇を招来したりする。
一方、支持基板１０として、絶縁性基板を用いた場合は、高耐圧を維持するものの、ゲート電極３０の端部の電界集中が緩和せず、電流コラプス現象が起き易くなる可能性がある。すなわち、支持基板１０として、導電性基板または絶縁性基板を用いた場合はトレードオフが発生してしまう。
実施形態に係る半導体素子１Ａでは、ｐ形層１１が設けられた半絶縁性の支持基板１０を用いることで、このトレードオフを解消することができる。
すなわち、半導体素子１Ａにおいては、支持基板１０の表面にｐ形層１１が形成されている。従って、バッファ層１２、チャネル層１５、バリア層１６の少なくともいずれかの厚みを厚くしなくとも、高耐圧を維持することができる。さらに、バッファ層１２、チャネル層１５、バリア層１６の少なくともいずれかの厚みを厚くする必要がない。その結果、２次元電子ガスチャネルと、支持基板１０との距離が短くなり、熱抵抗も低くなる。これにより、素子の温度上昇が起き難くなる。その結果、半導体素子１Ａにおいては、大電流動作、高温動作が実現し易くなる。
また、ｐ形層１１は、ソース電極２０に電気的に接続されているので、アバランシェ降伏時に発生したホールをｐ形層１１を介してソース電極２０へ排出することできる。これにより、半導体素子１Ａにおいては、高アバランシェ耐量を実現することができる。
（第１の実施形態の変形例）
図３は、第１の実施形態の変形例に係る半導体素子の要部断面模式図である。
半導体素子１Ｂにおいては、ｐ形層１１がゲート電極３０からドレイン電極２１側に延在している。半導体素子１Ｂにおいては、支持基板１０の主面に対して垂直な方向からみて、ｐ形層１１のドレイン電極２１側の端１１ｅは、ゲート電極３０と、ドレイン電極２１と、のあいだに位置している。すなわち、半導体素子１Ｂのｐ形層１１の端１１ｅは、半導体素子１Ａのｐ形層１１の端１１ｅよりもドレイン電極２１側に接近している。
このような構造であれば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、ｐ形層１１の端部により優先的に電界が集中する。これにより、半導体素子１Ｂにおいては、半導体素子１Ａに比べ、ゲート電極３０の端部の電界集中がより緩和される。その結果、半導体素子１Ｂにおいては、半導体素子１Ａに比べ、電流コラプスがさらに抑制される。
ｐ形層１１は、支持基板１０と、バッファ層１２と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体素子の要部断面模式図である。
半導体素子２Ａにおいては、ゲート電極３０、ソース電極２０、およびドレイン電極２１を除くバリア層１６の上に、第１絶縁膜であるパッシベーション膜３１が設けられている。パッシベーション膜３１の材質は、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等である。
パッシベーション膜３１の上には、第１フィールドプレート電極であるゲートフィールドプレート電極５０が設けられている。ゲートフィールドプレート電極５０は、ゲート電極３０に電気的に接続されている。ゲートフィールドプレート電極５０は、パッシベーション膜３１の上においてドレイン電極２１側に延在している。ｐ形層１１のドレイン電極２１側の端１１ｅは、ゲート電極３０のドレイン電極２１側の端３０ｅ直下に位置している。
このような構造であれば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、ゲートフィールドプレート電極５０の端５０ｅにも電界が集中する。その結果、半導体素子２Ａにおいては、ゲート電極３０の端部の電界集中が半導体素子１Ａに比べさらに緩和する。従って、半導体素子２Ａにおいては、半導体素子１Ａに比べ電流コラプスによるオン抵抗の増加、信頼性劣化がさらに抑制される。
（第２の実施形態の第１変形例）
図５は、第２の実施形態の第１変形例に係る半導体素子の要部断面模式図である。
半導体素子２Ｂにおいては、バリア層１６の上にパッシベーション膜３１が設けられている。パッシベーション膜３１の上には、ゲートフィールドプレート電極５０が設けられている。ゲートフィールドプレート電極５０は、ゲート電極３０に電気的に接続されている。ゲートフィールドプレート電極５０は、パッシベーション膜３１の上においてドレイン電極２１側に延在している。
また、支持基板１０の主面に対して垂直な方向からみて、ｐ形層１１のドレイン電極２１側の端１１ｅは、ゲートフィールドプレート電極５０と、ドレイン電極２１と、のあいだに位置している。すなわち、半導体素子２Ｂのｐ形層１１の端１１ｅは、半導体素子２Ａのｐ形層１１の端１１ｅよりもドレイン電極２１に接近している。
このような構造であれば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、ｐ形層１１の端部により優先的に電界が集中する。これにより、半導体素子２Ｂにおいては、半導体素子２Ａに比べ、ゲート電極３０の端部の電界がより緩和される。その結果、半導体素子２Ｂにおいては、半導体素子２Ａに比べ、電流コラプスがさらに抑制される。
ｐ形層１１は、支持基板１０と、バッファ層１２と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。
（第２の実施形態の第２変形例）
図６は、第２の実施形態の第２変形例に係る半導体素子の要部断面模式図である。
半導体素子２Ｃにおいては、バリア層１６の上に、ゲートフィールドプレート電極５０を被覆するパッシベーション膜３２が設けられている。パッシベーション膜３２は、実施形態において第２絶縁膜とする。パッシベーション膜３２の材質は、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等である。
ゲートフィールドプレート電極５０の上には、パッシベーション膜３２を介してソースフィールドプレート電極５１が設けられている。ソースフィールドプレート電極５１は、実施形態において第２フィールドプレート電極とする。ソースフィールドプレート電極５１は、ソース電極２０に電気的に接続されている。ソースフィールドプレート電極５１は、ソース電極２０からドレイン電極２１側に延在している。ソースフィールドプレート電極５１の端５１ｅは、ゲートフィールドプレート電極５０の端５０ｅよりもさらにドレイン電極２１に接近している。ｐ形層１１のドレイン電極２１側の端１１ｅは、ゲート電極３０のドレイン電極２１側の端３０ｅ直下に位置している。
このような構造であれば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、ソースフィールドプレート電極５１の端５１ｅにも電界が集中する。その結果、半導体素子２Ｃにおいては、半導体素子２Ａに比べ、ゲート電極３０の端部の電界集中がさらに抑制される。従って、半導体素子２Ｃにおいては、半導体素子２Ａに比べ、電流コラプスによるオン抵抗の増加、信頼性劣化がさらに抑制される。
（第２の実施形態の第３変形例）
図７は、第２の実施形態の第３変形例に係る半導体素子の要部断面模式図である。
半導体素子２Ｄにおいては、ゲートフィールドプレート電極５０の上に、パッシベーション膜３２を介してソースフィールドプレート電極５１が設けられている。
支持基板１０の主面に対して垂直な方向からみて、ｐ形層１１のドレイン電極２１側の端１１ｅは、ソースフィールドプレート電極５１と、ドレイン電極２１と、のあいだに位置している。すなわち、半導体素子２Ｄのｐ形層１１の端１１ｅは、半導体素子２Ｃのｐ形層１１の端１１ｅよりもドレイン電極２１に接近している。
このような構造であれば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、半導体素子２Ｃに比べより優先的にｐ形層１１の端部に電界が集中する。これにより、半導体素子２Ｄにおいては、半導体素子２Ｃに比べ、ゲート電極３０の端部の電界がより緩和される。その結果、半導体素子２Ｄにおいては、半導体素子２Ｃに比べ、電流コラプスがさらに抑制される。
ｐ形層１１は、支持基板１０と、バッファ層１２と、のあいだに位置しているため、素子表面に比べ半導体層内での電界がより強くなる。その結果、素子表面でのアバランシェ降伏が起き難くなり、より高いアバランシェ耐量、および信頼性が得られる。
（第３の実施形態）
図８は、第３の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。
半導体素子３Ａにおいては、支持基板１０の主面に対し垂直な方向からみて、ｐ形層１１が櫛形状になっている（図８（ｂ）参照）。ｐ形層１１のドレイン電極２１側の端部１１ａには、ドレイン電極２１側からソース電極２０側に向かう凹部１１ｃが少なくとも１つ設けられている。例えば、ｐ形層１１は、支持基板１０の主面に対し垂直な方向からみて、凸部１１ｔと、凹部１１ｃとを有する。凸部１１ｔ（または、凹部１１ｃ）の平面形状は、矩形状である。凸部１１ｔ（または、凹部１１ｃ）は、ソース電極２０からドレイン電極２１に向かう方向に対し略垂直な方向に周期的に配置されている。
これにより、フィールドプレート電極を複数設けた場合や、フィールドプレート電極の長さを変化させた場合と同様に電界が集中する箇所が分散する。例えば、ソース電極２０と、ドレイン電極２１と、のあいだに高電圧を印加した場合、凸部１１ｔと、凹部１１ｃとによって形成される複数の角１１ｂに電界が分散する。また、ｐ形層１１の凸部１１ｔをドレイン電極２１に接近させても電界が集中する箇所が分散するので、半導体素子３Ａは高耐圧を維持する。その結果、半導体素子３Ａにおいては、素子表面をフィールドプレート構造としなくても、電流コラプスによるオン抵抗増加、信頼性劣化が抑制される。
（第３の実施形態の変形例）
図９は、第３の実施形態の変形例に係る半導体素子の要部平面模式図である。
半導体素子３Ｂにおいては、支持基板１０の主面に対し垂直な方向からみて、凸部１１ｔ（または、凹部１１ｃ）の平面形状が台形状になっている。このような平面形状であっても、半導体素子３Ａと同様な効果が得られる。
以上説明したＨＦＥＴ素子においては、ショットキー接合によりゲート電極を設けている。この構造は、ゲート・ドレイン間が横型ショットキーバリアダイオード（ＳＢＤ）と同様な構造になる。従って、実施形態のＨＦＥＴ素子は、横型ＳＢＤにも転用でき、この横型ＳＢＤは、低オン電圧で高信頼性を有する。
（第４の実施形態）
図１０は、第４の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。図１０（ａ）には、図１０（ｂ）のＸ−Ｘ’断面が示されている。
半導体素子４は、絶縁ゲート構造を有する。半導体素子４においては、バリア層１６の上にゲート絶縁膜３５が設けられている。ゲート絶縁膜３５の材質は、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等である。ソース電極２０と、ドレイン電極２１とのあいだのゲート絶縁膜３５の上には、ゲート電極３０が設けられている。その他の構造は、半導体素子１Ａと同じである。このような半導体素子４においても、半導体素子１Ａと同様の効果を奏する。
（第５の実施形態）
図１１は、第５の実施形態に係る半導体素子の要部模式図であり、（ａ）は、要部断面模式図、（ｂ）は、要部平面模式図である。図１１（ａ）には、図１１（ｂ）のＸ−Ｘ’断面が示されている。
半導体素子５Ａは、支持基板として、Ｓｉ基板１７が用いられている。Ｓｉ基板１７の主成分は、ケイ素（Ｓｉ）である。Ｓｉ基板１７中の低濃度層１８は、高抵抗となるようにドーピング濃度が１×１０１４ｃｍ−３以下であることが望ましい。一例として、低濃度層１８の導電形はｎ形としているが、ｐ形でもよい。
Ｓｉ基板１７の表面には、ｐ形層１１が設けられ、ｐ形層１１は、ソース電極２０に電気的に接続されている。ｐ形層１１が設けられているＳｉ基板１７の主面（第１主面）とは反対側の主面（第２主面）には、ｎ形層１９が設けられている。さらに、ｎ形層１９には、裏面電極２５が接続されている。ｎ形層１９は、裏面電極を介して、ドレイン電極２１に接続されている。
ケイ素（Ｓｉ）は、窒化ガリウム（ＧａＮ）に比べて臨界電界が小さい。このため、高電圧を印加すると、Ｓｉ基板１７内のｐ形層１１と、低濃度層１８と、ｎ形層１９と、でアバランシェ降伏が起き易い。
そこで、半導体素子５Ａにおいては、ｐ形層１１と、ドレイン電極２１と、の距離を離すことで、高耐圧を実現している。さらに、チャネル層１５を薄くすることができる。そして、積極的にＳｉ基板１７内でアバランシェ降伏を起こさせることで、チャネル層１５内ではアバランシェ降伏が起き難くなる。
さらに、ｐ形層１１は、ソース電極２０に電気的に接続され、ｎ形層１９は、裏面電極２５を介してドレイン電極に接続されている。これにより、Ｓｉ基板１７内でのみ、大量のホールと電子が発生し、ソース電極２０およびドレイン電極２１へキャリアが速やかに排出される。このため、半導体素子５Ａにおいては、高アバランシェ耐量を実現することができる。
また、ｐ形層１１の端１１ｅをゲート電極３０の端３０ｅよりもドレイン電極２１側にに近づけてもよい。これにより、積極的にｐ形層１１の端１１ｅに電界集中が起こり、Ｓｉ基板１７内で確実にアバランシェ降伏が起きる。それとともに、ゲート電極３０の端３０ｅの電界集中が抑制されて、半導体素子５Ａにおいては、電流コラプスが抑制される。
（第５の実施形態の第１変形例）
図１２は、第５の実施形態の第１変形例に係る半導体素子の要部断面模式図である。
半導体素子５Ｂにおいては、隣り合うｐ形層１１のあいだのＳｉ基板１７の表面に、低濃度のｐ形層６０が設けられている。低濃度のｐ形層６０は、高電圧が印加されることで空乏化する。これにより、ｐ形層１１の端１１ｅでの電界集中が抑制される。従って、半導体素子５Ｂにおいては、ｐ形層１１と、ドレイン電極２１と、の距離が短くなっても、高耐圧が得られる。つまり、半導体素子５Ｂにおいては、耐圧向上とオン抵抗低減というトレードオフが改善され、同一耐圧ならば、低いオン抵抗が得られる。
（第５の実施形態の第２変形例）
図１３は、第５の実施形態の第２変形例に係る半導体素子の要部断面模式図である。
半導体素子５Ｃにおいては、隣り合うｐ形層１１のあいだのＳｉ基板１７の表面に、複数のｐ形層６１が選択的に設けられている、これにより、半導体素子５Ｃにおいては、ｐ形層１の端１１ｅでの電界集中が抑制され、高耐圧が得られる。つまり、半導体素子５Ｃにおいては、耐圧向上とオン抵抗低減というトレードオフが改善され、同一耐圧ならば、低いオン抵抗が得られる。
ｐ形層６１の不純物濃度がｐ形層１１の不純物濃度と同じでも上述した効果が得られる。従って、ｐ形層１１と、ｐ形層６１とは、同じ製造工程で形成することが可能になる。ｐ形層６１は、複数個でもよく、単数でもよい。
すなわち、図１２または図１３において、隣り合うｐ形層１１のあいだに、少なくとの１つのｐ形層（例えば、ｐ形層６０、またはｐ形層６１）が設けられている。隣り合うｐ形層のあいだに設けられたｐ形層を、第２の第１導電形層と呼ぶ。
（第５の実施形態の第３変形例）
図１４は、第５の実施形態の第３変形例に係る半導体素子の要部断面模式図である。
半導体素子５Ｄにおいては、ソース電極２０、ゲート電極３０、およびドレイン電極２１が設けられている領域を素子領域（例えば、ソース電極２０からドレイン電極２１までの領域）とした場合、素子領域外周のＳｉ基板１７の表面にｐ形ガードリング層６２が選択的に設けられている。すなわち、ｐ形層１１またはｐ形層６１が設けられている領域のＳｉ基板１７の表面に、少なくとも１つの第３の第１導電形層であるｐ形ガードリング層６２が選択的に設けられている。これにより、半導体素子５Ｄにおいては、素子外周でのアバランシェ降伏が抑制され、高耐圧と高アバランシェ耐量が実現する。
ｐ形ガードリング層６２と、ｐ形層６１とは、ｐ形層１１と同じ製造工程で形成が可能である。また、ｐ形ガードリング層６２の間隔は、素子領域外周の耐圧低下を防ぐために、ｐ形層１１同士や、ｐ形層１１とｐ形層６１との間隔よりも狭いことが望ましい。
また、ｐ形ガードリング層６２の上には、バリア層１６が設けられていない。すなわち、素子領域外周の一部においては、二次元電子ガスが発生しないように、バリア層１６を設けていない。
（第５の実施形態の第４変形例）
図１５は、第５の実施形態の第４変形例に係る半導体素子の要部断面模式図である。
半導体素子５Ｅにおいては、ｐ形ガードリング層６２が設けられている素子領域外周で、素子分離層７０が設けられている。ｐ形ガードリング層６２上のチャネル層１５の上には、素子分離層７０が設けられている。素子分離層７０は、チャネル層１５の表面の一部に食い込んでいる。すなわち、素子領域外周の一部においては、二次元電子ガスが発生しないように、バリア層１６を設けていない。
素子分離層７０は、例えば、窒素や、酸素、ボロン、鉄などをイオン注入することで形成できる。また、ｐ形ガードリング層６２上には、バッファ層１２およびチャネル層１５が形成されていることで、Ｓｉ基板１７の表面が露出せず、半導体素子５Ｅは、高い信頼性が得られる。
以上、実施形態は上記実施例に限定されるものではなく、実施形態の要旨を逸脱しない範囲内で種々変形して実施することができる。例えば、バリア層／チャネル層の組み合わせとして、ＡｌＧａＮ層／ＧａＮ層を例示したが、ＧａＮ層／ＩｎＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層、ＩｎＡｌＮ層／ＧａＮ層などでも実施可能である。
また、ショットキーゲート電極、絶縁ゲート構造のほか、リセスゲート構造など、ゲート構造を変更しても実施可能である。実施形態では、半導体の導電形の表記として、ｐ形を第１導電形、ｎ形を第２導電形としてもよい。
本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、２Ａ、２Ｂ、２Ｃ、２Ｄ、３Ａ、３Ｂ、４、５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ、１００ 半導体素子
１ｅ、１００ｅ 電気力線
１０ 支持基板
１１ ｐ形層
１１ａ 端部
１１ｂ 角
１１ｅ、３０ｅ、５０ｅ、５１ｅ 端
１１ｃ 凹部
１１ｔ 凸部
１２ バッファ層
１５ チャネル層
１６ バリア層
１７ Ｓｉ基板
１８ 低濃度層
１９ ｎ形層
２０ ソース電極
２１ ドレイン電極
２５ 裏面電極
３０ ゲート電極
３１、３２ パッシベーション膜
３５ ゲート絶縁膜
４０ コンタクト層
５０ ゲートフィールドプレート電極
５１ ソースフィールドプレート電極
６０、６１ ｐ形層
６２ ｐ形ガードリング層
７０ 素子分離層

Claims (16)

  1. 第１の第１導電形層が表面に選択的に設けられた半絶縁性基板と、
    前記半絶縁性基板および前記第１の第１導電形層の上に設けられたノンドープＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）を含む第１半導体層と、
    前記第１半導体層上に設けられたノンドープもしくは第２導電形のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む第２半導体層と、
    前記第２半導体層に接続された第１主電極と、
    前記第２半導体層に接続された第２主電極と、
    前記第１主電極と、前記第２主電極と、のあいだの前記第２半導体層の上に設けられた制御電極と、
    を備え、
    前記第１の第１導電形層は、前記制御電極の下に設けられていることを特徴とする半導体素子。
  2. 前記第１の第１導電形層は、前記第１主電極に電気的に接続されていることを特徴とする請求項１記載の半導体素子。
  3. 前記半絶縁性基板の主面に対して垂直な方向からみて、
    前記第１の第１導電形層の前記第２主電極側の端は、前記制御電極と、前記第２主電極と、のあいだに位置していることを特徴とする請求項１または２に記載の半導体素子。
  4. 前記制御電極、前記第１主電極、および前記第２主電極を除く前記第２半導体層の上に第１絶縁膜がさらに設けられ、
    前記第１絶縁膜の上に、第１フィールドプレート電極が設けられ、
    前記第１フィールドプレート電極は、前記制御電極に接続されていることを特徴とする請求項１〜３のいずれかひとつに記載の半導体素子。
  5. 前記半絶縁性基板の主面に対して垂直な方向からみて、
    前記第１の第１導電形層の前記第２主電極側の端は、前記第１のフィールドプレート電極と、前記第２主電極と、のあいだに位置していることを特徴とする請求項４記載の半導体素子。
  6. 前記第１フィールドプレート電極を覆う第２絶縁膜がさらに設けられ、
    前記第２絶縁膜の上に第２フィールドプレート電極が設けられ、
    前記第２フィールドプレート電極は、前記第１主電極に接続されていることを特徴とする請求項４または５に記載の半導体素子。
  7. 前記半絶縁性基板の主面に対して垂直な方向からみて、
    前記第１の第１導電形層の前記第２主電極側の端は、前記第２フィールドプレート電極と、前記第２主電極と、のあいだに位置していることを特徴とする請求項６記載の半導体素子。
  8. 前記半絶縁性基板の主面に対して垂直な方向からみて、
    前記第１の第１導電形層の前記第２主電極側の端部には、前記第２主電極側から前記第１主電極側に向かう凹部が少なくとも１つ設けられていることを特徴とする請求項１〜７のいずれか１つに記載の半導体素子。
  9. 前記半絶縁性基板は、炭化ケイ素からなることを特徴とする請求項１〜８のいずれか１つに記載の半導体素子。
  10. 前記半絶縁性基板は、ケイ素からなることを特徴とする請求項１〜８のいずれか１つに記載の半導体素子。
  11. 隣り合う前記第１の第１導電形層のあいだの前記半絶縁性基板の表面に、少なくとも１つの第２の第１導電形層が選択的に設けられていることを特徴とする請求項１０記載の半導体素子。
  12. 前記第２の第２導電型層の不純物濃度は、前記第１の第１導電型層の不純物濃度よりも低いことを特徴とする請求項１０または１１に記載の半導体素子。
  13. 前記第１の第１導電形層が設けられている前記半絶縁性基板の第１主面とは反対側の第２主面に第２導電形層が設けられ、前記第２導電形層は、前記第２主電極に電気的に接続されていることを特徴とする請求項１０〜１２のいずれか１つに記載の半導体素子。
  14. 前記第１の第１導電形層または前記第２の第１導電形層が設けられている領域外の前記半絶縁性基板の表面に、少なくとも１つの第３の第１導電形層が選択的に設けられていることを特徴とする請求項１０〜１３のいずれか１つに記載の半導体素子。
  15. 前記第３の第１導電型層の上には、前記第２半導体層が設けられていないことを特徴とする請求項１０〜１４のいずれか１つに記載の半導体素子。
  16. 前記第３の第１導電型層上の前記第１半導体層の上には、素子分離層が設けられていることを特徴とする請求項１０〜１４のいずれか１つに記載の半導体素子。
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