CN102623493B - 半导体元件 - Google Patents

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Abstract

根据实施方式，半导体元件具备：半绝缘性基板，在表面选择性地设有第1第一导电型层；第1半导体层，设置在上述半绝缘性基板以及上述第1第一导电型层之上，包含无掺杂AlXGa1-XN(0≤X＜1)；以及第2半导体层，设置在上述第1半导体层上，包含无掺杂或第二导电型的AlYGa1-YN(0＜Y≤1，X＜Y)。该半导体元件具备：第1主电极，与上述第2半导体层连接；第2主电极，与上述第2半导体层连接；以及控制电极，设置在上述第1主电极与上述第2主电极之间的上述第2半导体层之上。上述第1第一导电型层设置在上述控制电极之下。

Description

半导体元件
相关申请的交叉引用
本申请基于2011年1月26日提交的在先日本专利申请No.2011-014279并要求享受其优先权，其全部内容援引入本发明。
技术领域
本实施方式涉及半导体元件。
背景技术
作为开关电源、变换器等的电路的元件，使用了宽禁带半导体的元件受到注目。其中，作为容易成为低导通电阻的元件，例如存在具有氮化铝镓(AlGaN)/氮化镓(GaN)异质结构的异质结场效应晶体管(HFET)。在HFET中，通过异质界面沟道的高移动度、通过压电极化而产生的高电子浓度，实现低导通电阻化。
但是，若向HFET的栅极·漏极间施加高电压，则在栅极电极端部引起电场集中。通过该电场集中而被加速的电子跃入钝化膜或AlGaN层。结果，电子被捕集到钝化膜或AlGaN层。被捕集的电子即使HFET处于导通状态、栅极·漏极间的施加电压下降也不易被释放。
通过电子的捕集，异质界面沟道被部分性地耗尽。结果，在HFET中，导通电阻有可能增加。这样的现象被称作电流崩塌现象。抑制电流崩塌现象，可有效地实现低导通电阻化。此外，若电子跃入钝化膜或AlGaN层，则钝化膜或AlGaN层中产生缺陷。由此，引起HFET特性变动的可靠性恶化。
作为缓和栅极电极端部的电场的手段而具有场板(FP)结构。例如，使用导电性基板作为支承基板，通过将导电性基板与源极电极连接而形成基板FP电极。但是，在采用了基板FP电极的情况下，支承基板与漏极电极之间的半导体层也被施加高电压。因此，为了实现高耐压，需要加厚支承基板与漏极电极之间的半导体层的膜厚。因此，拉开支承基板与栅极电极间的空间距离，基板FP电极的屏蔽(shield)效果减弱。即，在HFET中，在栅极电极端部的电场增加的情况下，有可能得不到低导通电阻及高可靠性。
发明内容
本发明的实施方式提供一种具有低导通电阻及高可靠性的半导体元件。
根据实施方式，半导体元件具备：半绝缘性基板，在表面选择性地设有第1第一导电型层；第1半导体层，设置在上述半绝缘性基板以及上述第1第一导电型层之上，包含无掺杂AlXGa1-XN(0≤X＜1)；以及第2半导体层，设置在上述第1半导体层上，包含无掺杂或第二导电型的AlYGa1-YN(0＜Y≤1，X＜Y)。该半导体元件具备：第1主电极，与上述第2半导体层连接；第2主电极，与上述第2半导体层连接；以及控制电极，设置在上述第1主电极与上述第2主电极之间的上述第2半导体层之上。上述第1第一导电型层设置在上述控制电极之下。
根据本发明的实施方式，能够提供具有低导通电阻及高可靠性的半导体元件。
附图说明
图1是第1实施方式的半导体元件的主要部分示意图，图1(a)是主要部分截面示意图，图1(b)是主要部分俯视示意图。
图2是参考例以及实施方式的半导体元件的主要部分截面示意图。
图3是第1实施方式的变形例的半导体元件的主要部分截面示意图。
图4是第2实施方式的半导体元件的主要部分截面示意图。
图5是第2实施方式的第1变形例的半导体元件的主要部分截面示意图。
图6是第2实施方式的第2变形例的半导体元件的主要部分截面示意图。
图7是第2实施方式的第3变形例的半导体元件的主要部分截面示意图。
图8是第3实施方式的半导体元件的主要部分示意图，图8(a)是主要部分截面示意图，图8(b)是主要部分俯视示意图。
图9是第3实施方式的变形例的半导体元件的主要部分俯视示意图。
图10是第4实施方式的半导体元件的主要部分示意图，图10(a)是主要部分截面示意图，图10(b)是主要部分俯视示意图。
图11是第5实施方式的半导体元件的主要部分示意图，图11(a)是主要部分截面示意图，图11(b)是主要部分俯视示意图。图11(a)中示出了图11(b)的X-X’截面。
图12是第5实施方式的第1变形例的半导体元件的主要部分截面示意图。
图13是第5实施方式的第2变形例的半导体元件的主要部分截面示意图。
图14是第5实施方式的第3变形例的半导体元件的主要部分截面示意图。
图15是第5实施方式的第4变形例的半导体元件的主要部分截面示意图。
具体实施方式
以下，参照附图说明实施方式。在以下所示的图中，对相同的构成要素赋予了相同的符号。
(第1实施方式)
图1是第1实施方式的半导体元件的主要部分示意图，图1(a)是主要部分截面示意图，图1(b)是主要部分俯视示意图。图1(a)中示出了图1(b)的X-X’截面。
半导体元件1A是HFET元件。在半导体元件1A中，在作为半绝缘性基板的支承基板10之上层叠有半导体层。各半导体层例如通过外延生长法形成。
在半导体元件1A中，在支承基板10的表面，选择性地设有作为第1第一导电型层的p型层11。P型层11也可以称为p型埋入层或p型掺杂层。在支承基板10及p型层11之上，设有缓冲层12。在缓冲层12之上，设有作为第1半导体层的沟道层15。在沟道层15之上，设有作为第2半导体层的阻挡层16。
阻挡层16与作为第1主电极的源极电极20连接。阻挡层16与作为第2主电极的漏极电极21连接。在源极电极20与漏极电极21之间的阻挡层16之上，设有作为控制电极的栅极电极30。P型层11设置在栅极电极30之下。p型层11的端11e没有位于漏极电极21的正下方。例如，在X-X’截面中，p型层11的漏极电极21侧的端11e位于栅极电极30的漏极电极21侧的端30e的正下方。
栅极电极30与阻挡层16形成肖特基结。p型层11经由接触层40与源极电极20电连接。源极电极20与接触层40不需要是各自独立的部件，可以将接触层40包含于源极电极20，作为一个主电极。在以下所示的实施方式中也相同。
源极电极20及漏极电极21的形状在半导体元件1A的平面中是长条状。栅极电极30的形状在半导体元件1A的平面中是长条状。栅极电极30沿着与源极电极20及漏极电极21相同的方向延伸。
支承基板10是半绝缘性基板。支承基板10的材质例如包含碳化硅(SiC)。
缓冲层12的材质例如包含氮化铝(AlN)。
沟道层15的材质例如包含无掺杂的氮化铝镓(AlXGa1-XN(0≤X＜1))。
阻挡层16的材质例如包含无掺杂或n形的氮化铝镓(AlYGa1-YN(0＜Y≤1，X＜Y))。
p型层11的材质例如包含p型的碳化硅(SiC)。p型层11例如通过向支承基板10的注入离子来形成。p型层11的杂质浓度例如是1×1016(atoms/cm3)以上。也可以代替p型层11而在p型层部分配置金属层、或不产生电子漏泄的程度的n形层。
使缓冲层12生长时的基底(即，支承基板10或p型层11)需要高平坦性及成分的均匀性。因此，在支承基板10中，将p型层11设置在支承基板10的内部，也可以在缓冲层12侧外露无掺杂的碳化硅层。p型层11的深度方向的位置例如通过对离子注入中的离子的加速能量进行控制来调整。
接着，说明半导体元件1A的效果。在说明半导体元件1A的效果之前，对参考例的半导体元件100的动作进行说明。
图2是参考例以及实施方式的半导体元件的主要部分截面示意图。图2(a)中示出了参考例的半导体元件的主要部分截面，图2(b)中示出了实施方式的半导体元件的主要部分截面。
图2(a)所示的半导体元件100中没有设置p型层11以及接触层40。若在半导体元件100的源极电极20与漏极电极21之间施加高电压，则在栅极电极30与漏极电极21之间也产生高电场。由此，在栅极电极30的端部，电场集中。例如，图中例示了从漏极电极21朝向栅极电极30的端30e的多个电力线100e。栅极电极30的端部是指端30e或该端30e附近的部分。
通过该高电场，阻挡层16和沟道层15之间的异质界面沟道的电子被加速。并且，在阻挡层16的表面、阻挡层16中以及沟道层15中的结晶缺陷中捕集到电子。由此，在半导体元件100中，易发生电流崩塌现象。
在半导体元件100中，在阻挡层16之上设置的绝缘膜(未图示)中也会跃入高能量的电子，因此还容易引起绝缘膜的绝缘恶化。再有，由于在阻挡层16中以及沟道层15中跃入高能量的电子，因此阻挡层16中以及沟道层15中有可能产生新的结晶缺陷。由此，半导体元件100的可靠性降低。
相对于此，在图2(b)所示的半导体元件1A中，在栅极电极30下的支承基板10的表面，选择性地设有p型层11。在这样的状态下，若在半导体元件1A的源极电极20与漏极电极21之间施加高电压，则电场不仅在与漏极电极21近的栅极电极30的端部集中、而且还在漏极电极21侧的p型层11的端部集中。例如，图中示出了从漏极电极21朝向栅极电极30的端30e或p型层11的端11e的多个电力线1e。p型层11的端部是指端11e或该端11e附近的部分。
即，即使在源极电极20与漏极电极21之间施加高电压，电场也会因栅极电极30的端部和p型层11的端部而分散。此外，由于支承基板10是半绝缘性基板，因此还能够将来自漏极电极21的电场分散到支承基板10。由此，在半导体元件1A中，与半导体元件100相比，异质界面附近的电场被抑制。结果，在半导体元件1A中，电子加速比半导体元件100钝化。即，在半导体元件1A中，与半导体元件100相比，不易引起电流崩塌现象。
进而，在半导体元件1A中，与半导体元件100相比，电子难以跃入设置在阻挡层16之上的绝缘膜、阻挡层16以及沟道层15中。因此，半导体元件1A与半导体元件100相比具有高可靠性。
在半导体元件100中，使用导电性基板作为支承基板10，通过将该导电性基板与源极电极20连接，能够缓和栅极电极30的端部的电场集中(场板效应(FP效应))。通过这样的结构也能够抑制电流崩塌现象。
但是，在这样的结构中，向对置的导电性基板与漏极电极21之间施加高电压。因此，为了得到高耐压，必须加厚沟道层15等。使沟道层15等越厚，支承基板10与栅极电极30间的距离越大，场板效应减退。此外，若沟道层15等的半导体层变厚，则半导体元件100翘曲，或导致成本上升。
另一方面，在使用绝缘性基板作为支承基板10的情况下，虽然维持高耐压，但不能缓和栅极电极30的端部的电场集中，有可能容易引起电流崩塌现象。即，在使用导电性基板或绝缘性基板作为支承基板10的情况下，发生矛盾(trade-off)。
在实施方式的半导体元件1A中，通过使用设置了p型层11的半绝缘性的支承基板10，能够消除该矛盾。
即，在半导体元件1A中，在支承基板10的表面形成有p型层11。因此，即使不将缓冲层12、沟道层15、阻挡层16中的至少某一个的厚度加厚，也能够维持高耐压。进而，不需要将缓冲层12、沟道层15、阻挡层16中的至少某一个的厚度加厚。结果，2维电子云沟道与支承基板10的距离变短，热电阻也变低。由此，不易引起元件的温度上升。结果，在半导体元件1A中，容易实现大电流动作、高温动作。
此外，由于p型层11与源极电极20电连接，因此雪崩击穿时产生的空穴能够经由p型层11排出到源极电极20。由此，在半导体元件1A中，能够实现高雪崩耐量。
(第1实施方式的变形例)
图3是第1实施方式的变形例的半导体元件的主要部分截面示意图。
在半导体元件1B中，p型层11从栅极电极30向漏极电极21侧延伸。在半导体元件1B中，从与支承基板10的主面垂直的方向看，p型层11的漏极电极21侧的端11e位于栅极电极30与漏极电极21之间。即，半导体元件1B的p型层11的端11e比半导体元件1A的p型层11的端11e更接近于漏极电极21侧。
如果是这样的结构，则在源极电极20与漏极电极21之间施加了高电压的情况下，电场更优先在p型层11的端部集中。由此，在半导体元件1B中，与半导体元件1A相比，进一步缓和栅极电极30的端部的电场集中。结果，在半导体元件1B中，与半导体元件1A相比，进一步抑制电流崩塌。
p型层11位于支承基板10与缓冲层12之间，因此半导体层内的电场变得比元件表面更强。结果，不易引起元件表面的雪崩击穿，能够得到更高的雪崩耐量以及可靠性。
(第2实施方式)
图4是第2实施方式的半导体元件的主要部分截面示意图。
在半导体元件2A中，在除了栅极电极30、源极电极20以及漏极电极21以外的阻挡层16之上，设有作为第1绝缘膜的钝化膜31。钝化膜31的材质例如是氧化硅(SiO2)，氮化硅(Si3N4)等。
在钝化膜31之上，设有作为第1场板电极的栅极场板电极50。栅极场板电极50与栅极电极30电连接。栅极场板电极50在钝化膜31之上向漏极电极21侧延伸。p型层11的漏极电极21侧的端11e位于栅极电极30的漏极电极21侧的端30e的正下方。
如果是这样的结构，则在源极电极20与漏极电极21之间施加了高电压的情况下，电场还在栅极场板电极50的端50e集中。结果，在半导体元件2A中，与半导体元件1A相比进一步缓和栅极电极30的端部的电场集中。因此，在半导体元件2A中，与半导体元件1A相比，进一步抑制由电流崩塌带来的导通电阻的增加、可靠性恶化。
(第2实施方式的第1变形例)
图5是第2实施方式的第1变形例的半导体元件的主要部分截面示意图。
在半导体元件2B中，在阻挡层16之上设有钝化膜31。在钝化膜31之上，设有栅极场板电极50。栅极场板电极50与栅极电极30电连接。栅极场板电极50在钝化膜31之上向漏极电极21侧延伸。
此外，从与支承基板10的主面垂直的方向看，p型层11的漏极电极21侧的端11e位于栅极场板电极50与漏极电极21之间。即，半导体元件2B的p型层11的端11e比半导体元件2A的p型层11的端11e更接近于漏极电极21。
如果是这样的结构，则在源极电极20与漏极电极21之间施加了高电压的情况下，电场更优先集中在p型层11的端部。由此，在半导体元件2B中，与半导体元件2A相比，进一步缓和栅极电极30的端部的电场。结果，在半导体元件2B中，与半导体元件2A相比，进一步抑制电流崩塌。
由于p型层11位于支承基板10与缓冲层12之间，所以半导体层内的电场变得比元件表面更强。结果，难以引起元件表面的雪崩击穿，能够得到更高雪崩耐量以及可靠性。
(第2实施方式的第2变形例)
图6是第2实施方式的第2变形例的半导体元件的主要部分截面示意图。
在半导体元件2C中，在阻挡层16之上设有覆盖栅极场板电极50的钝化膜32。钝化膜32在实施方式中作为第2绝缘膜。钝化膜32的材质例如是氧化硅(SiO2)，氮化硅(Si3N4)等。
在栅极场板电极50之上，经由钝化膜32设有源极场板电极51。源极场板电极51在实施方式中作为第2场板电极。源极场板电极51与源极电极20电连接。源极场板电极51从源极电极20向漏极电极21侧延伸。源极场板电极51的端51e比栅极场板电极50的端50e更接近于漏极电极21。p型层11的漏极电极21侧的端11e位于栅极电极30的漏极电极21侧的端30e的正下方。
如果是这样的结构，则在源极电极20与漏极电极21之间施加了高电压的情况下，电场还集中在源极场板电极51的端51e。结果，在半导体元件2C中，与半导体元件2A相比，进一步抑制栅极电极30的端部的电场集中。因此，在半导体元件2C中，与半导体元件2A相比，进一步抑制由电流崩塌带来的导通电阻的增加、可靠性恶化。
(第2实施方式的第3变形例)
图7是第2实施方式的第3变形例的半导体元件的主要部分截面示意图。
在半导体元件2D中，在栅极场板电极50之上，经由钝化膜32设有源极场板电极51。
从与支承基板10的主面垂直的方向看，p型层11的漏极电极21侧的端11e位于源极场板电极51与漏极电极21之间。即，半导体元件2D的p型层11的端11e比半导体元件2C的p型层11的端11e更接近于漏极电极21。
如果是这样的结构，则在源极电极20与漏极电极21之间施加了高电压的情况下，与半导体元件2C相比，电场更优先地集中在p型层11的端部。由此，在半导体元件2D中，与半导体元件2C相比，进一步缓和栅极电极30的端部的电场。结果，在半导体元件2D中，与半导体元件2C相比，进一步抑制电流崩塌。
由于p型层11位于支承基板10与缓冲层12之间，所以半导体层内的电场变得比元件表面更强。结果，难以引起元件表面的雪崩击穿，能够得到更高的雪崩耐量以及可靠性。
(第3实施方式)
图8是第3实施方式的半导体元件的主要部分示意图，图8(a)是主要部分截面示意图，图8(b)是主要部分平面示意图。
在半导体元件3A中，从与支承基板10的主面垂直的方向看，p型层11为梳子形状(参照图8(b))。在p型层11的漏极电极21侧的端部11a，设有至少一个从漏极电极21侧朝向源极电极20侧的凹部11c。例如，从与支承基板10的主面垂直的方向看，p型层11具有凸部11t与凹部11c。凸部11t(或凹部11c)的平面形状是矩形状。凸部11t(或凹部11c)周期性地配置在与从源极电极20朝向漏极电极21的方向大致垂直的方向上。
由此，与设置多个场板电极的情况、及使场板电极的长度变化的情况同样，电场集中的部位分散。例如，在源极电极20与漏极电极21之间施加了高电压的情况下，电场分散到由凸部11t与凹部11c形成的多个角11b。此外，即使使p型层11的凸部11t接近于漏极电极21，电场集中的部位也会分散，因此半导体元件3A维持高耐压。结果，在半导体元件3A中，即使不将元件表面设为场板结构，也能抑制由电流崩塌带来的导通电阻增加、可靠性恶化。
(第3实施方式的变形例)
图9是第3实施方式的变形例的半导体元件的主要部分平面示意图。
在半导体元件3B中，从与支承基板10的主面垂直的方向看，凸部11t(或凹部11c)的平面形状为阶梯状。即使是这样的平面形状也能得到与半导体元件3A相同的效果。
在以上说明的HFET元件中，通过肖特基结设置了栅极电极。这样的结构是，栅极·漏极间为与横型肖特基势垒二极管(SBD)相同的结构。因此，实施方式的HFET元件还能够转用于横型SBD，该横型SBD具有低导通电压和高可靠性。
(第4实施方式)
图10是第4实施方式的半导体元件的主要部分示意图，图10(a)是主要部分截面示意图，图10(b)是主要部分平面示意图。图10(a)中示出了图10(b)的X-X’截面。
半导体元件4具有绝缘栅极结构。在半导体元件4中，在阻挡层16之上设有栅极绝缘膜35。栅极绝缘膜35的材质例如是氧化硅(SiO2)，氮化硅(Si3N4)等。在源极电极20与漏极电极21之间的栅极绝缘膜35之上，设有栅极电极30。其他的结构与半导体元件1A相同。在这样的半导体元件4中，也能够得到与半导体元件1A相同的效果。
(第5实施方式)
图11是第5实施方式的半导体元件的主要部分示意图，图11(a)是主要部分截面示意图，图11(b)是主要部分平面示意图。图11(a)中示出了图11(b)的X-X’截面。
半导体元件5A使用Si基板17作为支承基板。Si基板17的主成分是硅(Si)。Si基板17中的低浓度层18的掺杂浓度优选为1×1014cm-3以下，以成为高电阻。作为一例，低浓度层18的导电型设为n形，但也可以是p型。
在Si基板17的表面，设有p型层11，p型层11与源极电极20电连接。在与设有p型层11的Si基板17的主面(第1主面)相反侧的主面(第2主面)，设有n形层19。并且，n形层19与背面电极25连接。n形层19经由背面电极而与漏极电极21连接。
硅(Si)的临界电场比氮化镓(GaN)的临界电场小。因此，若施加高电压，则在Si基板17内的p型层11、低浓度层18以及n形层19中容易引起雪崩击穿。
因此，在半导体元件5A中，通过使p型层11与漏极电极21的距离拉开，实现高耐压。进而，能够减薄沟道层15。并且，通过在Si基板17内积极地引起雪崩击穿，从而在沟道层15内不易引起雪击穿。
进而，p型层11与源极电极20电连接，n形层19经由背面电极25而与漏极电极连接。由此，仅在Si基板17内产生大量的空穴与电子，载流子迅速排出到源极电极20以及漏极电极21。因此，在半导体元件5A中，能够实现高雪崩耐量。
此外，也可以使p型层11的端11e比栅极电极30的端30e更接近于漏极电极21侧，由此，积极地在p型层11的端11e引起电场集中，在Si基板17内可靠地引起雪崩击穿。并且，抑制了栅极电极30的端30e的电场集中，从而在半导体元件5A中抑制电流崩塌。
(第5实施方式的第1变形例)
图12是第5实施方式的第1变形例的半导体元件的主要部分截面示意图。
在半导体元件5B中，在相邻的p型层11之间的Si基板17的表面，设有低浓度的p型层60。换言之，除了p型层11之外，还有其他p型层11设置在Si基板17的表面，在被p型层11与其他p型层11所夹持的Si基板17的表面，设有p型层60。低浓度的p型层60通过被施加高电压而耗尽。由此，抑制p型层11的端11e处的电场集中。因此，在半导体元件5B中，即使p型层11与漏极电极21间的距离变短，也能得到高耐压。也就是说，在半导体元件5B中，改善了耐压提高与导通电阻降低这样的矛盾，若为同一耐压，则能得到低的导通电阻。
(第5实施方式的第2变形例)
图13是第5实施方式的第2变形例的半导体元件的主要部分截面示意图。
在半导体元件5C中，在相邻的p型层11之间的Si基板17的表面，选择性地设有多个p型层61。换言之，除了p型层11之外，还有其他p型层11设置在Si基板17的表面，在被p型层11与其他p型层11所夹持的Si基板17的表面，设有多个p型层61。由此，在半导体元件5C中，抑制了p型层1的端11e处的电场集中，得到高耐压。也就是说，在半导体元件5C中，改善了耐压提高与导通电阻降低的矛盾，若为同一耐压，则能得到低的导通电阻。
即使p型层61的杂质浓度与p型层11的杂质浓度相同，也能得到上述的效果。因而，p型层11与p型层61能够通过相同的制造工序形成。p型层61既可以是多个，也可以是单个。
即，在图12或图13中，在相邻的p型层11之间，设有至少一个p型层(例如，p型层60或p型层61)。将设置在相邻的p型层之间的p型层称作第2第一导电型层。
(第5实施方式的第3变形例)
图14是第5实施方式的第3变形例的半导体元件的主要部分截面示意图。
在半导体元件5D中，将设有源极电极20、栅极电极30以及漏极电极21的区域作为元件区域(例如，从源极电极20到漏极电极21的区域)的情况下，在元件区域外周的Si基板17的表面，选择性地设有p型保护环层62。即，在设有p型层11或p型层61的区域的Si基板17的表面，选择性地设有至少一个作为第3第一导电型层的p型保护环层62。由此，在半导体元件5D中，抑制了元件外周的雪崩击穿，实现高耐压与高雪崩耐量。
p型保护环层62和p型层61能够通过与p型层11相同的制造工序来形成。此外，为了防止元件区域外周的耐压降低，p型保护环层62的间隔优选比p型层11彼此之间、或p型层11与p型层61间的间隔窄。
此外，在p型保护环层62之上，未设有阻挡层16。即，在元件区域外周的一部分中，没有设置阻挡层16，以不产生二维电子云。
(第5实施方式的第4变形例)
图15是第5实施方式的第4变形例的半导体元件的主要部分截面示意图。
在半导体元件5E中，在设有p型保护环层62的元件区域外周，设有元件分离层70。在p型保护环层62上的沟道层15之上，设有元件分离层70。元件分离层70嵌入沟道层15的表面的一部分。即，在元件区域外周的一部分中，不设置阻挡层16，以不产生二维电子云。
元件分离层70能够通过注入例如氮、氧、硼、铁等来形成。此外，由于在p型保护环层62上形成有缓冲层12以及沟道层15，因此Si基板17的表面不会露出，半导体元件5E得到高可靠性。
以上，实施方式不限定于上述实施例，能够在不脱离实施方式的主旨的范围内进行各种变形而实施。例如，作为阻挡层/沟道层的组合，例示了AlGaN层/GaN层，但GaN层/InGaN层、AlN层/A1GaN层、InAlN层/GaN层等也能够实施。
此外，除了肖特基栅极电极、绝缘栅极结构以外，凹陷栅极结构等将栅极结构变更也能够实施。在实施方式中，作为半导体的导电型的记法，也可以将p型作为第一导电型，将n形作为第二导电型。
在本说明书中，“氮化物半导体”包括化学式BxINyAlzGa1-x-y-zN(0≤x≤1，0≤y≤1，0≤z≤1，x+y+z≤1)中将组成比x、y以及z在各自的范围内改变的所有组成的半导体。另外，在“氮化物半导体”中还包含以下成分，即、还包含在上述化学式中N(氮)以外的V族元素、还包含为了控制导电型等的各种物性而添加的各种元素、以及还包含无意包含的各种元素。
以上，参照具体例说明了本发明的实施方式。但是，本发明不限定于这些具体例。即，本领域技术人员对这些具体例加入了适当设计变更后的结构只要具备本发明的特征，则包含于本发明的范围。上述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等不限定于例示的内容，能够进行适当变更。
此外，上述各实施方式所具备的各要素只要技术上可行，则能够进行组合，将这些进行组合后的结构只要包含本发明的特征，则包含于本发明的范围。
此外，在本发明的思想范畴内，本领域技术人员能够想到各种变更例以及修改例，可知这些变更例以及修正例也属于本发明的范围。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子来启示的，并不限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和主旨中，并且包含在权利要求书中记载的发明及其等效的范围中。

Claims (17)

1.一种半导体元件，其特征在于，具备：
由硅构成的半绝缘性基板，在表面选择性地设有第1第一导电型层；
第1半导体层，设置在上述半绝缘性基板以及上述第1第一导电型层之上，包含无掺杂AlXGa1－XN，其中0≤X＜1；
第2半导体层，设置在上述第1半导体层上，包含无掺杂或第二导电型的AlYGa1－YN，其中0＜Y≤1，X＜Y；
第1主电极，与上述第2半导体层连接；
第2主电极，与上述第2半导体层连接；以及
控制电极，设置在上述第1主电极与上述第2主电极之间的上述第2半导体层之上；
上述第1第一导电型层设置在上述控制电极之下，
除了上述第1第一导电型层以外，在上述半绝缘性基板的上述表面还设有其他第1第一导电型层，在被上述第1第一导电型层与上述其他第1第一导电型层夹持的上述半绝缘性基板的表面，选择性地设有至少一个第2第一导电型层。
2.如权利要求1所述的半导体元件，其特征在于，
上述第1第一导电型层与上述第1主电极电连接。
3.如权利要求1所述的半导体元件，其特征在于，
上述第1第一导电型层的上述第2主电极侧的第1端位于上述控制电极的上述第2主电极侧的第2端的正下方。
4.如权利要求1所述的半导体元件，其特征在于，
从与上述半绝缘性基板的主面垂直的方向看，上述第1第一导电型层的上述第2主电极侧的第1端位于上述控制电极与上述第2主电极之间。
5.如权利要求1所述的半导体元件，其特征在于，
在除了上述控制电极、上述第1主电极以及上述第2主电极以外的上述第2半导体层之上，还设有第1绝缘膜；
在上述第1绝缘膜之上，设有第1场板电极；
上述第1场板电极与上述控制电极连接。
6.如权利要求5所述的半导体元件，其特征在于，
上述第1第一导电型层的上述第2主电极侧的第1端位于上述控制电极的上述第2主电极侧的第2端的正下方。
7.如权利要求5所述的半导体元件，其特征在于，
从与上述半绝缘性基板的主面垂直的方向看，上述第1第一导电型层的上述第2主电极侧的第1端位于上述第1场板电极与上述第2主电极之间。
8.如权利要求5所述的半导体元件，其特征在于，
还设有覆盖上述第1场板电极的第2绝缘膜；
在上述第2绝缘膜之上设有第2场板电极；
上述第2场板电极与上述第1主电极连接。
9.如权利要求8所述的半导体元件，其特征在于，
上述第1第一导电型层的上述第2主电极侧的第1端位于上述控制电极的上述第2主电极侧的第2端的正下方。
10.如权利要求8所述的半导体元件，其特征在于，
从与上述半绝缘性基板的主面垂直的方向看，上述第1第一导电型层的上述第2主电极侧的第1端位于上述第2场板电极与上述第2主电极之间。
11.如权利要求1所述的半导体元件，其特征在于，
从与上述半绝缘性基板的主面垂直的方向看，在上述第1第一导电型层的上述第2主电极侧的端部，设有至少一个从上述第2主电极侧朝向上述第1主电极侧的凹部。
12.如权利要求1所述的半导体元件，其特征在于，
在上述第2半导体层与上述控制电极之间还具备栅极绝缘膜。
13.如权利要求1所述的半导体元件，其特征在于，
上述半绝缘性基板包含有杂质浓度低于上述第1第一导电型层的杂质浓度的第1第二导电型层。
14.如权利要求1所述的半导体元件，其特征在于，
在与设有上述第1第一导电型层的上述半绝缘性基板的第1主面相反侧的第2主面，设有第2第二导电型层，上述第2第二导电型层与上述第2主电极电连接。
15.如权利要求1所述的半导体元件，其特征在于，
在设有上述第1第一导电型层或上述第2第一导电型层的区域外的上述半绝缘性基板的表面，选择性地设有至少一个第3第一导电型层。
16.如权利要求15所述的半导体元件，其特征在于，
在上述第3第一导电型层之上，没有设置上述第2半导体层。
17.如权利要求15所述的半导体元件，其特征在于，
在上述第3第一导电型层上的上述第1半导体层之上，设有元件分离层。
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