JP2010010262A - 半導体装置 - Google Patents

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Abstract

【課題】オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制する。
【解決手段】シリコン基板１に形成されたダイオード素子６を備え、このダイオード素子６は、電極層７を介してカソード側及びアノード側をそれぞれドレイン電極Ｄ及びソース電極Ｓに接続することにより、ドレイン電極Ｄ及びソース電極Ｓに対し並列接続されている。そしてダイオード素子６のブレイクダウン電圧は高電子移動度トランジスタの破壊電圧及び電流コラプスが発生しない電圧以下に設定されている。
【選択図】図１

Description

本発明は、高耐圧、且つ、低オン抵抗を実現する高電子移動度トランジスタ（High Electron Mobility Transistor : HEMT）の保護素子に関する。
化合物半導体はシリコンよりも電子移動速度が速いことから高速信号処理に優れ、低電圧で動作したり、光に反応したり、マイクロ波を出したりと優れた物性を備えている。このような背景から、化合物半導体を利用した半導体装置は、現在主流である半導体シリコンを利用した半導体装置の物性限界を凌駕するものとして期待されている。ところが一般に化合物半導体は高価であることから、その低コスト化が求められている。化合物半導体を利用した半導体装置において低コスト化が可能なものとしては、シリコン単結晶基板上に化合物半導体層を積層させることにより形成された高電子移動度トランジスタが知られている。
特開2007-266475号公報
しかしながら従来の高電子移動度トランジスタによれば、オフ時にドレイン・ソース間の電圧が上昇し、電圧値がドレイン・ソース間の絶縁破壊電圧以上になった場合、素子構造が破壊されてしまうことがある。また素子構造が破壊されなかったとしても、ドレイン電極とゲート電極間の半導体装置表面に形成された保護膜と半導体領域との界面にトラップが発生し、このトラップがドレイン・ソース間の電流経路となる二次元電子ガスのキャリア数を減少させることから、オン時のドレイン・ソース間抵抗が増加する（いわゆる電流コラプス現象）。
本発明は、上記課題を解決するためになされたものであり、その目的は、オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制可能な半導体装置を提供することにある。
本発明に係る半導体装置は、第１半導体基板と、第１半導体基板の表面に形成された電子通過層と、電子通過層の表面に形成され、電子通過層内の二次元電子ガスに対し電位障壁を形成する電位障壁層と、電位障壁層の表面に離間して形成されたソース電極，ドレイン電極，及びゲート電極とを備える半導体装置において、第１半導体基板に形成されたダイオード素子を備え、ダイオード素子は、カソード領域及びアノード領域をそれぞれドレイン電極及びソース電極に接続することにより、ドレイン電極及びソース電極に対し並列接続され、ダイオード素子のブレイクダウン電圧が半導体装置の破壊電圧及び電流コラプスが発生しない電圧以下に設定されていることを特徴とする。
本発明に係る半導体装置によれば、オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制できる。
以下、図面を参照して、本発明の実施形態となる半導体装置の構成について説明する。なお以下に示す実施形態は、シリコン基板１と、シリコン基板１の表面に形成された電子通過層２と、電子通過層２の表面に形成され、電子通過層２内の二次元電子ガス５に対し電位障壁を形成する電位障壁層３と、電位障壁層３の表面に離間して形成されたソース電極Ｓ，ドレイン電極Ｄ，及びゲート電極Ｇと、ソース電極Ｓとゲート電極Ｇ間及びドレイン電極Ｄとゲート電極Ｇ間の電位障壁層３表面に形成された保護膜４とを備える高電子移動度トランジスタに本発明を適用したものであるが、本発明は本実施形態に限定されることはなく、その他の高電子移動度トランジスタの構成にも適用することができる。
〔原理〕
本発明の実施形態となる高電子移動度トランジスタは、図１（ａ）に示すように、シリコン基板１に形成されたダイオード素子６を備え、このダイオード素子６は、電極層７を介してカソード側及びアノード側をそれぞれドレイン電極Ｄ及びソース電極Ｓに接続することにより、ドレイン電極Ｄ及びソース電極Ｓに対し並列接続されている。そしてダイオード素子６のブレイクダウン電圧は高電子移動度トランジスタの破壊電圧及び電流コラプスが発生しない電圧以下に設定されている。このような構成によれば、オフ時にドレイン電極Ｄとソース電極Ｓ間の電圧が上昇し（図１（ｂ）参照）、ドレイン領域とゲート領域間の絶縁破壊や電流コラプス現象によるドレイン領域とゲート領域間の抵抗増加を招く電圧に到達する前にダイオード素子６がブレイクダウンするので、オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制できる。
〔第１の実施形態〕
本発明の第１の実施形態となる高電子移動度トランジスタでは、図２（ａ），（ｂ）に示すように、シリコン基板１，ダイオード素子６のカソード領域及びアノード領域がそれぞれｐ型のシリコン基板，ｎ型不純物拡散領域９，及びｐ＋型不純物拡散領域８により形成されている。またダイオード素子６のブレイクダウン電圧を最適化するために、オフ時に逆方向電圧が印加されるｎ型不純物拡散領域９の拡散深さがｐ＋型不純物拡散領域８の拡散深さよりも深く形成されている。このような構成によれば、オフ時にドレイン電極Ｄとソース電極Ｓ間の電圧が上昇した際、ダイオード素子６は、アバランシェ破壊によるブレークダウン（オフ時の空乏層が位置Ｉ１にある場合）又は空乏層がアノード領域に達することによるブレークダウン（オフ時の空乏層が位置Ｉ２にある場合）を発生させるので、オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制できる。
なお上記実施形態において、図３（ａ），（ｂ）に示すように、ｎ型不純物拡散領域９とｐ＋型不純物拡散領域８間に、高電子移動度トランジスタ及びダイオード素子６の素子領域と電気的に接続されてなく、且つ、ｎ型不純物拡散領域９の拡散深さよりも浅いｎ型の不純物拡散領域９ａ，９ｂを設けることにより、ダイオード素子６の逆方向耐圧値の設定の自由度を上げるようにしても良い。
〔第２の実施形態〕
本発明の第２の実施形態となる高電子移動度トランジスタでは、図４（ａ），（ｂ）に示すように、シリコン基板１，ダイオード素子６のカソード領域及びアノード領域がそれぞれｎ型のシリコン基板，ｎ＋型不純物拡散領域１１，及びｐ型不純物拡散領域１０により形成されている。またダイオード素子６のブレイクダウン電圧を最適化するために、オフ時に逆方向電圧が印加されるｐ型不純物拡散領域１０の拡散深さがｎ＋型不純物拡散領域１１の拡散深さよりも深く形成されている。このような構成によれば、オフ時にドレイン電極Ｄとソース電極Ｓ間の電圧が上昇した際、ダイオード素子６は、アバランシェ破壊によるブレークダウン（オフ時の空乏層が位置Ｉ１にある場合）又は空乏層がカソード領域に達することによるブレークダウン（オフ時の空乏層が位置Ｉ２にある場合）を発生させるので、オフ時にドレイン・ソース間電圧が上昇することにより素子構造の破壊や電流コラプス現象が発生することを抑制できる。
なお上記実施形態において、図５（ａ），（ｂ）に示すように、ｐ型不純物拡散領域１０とｎ＋型不純物拡散領域１１間に、高電子移動度トランジスタ及びダイオード素子６の素子領域と電気的に接続されてなく、且つ、ｐ型不純物拡散領域１０の拡散深さよりも浅いｐ型の不純物拡散領域１０ａ，１０ｂを設けることにより、ダイオード素子６の逆方向耐圧値の設定の自由度を上げるようにしても良い。
以上、本発明者によってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。例えば図６（ａ）に示すように電極層７を電極層１２のように変更することによって、ドレイン電極Ｄ及びソース電極Ｓと電極層７との間の少なくとも一方（図示の例では両方）に電子通過層２及び電位障壁層３を介在させることにより、ダイオード素子６のカソード領域とドレイン電極Ｄ間、及びダイオード素子６のアノード領域とソース電極Ｓ間の電流経路にコンデンサ素子Ｃ２を形成してもよい。このような構成によれば、ダイオード素子６のコンデンサ成分Ｃ１を打ち消すことができるので、オフ時のドレイン電極Ｄとソース電極Ｓ間の容量を増加させることなく、高周波デバイスとしての特徴を維持することができる。このように、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれる。
本発明の実施形態となる高電子移動度トランジスタの概念を示す模式図である。 本発明の第１の実施形態となる高電子移動度トランジスタの構成を示す模式図である。 図２に示す高電子移動度トランジスタの応用例の構成を示す模式図である。 本発明の第２の実施形態となる高電子移動度トランジスタの構成を示す模式図である。 図４に示す高電子移動度トランジスタの応用例の構成を示す模式図である。 本発明の実施形態となる高電子移動度トランジスタの変形例の構成を示す模式図である。
符号の説明
１：シリコン基板
２：電子通過層
３：電位障壁層
４：保護膜
５：二次元電子ガス
６：ダイオード素子
７：電極層
Ｓ：ソース電極
Ｄ：ドレイン電極
Ｇ：ゲート電極

Claims (6)

  1. 第１半導体基板と、前記第１半導体基板の表面に形成された電子通過層と、前記電子通過層の表面に形成され、当該電子通過層内の二次元電子ガスに対し電位障壁を形成する電位障壁層と、前記電位障壁層の表面に離間して形成されたソース電極，ドレイン電極，及びゲート電極とを備える半導体装置において、
    前記第１半導体基板に形成されたダイオード素子を備え、当該ダイオード素子は、カソード領域及びアノード領域をそれぞれ前記ドレイン電極及び前記ソース電極に接続することにより、当該ドレイン電極及び当該ソース電極に対し並列接続され、当該ダイオード素子のブレイクダウン電圧が前記半導体装置の破壊電圧及び電流コラプスが発生しない電圧以下に設定されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１半導体基板，前記カソード領域，及び前記アノード領域がそれぞれｐ型のシリコン基板，ｎ型不純物拡散領域，及びｐ型不純物拡散領域により形成され、前記カソード領域のｎ型不純物の拡散深さが前記アノード領域のｐ型不純物の拡散深さよりも深いことを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記カソード領域と前記アノード領域間に介在する第１半導体基板領域に前記半導体装置及び前記ダイオードの素子領域と電気的に接続されていないｎ型の不純物拡散領域を備えることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１半導体基板，前記カソード領域，及び前記アノード領域がそれぞれｎ型のシリコン基板，ｎ型不純物拡散領域，及びｐ型不純物拡散領域により形成され、前記アノード領域のｐ型不純物の拡散深さが前記カソード領域のｎ型不純物の拡散深さよりも深いことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記カソード領域と前記アノード領域間に介在する第１半導体基板領域に前記半導体装置及び前記ダイオードの素子領域と電気的に接続されていないｐ型の不純物拡散領域を備えることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のうち、いずれか１項に記載の半導体装置において、
    前記カソード領域と前記ドレイン電極間、及び前記アノード領域及び前記ソース電極間の電流経路にコンデンサ素子が形成されていることを特徴とする半導体装置。
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