JP2019057603A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】トレンチゲート構造の縦型トランジスタのオン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、第１の半導体領域と、第２の半導体領域と、第３の半導体領域と、半導体層の中に設けられた第１のゲート電極及び第２のゲート電極と、第１のゲート絶縁膜及び第２のゲート絶縁膜と、第１のゲート電極及び第２のゲート電極と第１の電極との間に設けられた絶縁層と、を備える。そして、第１の電極が第１の領域と第２の領域を有し、第１の領域は半導体層に接し、第１の領域は第２の領域と第２の半導体領域との間に位置し、第１の領域の一部は第１のゲート電極と第２のゲート電極との間に位置し、第１の領域の別の一部は絶縁層の第１の部分と第２の部分との間に挟まれ、第１の領域の別の一部は逆テーパ形状を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
電力用の半導体装置の一例として、半導体層に設けられたゲートトレンチ内にゲート電極を有するトレンチゲート構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の縦型トランジスタがある。トレンチ内にゲート電極を設けることで、集積度が向上し、縦型トランジスタのオン抵抗を低減させることが可能となる。
トレンチゲート構造の縦型トランジスタでは、隣接するゲートトレンチの間にソース電極とソース領域との間のコンタクトを取るためのコンタクト領域が形成される。トレンチゲート構造の縦型トランジスタの集積度を上げるために、ゲートトレンチのピッチを狭めていくと、ソース領域とソース電極のオーバーラップ量の確保が困難となる。ソース領域とソース電極のオーバーラップ量が小さくなるとコンタクト抵抗が増大し、縦型トランジスタのオン抵抗が増加するおそれがある。
特開２０１２−１７４９８９号公報
本発明が解決しようとする課題は、トレンチゲート構造の縦型トランジスタのオン抵抗の低減を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、前記半導体層の中に設けられた第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、前記半導体層の中に設けられた第１のゲート電極と、前記半導体層の中に設けられ、前記第１のゲート電極との間に前記第２の半導体領域が位置する第２のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記第２の半導体領域との間に設けられた第２のゲート絶縁膜と、前記第１のゲート電極と前記第１の電極との間、及び、前記第２のゲート電極と前記第１の電極との間に設けられた絶縁層と、を備え、前記第１の電極が第１の領域と第２の領域を有し、前記第１の領域は前記半導体層に接し、前記第１の領域は前記第２の領域と前記第２の半導体領域との間に位置し、前記第１の領域の一部は前記第１のゲート電極と前記第２のゲート電極との間に位置し、前記第１の領域の別の一部は前記絶縁層の第１の部分と第２の部分との間に挟まれ、前記第１の領域の前記別の一部は逆テーパ形状を有する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に設けられた第１のゲート電極と、半導体層の中に設けられ、第１のゲート電極との間に第２の半導体領域が位置する第２のゲート電極と、第１のゲート電極と第２の半導体領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極と第２の半導体領域との間に設けられた第２のゲート絶縁膜と、第１のゲート電極と第１の電極との間、及び、第２のゲート電極と第１の電極との間に設けられた絶縁層と、を備える。そして、第１の電極が第１の領域と第２の領域を有し、第１の領域は半導体層に接し、第１の領域は第２の領域と第２の半導体領域との間に位置し、第１の領域の一部は第１のゲート電極と第２のゲート電極との間に位置し、第１の領域の別の一部は絶縁層の第１の部分と第２の部分との間に挟まれ、第１の領域の別の一部は逆テーパ形状を有する。
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の一部の模式断面図である。
本実施形態の半導体装置は、半導体層に形成されたゲートトレンチの中にゲート電極を備えるトレンチゲート構造の縦型ＭＯＳＦＥＴ１００である。本実施形態の縦型ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型トランジスタである。
本実施形態の縦型ＭＯＳＦＥＴ１００は、半導体層１０、第１のゲートトレンチＧＴ１（第１のトレンチ）、第２のゲートトレンチＧＴ２（第２のトレンチ）、コンタクトトレンチＣＴ（第３のトレンチ）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ドレイン領域１６、ドリフト領域１８（第２の半導体領域）、ベース領域２０（第１の半導体領域）、ソース領域２２（第３の半導体領域）、ベースコンタクト領域２４（第４の半導体領域）、第１のゲート電極３０ａ、第２のゲート電極３０ｂ、第１のゲート絶縁膜３２ａ、第２のゲート絶縁膜３２ｂ、層間絶縁層４０（絶縁層）を備える。ソース電極１２は、コンタクト領域１２ａ（第１の領域）、配線領域１２ｂ（第２の領域）を有する。層間絶縁層４０は、第１の部分４０ａと第２の部分４０ｂを有する。
半導体層１０は、第１の面Ｐ１（以下、表面とも称する）と、第１の面Ｐ１に対向する第２の面Ｐ２（以下裏面とも称する）とを有する。半導体層１０は、例えば、単結晶シリコンである。
第１のゲートトレンチＧＴ１及び第２のゲートトレンチＧＴ２は、半導体層１０内に設けられる。第１のゲートトレンチＧＴ１及び第２のゲートトレンチＧＴ２は、例えば、紙面の奥方向に伸長する。半導体層１０内には、第１のゲートトレンチＧＴ１及び第２のゲートトレンチＧＴ２と同様のゲートトレンチが、一定のピッチで繰り返し配置される。
ベース領域２０は、半導体層１０の中に設けられる。ベース領域２０は、第１のゲートトレンチＧＴ１と第２のゲートトレンチＧＴ２との間に位置する。ベース領域２０は、ｐ型の半導体領域である。ベース領域２０は、縦型ＭＯＳＦＥＴ１００のチャネル領域として機能する。ベース領域２０は、ソース電極１２に電気的に接続される。
ソース領域２２は、半導体層１０の中に設けられる。ソース領域２２は、ベース領域２０と半導体層１０の表面との間に設けられる。ソース領域２２は、ベース領域２０とソース電極１２との間に設けられる。ソース領域２２は、ｎ＋型の半導体領域である。ソース領域２２は、ソース電極１２に電気的に接続される。
ベースコンタクト領域２４は、半導体層１０の中に設けられる。ベースコンタクト領域２４は、ベース領域２０とソース電極１２との間に設けられる。ベースコンタクト領域２４は、ソース電極１２のコンタクト領域１２ａとベース領域２０との間に設けられる。ベースコンタクト領域２４は、ソース電極１２とベース領域２０との間のコンタクト抵抗を低減する。
ベースコンタクト領域２４は、ｐ＋型の半導体領域である。ベースコンタクト領域２４は、ソース電極１２に電気的に接続される。
ドリフト領域１８は、半導体層１０の中に設けられる。ドリフト領域１８は、ベース領域２０と半導体層１０の裏面との間に設けられる。ドリフト領域１８は、ｎ―型の半導体領域である。ドリフト領域１８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。
ドレイン領域１６は、半導体層１０の中に設けられる。ドレイン領域１６は、ドリフト領域１８と半導体層１０の裏面との間に設けられる。ドレイン領域１６は、ｎ＋型の半導体領域である。ドレイン領域１６のｎ型不純物濃度は、ドリフト領域１８のｎ型不純物濃度よりも高い。ドレイン領域１６は、ドレイン電極１４に電気的に接続される。
第１のゲート電極３０ａは、第１のゲートトレンチＧＴ１の中に設けられる。第１のゲート電極３０ａは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
第１のゲート電極３０ａには、ゲート電圧が印加される。ゲート電圧を変化させることにより、縦型ＭＯＳＦＥＴ１００のオン・オフ動作が実現する。
第１のゲート絶縁膜３２ａは、第１のゲートトレンチＧＴ１の中に設けられる。第１のゲート絶縁膜３２ａは、第１のゲート電極３０ａと半導体層１０との間に位置する。第１のゲート絶縁膜３２ａは、第１のゲート電極３０ａとベース領域２０との間に設けられる。第１のゲート絶縁膜３２ａは、例えば、酸化シリコン膜である。
第２のゲート電極３０ｂは、第２のゲートトレンチＧＴ２の中に設けられる。第１のゲート電極３０ａと第２のゲート電極３０ｂとの間には、ベース領域２０が位置する。第２のゲート電極３０ｂは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
第２のゲート電極３０ｂには、ゲート電圧が印加される。ゲート電圧を変化させることにより、縦型ＭＯＳＦＥＴ１００のオン・オフ動作が実現する。
第２のゲート絶縁膜３２ｂは、第２のゲートトレンチＧＴ２の中に設けられる。第２のゲート絶縁膜３２ｂは、第２のゲート電極３０ｂと半導体層１０との間に位置する。第２のゲート絶縁膜３２ｂは、第２のゲート電極３０ｂとベース領域２０との間に設けられる。第２のゲート絶縁膜３２ｂは、例えば、酸化シリコン膜である。
層間絶縁層４０は、第１のゲート電極３０ａとソース電極１２との間、及び、第２のゲート電極３０ｂとソース電極１２との間に設けられる。層間絶縁層４０は、第１のゲート電極３０ａ上の第１の部分４０ａと、第２のゲート電極３０ｂ上の第２の部分４０ｂとを有する。層間絶縁層４０は、例えば、酸化シリコン層である。
ソース電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。ソース電極１２は、例えば、金属である。ソース電極１２は、例えば、チタンとアルミニウムの積層膜である。ソース電極１２には、ソース電圧が印加される。ソース電圧は、例えば、０Ｖである。
ソース電極１２は、コンタクト領域１２ａと配線領域１２ｂを有する。配線領域１２ｂは、隣接するコンタクト領域１２ａを接続している。
コンタクトトレンチＣＴは、半導体層１０内に設けられる。コンタクトトレンチＣＴは、第１のゲートトレンチＧＴ１と第２のゲートトレンチＧＴ２との間に設けられる。コンタクトトレンチＣＴは、例えば、紙面の奥方向に伸長する。半導体層１０内には、コンタクトトレンチＣＴが、一定のピッチで繰り返し配置される。
コンタクト領域１２ａは半導体層１０に接する。コンタクト領域１２ａは、半導体層１０の表面（第１の面Ｐ１）、コンタクトトレンチＣＴの底面及び側面で、半導体層１０に接する。コンタクト領域１２ａは、半導体層１０の表面で、ソース領域２２に接する。コンタクト領域１２ａは、コンタクトトレンチＣＴの底面でベースコンタクト領域２４に接する。コンタクト領域１２ａにより、ソース領域２２とベース領域２０への同時コンタクトが実現される。
コンタクト領域１２ａは、ベース領域２０と配線領域１２ｂとの間に位置する。コンタクト領域１２ａの一部、すなわち、コンタクト領域１２ａの下部は、半導体層１０内に位置する。コンタクト領域１２ａの下部は、第１のゲート電極３０ａと第２のゲート電極３０ｂとの間に位置する。
コンタクト領域１２ａの別の一部、すなわち、コンタクト領域１２ａの上部は、層間絶縁層４０の第１の部分４０ａと第２の部分４０ｂとの間に挟まれる。層間絶縁層４０の第１の部分４０ａと第２の部分４０ｂとの間に挟まれたコンタクト領域１２ａは、逆テーパ形状を有する。
コンタクト領域１２ａが逆テーパ形状を有するとは、言い換えれば、コンタクト領域１２ａの半導体層１０から遠い部分の幅よりも、コンタクト領域１２ａの半導体層１０から近い部分の幅が広くなっていることを意味する。例えば、図２に示すように、コンタクト領域１２ａの第１の面Ｐ１における幅Ｗ１は、コンタクト領域１２ａの層間絶縁層４０の上面における幅Ｗ２よりも広くなっている。
層間絶縁層４０の第１の部分４０ａとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ１）は９０度未満であり、層間絶縁層４０の第２の部分４０ｂとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ２）は９０度未満である。例えば、層間絶縁層４０の第１の部分４０ａとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ１）が８５度以上９０度未満であり、層間絶縁層４０の第２の部分４０ｂとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ２）が８５度以上９０度未満である。
ドレイン電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。ドレイン電極１４は、例えば、金属である。ドレイン電極１４には、ドレイン電圧が印加される。ドレイン電圧は、例えば、８Ｖ以上１５００Ｖ以下である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
トレンチゲート構造の縦型トランジスタでは、隣接するゲートトレンチの間にソース電極とソース領域とのコンタクトを取るためのコンタクト領域が形成される。トレンチゲート構造の縦型トランジスタの集積度を上げるために、ゲートトレンチのピッチを狭めていくと、ソース領域とソース電極の接触面積の確保が困難となる。ソース領域とソース電極の接触面積が小さくなるとコンタクト抵抗が増大し、オン抵抗が増加するおそれがある。
本実施形態の縦型ＭＯＳＦＥＴ１００では、ソース電極１２のコンタクト領域１２ａが逆テーパ形状を有する。このため、ソース電極１２とソース領域２２との半導体層１０の表面（第１の面Ｐ１）における接触面積が増大する。したがって、ソース電極１２とソース領域２２との間のコンタクト抵抗が低減する。よって、縦型ＭＯＳＦＥＴ１００のオン抵抗が低減する。
さらに、ソース電極１２のコンタクト領域１２ａが逆テーパ形状を有することで、第１のゲート電極３０ａとコンタクト領域１２ａの側面との距離、及び、第２のゲート電極３０ｂとコンタクト領域１２ａの側面との距離を、長く保つことができる。したがって、第１のゲート電極３０ａとソース電極１２との間の耐圧、及び、第２のゲート電極３０ｂとソース電極１２との間の耐圧が向上する。よって、縦型ＭＯＳＦＥＴ１００の信頼性が向上する。
層間絶縁層４０の第１の部分４０ａとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ１）は８５度以上９０度未満であることが好ましく、８５度以上８９度以下であることがより好ましい。層間絶縁層４０の第２の部分４０ｂとコンタクト領域１２ａとの境界と、第１の面Ｐ１との間の角度（図２中のθ２）は８５度以上９０度未満であることが好ましい、８５度以上８９度以下であることがより好ましい。上記範囲を上回るとオン抵抗が十分に低減できないおそれがある。上記範囲を下回ると、第１のゲート電極３０ａとソース電極１２との間の耐圧、及び、第２のゲート電極３０ｂとソース電極１２との間の耐圧が低下するおそれがある。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、ソース電極１２のコンタクト領域１２ａが逆テーパ形状を有することで、縦型ＭＯＳＦＥＴ１００のオン抵抗の低減が可能となる。また、縦型ＭＯＳＦＥＴ１００の信頼性の向上が可能となる。
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の面と対向する第２の面を有し、第１導電型の第１の半導体領域と、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、を有する半導体層の上に、第１の絶縁層を形成し、第１の絶縁層に第１の開口部を形成し、第１の開口部の内壁面に第１の側壁を形成し、半導体層に、第１の絶縁層と第１の側壁をマスクに、第１の半導体領域よりも深い第１のトレンチを形成し、第１のトレンチの中にゲート絶縁膜を形成し、第１のトレンチの中のゲート絶縁膜の上にゲート電極を形成し、ゲート電極の上に第２の絶縁層を形成し、第１の絶縁層の上の第２の絶縁層を除去し、第１の絶縁層を除去して第２の絶縁層に第２の開口部を形成し、第２の開口部の内壁面に第２の側壁を形成し、半導体層に、第２の絶縁層と第２の側壁をマスクに、第３の半導体領域よりも深く第１の半導体領域よりも浅い第２のトレンチを形成し、第２の側壁の少なくとも一部を除去し、第２のトレンチの中に電極を形成する。第２の側壁が逆テーパ形状を有する。
本実施形態の半導体装置の製造方法は、第１の実施形態の図１、２に示す縦型ＭＯＳＦＥＴ１００の製造方法の一例である。第１の実施形態と重複する内容については、一部記述を省略する。
最初に、第１の面Ｐ１（以下、表面とも称する）と対向する第２の面Ｐ２（以下、裏面とも称する）を有する半導体層１０を準備する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０は、ｎ＋型のドレイン領域１６、ｎ−型のドリフト領域１８（第２の半導体領域）、ｐ型のベース領域２０（第１の半導体領域）、ｎ＋型のソース領域２２（第３の半導体領域）を有する。ドリフト領域１８は、ベース領域２０と第２の面との間に位置する。ソース領域２２は、ベース領域２０と第１の面との間に位置する。
次に、半導体層１０の表面上に、第１のマスク材１０２（第１の絶縁層）を形成する。第１のマスク材１０２は、例えば、窒化シリコン膜である。第１のマスク材１０２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。
次に、第１のマスク材１０２に第１の開口部１０４を形成する（図３）。第１の開口部１０４は、例えば、リソグラフィ法、及び、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成する。
第１の開口部１０４を形成する際、第１の開口部１０４が順テーパ形状を有するように加工を行う。すなわち、第１の開口部１０４の幅が半導体層１０の表面に向かって狭くなるように形成する。例えば、ＲＩＥ法のエッチング条件を制御することにより、順テーパ形状を形成する。
第１の開口部１０４の内壁面と半導体層１０の表面との間の角度（図３中のθａ）、すなわち、第１のマスク材１０２の底部の角度は、９０度未満である。第１の開口部１０４の内壁面と半導体層１０の表面との間の角度（図３中のθａ）は、例えば、８５度以上９０度未満である。
次に、第１の開口部１０４の内壁面に第１の側壁１０６を形成する（図４）。第１の側壁１０６は、例えば、酸化シリコン膜である。
第１の側壁１０６の形成は、例えば、まず、第１の側壁１０６を形成するための膜をＣＶＤ法により堆積する。そして堆積した膜を、ＲＩＥ法による異方性エッチングによりエッチングする。エッチングにより、第１の開口部１０４の内壁面のみに膜を残して第１の側壁１０６とする。第１の側壁１０６も、第１の開口部１０４の内壁面の形状を反映して、順テーパ形状になる。
次に、ゲートトレンチＧＴ（第１のトレンチ）を半導体層１０に形成する（図５）。ゲートトレンチＧＴは、第１のマスク材１０２と第１の側壁１０６をマスクに、例えば、ＲＩＥ法により形成する。ゲートトレンチＧＴは、ベース領域２０よりも深くなるよう形成する。
次に、ゲートトレンチＧＴ内にゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、例えば、熱酸化法もしくは熱酸化法とＣＶＤ法により形成する。ゲート絶縁膜３２は、例えば、酸化シリコン膜である。
次に、ゲートトレンチＧＴ内のゲート絶縁膜３２の上にゲート電極３０を形成する（図６）。ゲート電極３０は、例えばｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ゲート電極３０は、例えば、ＣＶＤ法による膜堆積と、等方性のドライエッチング法によるエッチバックにより形成する。
次に、ゲート電極３０の上に層間絶縁層４０（第２の絶縁層）を形成する（図７）。層間絶縁層４０は、例えば、酸化シリコン層である。層間絶縁層４０は、例えば、ＣＶＤ法により堆積する。
次に、第１のマスク材１０２の上の層間絶縁層４０を除去する（図８）。層間絶縁層４０は、例えば、ＲＩＥ法により除去する。
次に、第１のマスク材１０２を除去して層間絶縁層４０に第２の開口部１０８を形成する（図９）。第１のマスク材１０２の除去は、層間絶縁層４０に対して選択的に行う。第１のマスク材１０２の除去は、例えば、リン酸溶液を用いて行う。
第２の開口部１０８を形成する際、第２の開口部１０８が逆テーパ形状を有するように加工を行う。すなわち、第２の開口部１０８の幅が半導体層１０の表面に向かって広くなるように形成する。第１のマスク材１０２に設けられた第１の開口部１０４の順テーパ形状が転写されることにより、第２の開口部１０８は逆テーパ形状となる。第２の開口部１０８の内壁面と半導体層１０の表面との間の角度（図９中のθｂ）は、９０度未満である。第２の開口部１０８の内壁面と半導体層１０の表面との間の角度（図９中のθｂ）は、例えば、８５度以上９０度未満である
次に、第２の開口部１０８の内壁面に第２の側壁１１０を形成する（図１０）。第２の側壁１１０は、例えば、酸化シリコン膜である。
第２の側壁１１０の形成は、例えば、第２の側壁１１０を形成するための膜をＣＶＤ法により堆積する。そして、堆積した膜をＲＩＥ法による異方性エッチングによりエッチングする。そして、エッチングにより、第２の側壁１１０の内壁面のみに膜を残して第２の側壁１１０とする。第２の側壁１１０も、第２の開口部１０８の形状を反映して、逆テーパ形状になる。
次に、コンタクトトレンチＣＴ（第２のトレンチ）を半導体層１０に形成する（図１１）。コンタクトトレンチＣＴは、層間絶縁層４０と第２の側壁１１０をマスクに、例えば、ＲＩＥ法により形成する。コンタクトトレンチＣＴは、ソース領域２２より深く、ベース領域２０よりも浅くなるよう形成する。
次に、コンタクトトレンチＣＴの底部の半導体層１０にｐ＋型のベースコンタクト領域２４を形成する（図１２）。ベースコンタクト領域２４は、例えば、イオン注入法により形成する。ベースコンタクト領域２４は、例えば、フッ化ボロンイオンの注入により形成する。
次に、第２の側壁１１０の少なくとも一部を除去する（図１３）。第２の側壁１１０の少なくとも一部を、例えば、ウェットエッチングにより除去して、第２の側壁１１０の内壁面を後退させる。第２の側壁１１０の内壁面は、逆テーパ形状となる。後退後の第２の側壁１１０の内壁面と半導体層１０の表面との間の角度（図１３中のθｃ）は、９０度未満である。後退後の第２の側壁１１０の内壁面と半導体層１０の表面との間の角度（図１３中のθｃ）は、例えば、８５度以上９０度未満である。なお、第２の側壁１１０の全部を除去することも可能である。
その後、ソース電極１２とドレイン電極１４を形成する。ソース電極１２及びドレイン電極の形成は、例えば、金属膜のスパッタ法により行われる。
以上の製造方法により、図１及び図２に示す第１の実施形態の縦型ＭＯＳＦＥＴ１００が製造される。
以下、本実施形態の半導体装置の製造方法の作用及び効果について説明する。
トレンチゲート構造の縦型トランジスタでは、隣接するゲートトレンチの間にソース電極から、ソース領域及びベース領域へのコンタクトを取るためのコンタクト領域が形成される。隣接するゲートトレンチの間にコンタクトトレンチを設けることで、小さいスペースでソース領域とベース領域へ同時にソース電極のコンタクトを取ることができる。
しかし、トレンチゲート構造の縦型トランジスタの集積度を上げるために、ゲートトレンチのピッチを狭めていくと、ゲートトレンチとコンタクトトレンチとの間の距離の確保が難しくなる。ゲートトレンチとコンタクトトレンチとの間の距離が短くなると、例えば、コンタクトトレンチの底部に設けられるベースコンタクト領域のｐ型拡散層の影響で、ゲートトレンチの側面に形成されるトランジスタの閾値電圧が変動して問題となる。
本実施形態の半導体装置の製造方法では、ゲートトレンチＧＴの形成用の第１の開口部１０４に対し、セルフアラインでコンタクトトレンチＣＴの形成用の第２の開口部１０８が形成される。このため、ゲートトレンチＧＴに対して、コンタクトトレンチＣＴをセルフアラインで形成できる。言い換えれば、ゲートトレンチＧＴとコンタクトトレンチＣＴの位置が、リソグラフィの位置合わせ精度と無関係に形成できる。
このため、ゲートトレンチＧＴとコンタクトトレンチＣＴとの間の距離の確保が容易となる。したがって、ゲートトレンチのピッチを狭めることが可能となる。よって、集積度の向上した縦型ＭＯＳＦＥＴ１００の製造が可能となる。
さらに、本実施形態の半導体装置の製造方法では、第２の開口部１０８に第２の側壁１１０を形成することで、コンタクトトレンチＣＴの幅を狭くすることができる。このため、ゲートトレンチＧＴとコンタクトトレンチＣＴとの間の距離の確保が更に容易となる。したがって、更にゲートトレンチのピッチを狭めることが可能となる。よって、更に、集積度の向上した縦型ＭＯＳＦＥＴ１００の製造が可能となる。
また、本実施形態の半導体装置の製造方法では、コンタクトトレンチＣＴ形成後に、第２の側壁１１０を後退させることでソース電極１２とソース領域２２とのコンタクト面積を大きくする。したがって、ソース電極１２とソース領域２２とのコンタクト抵抗が低減する。よって、オン抵抗が低減した縦型ＭＯＳＦＥＴ１００の製造が可能となる。
本実施形態の半導体装置の製造方法では、第２の開口部１０８に第２の側壁１１０を形成することで、コンタクトトレンチＣＴの幅を狭くすることができる。コンタクトトレンチＣＴの幅を狭くすることで確保された半導体層１０の表面を利用して、ソース電極１２とソース領域２２とのコンタクト面積を大きくすることができる。
また、本実施形態の製造方法によれば、ソース電極１２のコンタクト領域１２ａが逆テーパ形状を有することで、オン抵抗が更に低減した縦型ＭＯＳＦＥＴ１００の製造が可能となる。また、ゲート電極３０とコンタクト領域１２ａの側面との距離を長く保つことで、信頼性の向上した縦型ＭＯＳＦＥＴ１００の製造が可能となる。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、集積度の向上した縦型ＭＯＳＦＥＴ１００の製造が可能となる。また、オン抵抗が低減した縦型ＭＯＳＦＥＴ１００の製造が可能となる。また、信頼性の向上した縦型ＭＯＳＦＥＴ１００の製造が可能となる。
第２の実施形態の半導体装置の製造方法では、ソース電極１２のコンタクト領域１２ａが逆テーパ形状を有する縦型ＭＯＳＦＥＴ１００を製造する場合を例に説明した。しかし、ソース電極１２のコンタクト領域１２ａが垂直形状、あるいは、順テーパ形状を有する縦型ＭＯＳＦＥＴの製造に第２の実施形態を応用することも可能である。この場合、例えば、第１の開口部１０４を形成する際、第１の開口部１０４が垂直形状あるいは逆テーパ形状を有するように加工すれば良い。
第１および第２の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素等、その他の単結晶半導体であっても構わない。
第１および第２の実施形態においては、第１導電型がｐ型、第２導電型がｎ型のｎチャネル型トランジスタを例に説明したが、第１導電型がｎ型、第２導電型がｐ型のｐチャネル型トランジスタであっても構わない。
第１および第２の実施形態においては、縦型トランジスタが縦型ＭＯＳＦＥＴである場合を例に説明したが、縦型トランジスタが縦型ＩＧＢＴであっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ ソース電極（第１の電極、電極）
１２ａ コンタクト領域（第１の領域）
１２ｂ 配線領域（第２の領域）
１４ ドレイン電極（第２の電極）
１６ ドレイン領域
１８ ドリフト領域（第２の半導体領域）
２０ ベース領域（第１の半導体領域）
２２ ソース領域（第３の半導体領域）
２４ ベースコンタクト領域（第４の半導体領域）
３０ ゲート電極
３０ａ 第１のゲート電極
３０ｂ 第２のゲート電極
３２ ゲート絶縁膜
３２ａ 第１のゲート絶縁膜
３２ｂ 第２のゲート絶縁膜
４０ 層間絶縁層（絶縁層、第２の絶縁層）
４０ａ 第１の部分
４０ｂ 第２の部分
１００ 縦型ＭＯＳＦＥＴ（半導体装置）
１０２ 第１のマスク材（第１の絶縁層）
１０４ 第１の開口部
１０６ 第１の側壁
１０８ 第２の開口部
１１０ 第２の側壁
ＧＴ ゲートトレンチ（第１のトレンチ）
ＧＴ１ 第１のゲートトレンチ（第１のトレンチ）
ＧＴ２ 第２のゲートトレンチ（第２のトレンチ）
ＣＴ コンタクトトレンチ（第３のトレンチ、第２のトレンチ）
Ｐ１ 第１の面
Ｐ２ 第２の面
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、前記半導体層の中に設けられた第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、前記半導体層の中に設けられた第１のゲート電極と、前記半導体層の中に設けられ、前記第１のゲート電極との間に前記第１の半導体領域が位置する第２のゲート電極と、前記第１のゲート電極と前記第１の半導体領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記第１の半導体領域との間に設けられた第２のゲート絶縁膜と、前記第１のゲート電極と前記第１の電極との間、及び、前記第２のゲート電極と前記第１の電極との間に設けられた絶縁層と、を備え、前記第１の電極が第１の領域と第２の領域を有し、前記第１の領域は前記半導体層に接し、前記第１の領域は前記第２の領域と前記第１の半導体領域との間に位置し、前記第１の領域の一部は前記第１のゲート電極と前記第２のゲート電極との間に位置し、前記第１の領域の別の一部は前記絶縁層の第１の部分と第２の部分との間に挟まれ、前記第１の領域の前記別の一部は逆テーパ形状を有する。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、半導体層の中に設けられた第１のゲート電極と、半導体層の中に設けられ、第１のゲート電極との間に第１の半導体領域が位置する第２のゲート電極と、第１のゲート電極と第１の半導体領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極と第１の半導体領域との間に設けられた第２のゲート絶縁膜と、第１のゲート電極と第１の電極との間、及び、第２のゲート電極と第１の電極との間に設けられた絶縁層と、を備える。そして、第１の電極が第１の領域と第２の領域を有し、第１の領域は半導体層に接し、第１の領域は第２の領域と第１の半導体領域との間に位置し、第１の領域の一部は第１のゲート電極と第２のゲート電極との間に位置し、第１の領域の別の一部は絶縁層の第１の部分と第２の部分との間に挟まれ、第１の領域の別の一部は逆テーパ形状を有する。
本実施形態の半導体装置の製造方法は、第１の面と、第１の面と対向する第２の面を有し、第１導電型の第１の半導体領域と、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、第１の半導体領域と第１の面との間に位置する第２導電型の第３の半導体領域と、を有する半導体層の上に、第１の絶縁層を形成し、第１の絶縁層に第１の開口部を形成し、第１の開口部の内壁面に第１の側壁を形成し、半導体層に、第１の絶縁層と第１の側壁をマスクに、第１の半導体領域よりも深い第１のトレンチを形成し、第１のトレンチの中にゲート絶縁膜を形成し、第１のトレンチの中のゲート絶縁膜の上にゲート電極を形成し、ゲート電極の上に第２の絶縁層を形成し、第１の絶縁層の上の第２の絶縁層を除去し、第１の絶縁層を除去して第２の絶縁層に第２の開口部を形成し、第２の開口部の内壁面に第２の側壁を形成し、半導体層に、第２の絶縁層と第２の側壁をマスクに、第３の半導体領域よりも深く第１の半導体領域よりも浅い第２のトレンチを形成し、第２の側壁の少なくとも一部を除去し、第２のトレンチの中に電極を形成する。第２の側壁が逆テーパ形状を有する。

Claims (12)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記第１の面に接する第１の電極と、
    前記第２の面に接する第２の電極と、
    前記半導体層の中に設けられた第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、
    前記半導体層の中に設けられた第１のゲート電極と、
    前記半導体層の中に設けられ、前記第１のゲート電極との間に前記第２の半導体領域が位置する第２のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記第２のゲート電極と前記第２の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記第１のゲート電極と前記第１の電極との間、及び、前記第２のゲート電極と前記第１の電極との間に設けられた絶縁層と、を備え、
    前記第１の電極が第１の領域と第２の領域を有し、前記第１の領域は前記半導体層に接し、前記第１の領域は前記第２の領域と前記第２の半導体領域との間に位置し、前記第１の領域の一部は前記第１のゲート電極と前記第２のゲート電極との間に位置し、前記第１の領域の別の一部は前記絶縁層の第１の部分と第２の部分との間に挟まれ、前記第１の領域の前記別の一部は逆テーパ形状を有する半導体装置。
  2. 前記絶縁層の前記第１の部分と前記第１の領域との境界と、前記第１の面との間の角度が８５度以上９０度未満であり、前記絶縁層の第２の部分と前記第１の領域との境界と、前記第１の面との間の角度が８５度以上９０度未満である請求項１記載の半導体装置。
  3. 前記半導体層の中に設けられ、前記第１の領域と前記第１の半導体領域との間に位置し、前記第１の半導体領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度の高い第１導電型の第４の半導体領域を、更に備える請求項１又は請求項２記載の半導体装置。
  4. 前記絶縁層は酸化シリコンを含む請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１の面と対向する第２の面を有し、第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第３の半導体領域と、を有する半導体層の上に、第１の絶縁層を形成し、
    前記第１の絶縁層に第１の開口部を形成し、
    前記第１の開口部の内壁面に第１の側壁を形成し、
    前記半導体層に、前記第１の絶縁層と前記第１の側壁をマスクに、前記第１の半導体領域よりも深い第１のトレンチを形成し、
    前記第１のトレンチの中にゲート絶縁膜を形成し、
    前記第１のトレンチの中の前記ゲート絶縁膜の上にゲート電極を形成し、
    前記ゲート電極の上に第２の絶縁層を形成し、
    前記第１の絶縁層の上の前記第２の絶縁層を除去し、
    前記第１の絶縁層を除去して前記第２の絶縁層に第２の開口部を形成し、
    前記第２の開口部の内壁面に第２の側壁を形成し、
    前記半導体層に、前記第２の絶縁層と前記第２の側壁をマスクに、前記第３の半導体領域よりも深く前記第１の半導体領域よりも浅い第２のトレンチを形成し、
    前記第２の側壁の少なくとも一部を除去し、
    前記第２のトレンチの中に電極を形成する半導体装置の製造方法。
  6. 前記第２の側壁が逆テーパ形状を有する請求項５記載の半導体装置の製造方法。
  7. 前記第２の側壁の少なくとも一部の除去は、ウェットエッチングによる請求項５又は請求項６記載の半導体装置の製造方法。
  8. 前記第２の開口部が逆テーパ形状を有する請求項５ないし請求項７いずれか一項記載の半導体装置の製造方法。
  9. 前記第２の開口部の内壁面と前記第１の面との間の角度が８５度以上９０度未満である請求項８記載の半導体装置の製造方法。
  10. 前記第１の開口部が順テーパ形状を有する請求項５ないし請求項９いずれか一項記載の半導体装置の製造方法。
  11. 前記第２のトレンチを形成した後、前記第２のトレンチの底部の前記半導体層の中に前記第１の半導体領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度の高い第１導電型の第４の半導体領域を、更に形成する請求項５ないし請求項１０いずれか一項記載の半導体装置の製造方法。
  12. 前記第１の絶縁層は窒化シリコンを含み、前記第２の絶縁層は酸化シリコンを含む請求項５ないし請求項１１いずれか一項記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150375A (ja) * 2020-03-17 2021-09-27 株式会社東芝 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355630B2 (en) * 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
JP7414677B2 (ja) * 2020-09-15 2024-01-16 株式会社東芝 半導体装置及びその製造方法
JP7387566B2 (ja) * 2020-09-18 2023-11-28 株式会社東芝 半導体装置
US11605717B2 (en) * 2020-12-17 2023-03-14 International Business Machines Corporation Wrapped-around contact for vertical field effect transistor top source-drain
CN116666223B (zh) * 2023-07-28 2023-11-03 江西萨瑞半导体技术有限公司 一种改善sgt阈值电压稳定性的工艺方法及sgt器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208724A1 (en) * 2004-02-09 2005-09-22 International Rectifier Corp. Trench power MOSFET fabrication using inside/outside spacers
JP2012199468A (ja) * 2011-03-23 2012-10-18 Toshiba Corp 半導体装置の製造方法
JP2013058575A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体装置及びその製造方法
JP2013201361A (ja) * 2012-03-26 2013-10-03 Denso Corp 半導体装置及び半導体装置の製造方法
JP2014090202A (ja) * 2008-03-03 2014-05-15 Fuji Electric Co Ltd トレンチゲート型半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
US6987305B2 (en) * 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2012174989A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体装置の製造方法
JP2013182934A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置およびその製造方法
JP2014033079A (ja) 2012-08-03 2014-02-20 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
KR20140022517A (ko) * 2012-08-13 2014-02-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101792276B1 (ko) * 2012-08-23 2017-11-02 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
JP2014063852A (ja) 2012-09-20 2014-04-10 Toshiba Corp 半導体装置及びその製造方法
JP2014110402A (ja) * 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
JP6036765B2 (ja) * 2014-08-22 2016-11-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6478884B2 (ja) * 2015-09-11 2019-03-06 株式会社東芝 半導体装置
US10505028B2 (en) * 2015-09-16 2019-12-10 Fuji Electric Co., Ltd. Semiconductor device including a shoulder portion and manufacturing method
JP6584966B2 (ja) * 2016-01-12 2019-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208724A1 (en) * 2004-02-09 2005-09-22 International Rectifier Corp. Trench power MOSFET fabrication using inside/outside spacers
JP2014090202A (ja) * 2008-03-03 2014-05-15 Fuji Electric Co Ltd トレンチゲート型半導体装置およびその製造方法
JP2012199468A (ja) * 2011-03-23 2012-10-18 Toshiba Corp 半導体装置の製造方法
JP2013058575A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体装置及びその製造方法
JP2013201361A (ja) * 2012-03-26 2013-10-03 Denso Corp 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150375A (ja) * 2020-03-17 2021-09-27 株式会社東芝 半導体装置
JP7319496B2 (ja) 2020-03-17 2023-08-02 株式会社東芝 半導体装置

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