CN112889158B - 半导体装置 - Google Patents

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Abstract

半导体装置具备在主面界定出元件区域(110)和包围元件区域(110)的周围的周边区域(120)的半导体基体(10)，具有配置于槽的内壁面的绝缘膜(21)、以及在槽的内部配置于绝缘膜(21)之上的导电体膜(22)的外周沟槽(20)包围元件区域(110)的周围而配置于周边区域(120)。外周沟槽(20)的导电体膜(22)被设定为比形成于元件区域(110)的半导体元件的负侧的主电极的电位高的电位。

Description

半导体装置
技术领域
本发明涉及形成用于由外部因素引起的耐压变动的抑制、稳定性提高的构造的半导体装置。
背景技术
为了提高半导体装置的耐压，在形成有半导体元件的元件区域的周围的周边区域形成有用于提高耐压的构造。例如，将在内壁面形成有绝缘膜的槽的内部埋入有导电体膜的沟槽配置于周边区域，实现半导体装置的耐压提高(参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2007-59766号公报
发明内容
发明所要解决的课题
耗尽层在周边区域扩展并到达半导体基体的表面，由此半导体装置容易受到来自外部离子等的影响。例如，由于从外部侵入的离子的影响，耗尽层的形状变形而耐压变动或变得不稳定。另外，需要防止向外侧扩展的耗尽层到达被芯片化的半导体装置的侧面。因此，例如，考虑使到达至用于将形成于晶片的半导体装置芯片化的切割线的周边区域的宽度变宽的对策。但是，在该对策中芯片尺寸会大型化。另外，若在周边区域的外缘将沟道截断区域形成得较深，则存在制造工序变长的问题。
鉴于上述问题，本发明的目的在于提供一种小型且抑制了由外部离子等外部因素引起的耐压变动的半导体装置。
用于解决课题的手段
根据本发明的一个方式，提供一种半导体装置，在内壁面形成有绝缘膜的槽的内部配置有导电体膜的外周沟槽包围元件区域的周围而配置，外周沟槽内的导电体膜的电位被设定为比半导体装置的负侧的主电极的电位高。
发明效果
根据本发明，能够提供小型且抑制了由外部离子等外部因素引起的耐压变动的半导体装置。
附图说明
图1是表示本发明的实施方式的半导体装置的结构的示意性剖视图。
图2是表示发明的实施方式的半导体装置的耗尽层的扩展的示意性剖视图。
图3是表示比较例的半导体装置的耗尽层的扩展的示意性剖视图。
图4是表示比较例的半导体装置的结构的示意性剖视图。
图5是表示本发明的实施方式的变形例的半导体装置的结构的示意性剖视图。
具体实施方式
接着，参照附图对本发明的实施方式进行说明。在以下的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，应该注意的是，附图是示意性的，厚度与平面尺寸的关系、各部分的长度的比率等与现实不同。因此，具体的尺寸应参考以下的说明进行判断。另外，在附图相互之间当然也包含相互的尺寸的关系、比率不同的部分。
另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置、方法。本发明的技术思想并不将构成部件的形状、构造、配置等特定为下述内容。
如图1所示，本发明的实施方式的半导体装置具备在主面界定出元件区域110以及包围元件区域110的周围的周边区域120的半导体基体10。在半导体基体10的上表面配置有层间绝缘膜30。
在周边区域120，包围元件区域110的周围而相互分离地多重配置有多个外周沟槽20。即，在俯视观察时，环状的外周沟槽20配置于元件区域110的周围。外周沟槽20具有：绝缘膜21，其配置于从半导体基体10的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜22，其在槽的内部配置于绝缘膜21之上。例如，在第一导电型的第一半导体层11之上层叠有第二导电型的第二半导体层12的结构的半导体基体10的外周沟槽20的槽从第二半导体层12的上表面延伸而到达第一半导体层11。在外周沟槽20的侧面以及底面，导电体膜22与半导体基体10隔着绝缘膜21而对置。在此，绝缘膜21的底部位于比第一半导体层11与第二半导体层12的PN结面靠下方的位置。在以下的说明中，第一导电型为n型，第二导电型为p型。
虽然省略图示，但在元件区域110形成有在2个主电极之间被施加电压而动作的半导体元件。例如，栅沟槽结构的MOSFET、绝缘栅双极晶体管(IGBT)等纵型开关元件形成于元件区域110。在纵型开关元件形成于元件区域110的情况下，也可以使用在半导体基体10的正面配置正面电极(未图示)、在半导体基体10的背面配置背面电极60的结构。以下，对配置于半导体基体10的上表面的正面电极为半导体元件的负侧的主电极、且配置于半导体基体10的下表面的背面电极60为半导体元件的正侧的主电极的情况进行说明。
在图1所示的半导体装置中，外周沟槽20中的最靠近半导体基体10的外缘配置的外周沟槽20(以下称为“最外缘沟槽”)的导电体膜22被设定为比半导体元件的负侧的主电极的电位高的电位。在图1所示的半导体装置中，最外缘沟槽经由层间绝缘膜30的开口部与配置于半导体基体10的上表面的上表面导电体膜50连接。另外，除了最外缘沟槽以外的其他外周沟槽20的导电体膜22处于电浮置状态。
上表面导电体膜50与沿着半导体基体10的外缘配置的沟道截断区域40的上表面连接。与半导体基体10的第一半导体层11相同的导电型的沟道截断区域40在俯视观察时以环状形成于周边区域120的第一半导体层11的上部的一部分。以抑制周边区域120的外部离子等外部因素引起的耐压变动等为目的而配置沟道截断区域40，沟道截断区域40的杂质浓度被设定为比第一半导体层11的杂质浓度高。由于耗尽层在沟道截断区域40与第一半导体层11的界面附近弯曲，因此能够抑制耗尽层到达半导体基体10的被切割的侧面(外缘)。第一半导体层11形成至周边区域120的外缘为止，但第二半导体层12的端部未到达半导体基体10的外缘。这样，第二半导体层12的端部优选处于比沟道截断区域40靠内侧的位置。即，在半导体基体10的上表面，第一半导体层11被夹在第二半导体层12的端部与沟道截断区域40之间。例如，虽然第二半导体层12的端部与最外缘沟槽的内壁相接，但第二半导体层12未延伸至比最外缘沟槽的外壁更靠近半导体基体10的外缘侧的位置。另外，第二半导体层12的端部也可以延伸至比最外缘沟槽更靠近沟道截断区域40侧的位置。另外，示出了最外缘沟槽的底部比第一半导体层11与第二半导体层12的PN结面靠下方的例子，但最外缘沟槽的底部也可以不到达第一半导体层11与第二半导体层12的PN结面。
在图1所示的半导体装置中，经由上表面导电体膜50以及半导体基体10，最外缘沟槽的导电体膜22与背面电极60电连接。例如，在形成于元件区域110的半导体元件是晶体管，负侧的主电极是发射极，正侧的主电极是集电极的情况下，最外缘沟槽的导电体膜22被设定为集电极的电位。另外，在负侧的主电极为源极、正侧的主电极为漏极的情况下，最外缘沟槽的导电体膜22被设定为漏极的电位。或者，在形成于元件区域110的半导体元件为二极管的情况下，最外缘沟槽的导电体膜22被设定为阳极的电位。
在使半导体装置为断开状态或反向偏置状态的情况下，耗尽层从元件区域110侧的第一半导体层11和第二半导体层12延伸，由此耗尽层在周边区域120向横向/下方向扩展，电场的集中得到缓和。并且，最外缘沟槽的导电体膜22通过与半导体元件的正侧的主电极电连接，被设定为比半导体元件的负侧的主电极的电位高的电位。由此，抑制了耗尽层向周边区域120中的上方、外端扩展。此外，沟道截断区域40与最外缘沟槽内的导电体膜22电连接，且在最外缘沟槽与沟道截断区域40之间存在第一半导体层11，由此能够抑制耗尽层靠近沟道截断区域40附近。图2表示图1所示的半导体装置的周边区域120中的耗尽层100的扩展，图3表示比较例的半导体装置的周边区域120中的耗尽层100的扩展。在图3所示的比较例中，全部的外周沟槽20的导电体膜22处于电浮置状态。
比较图2和图3可知，在图1所示的半导体装置中，与比较例相比，抑制了耗尽层100向周边区域120的上方、外端延伸。这是因为，根据图1所示的半导体装置，最外缘沟槽的导电体膜22被设定为比半导体元件的负侧的主电极的电位高的电位，因此产生阻碍耗尽层100朝向半导体基体10的上表面延伸的方向的电场。
与此相对，如图3所示，在耗尽层100延伸的情况下，耗尽层100容易到达半导体基体10的上表面、侧面的切割线。特别是，施加于半导体元件的主电极之间的电压越大，耗尽层越向外侧扩展。如果为了使耗尽层100不到达被芯片化的半导体装置的侧面而使从元件区域110到切割线的宽度变宽，则会产生芯片尺寸大型化的问题。因此，例如如图4所示，将沟道截断区域40形成得较深。但是，由此产生沟道截断区域40的宽度变宽或制造工序变长的问题。此外，由于耗尽层100到达半导体基体10的上表面，因此半导体装置容易受到来自外部的影响。
另一方面，在图1所示的半导体装置中，通过最外缘沟槽来抑制耗尽层向周边区域120的外端延伸。因此，不需要使切割线的宽度变宽，抑制芯片尺寸的大型化。另外，也不需要将沟道截断区域40形成得较深。此外，根据图1所示的半导体装置，由于抑制了耗尽层到达半导体基体10的上表面，因此能够防止半导体装置受到来自外部的影响。
外周沟槽20例如以如下方式形成。首先，在周边区域120形成外周沟槽20的槽。之后，使用热氧化法等在槽的内壁面形成绝缘膜21。接着，在槽的内部形成导电体膜22。导电体膜22例如是多晶硅膜等。例如，以利用导电体膜22埋入槽的方式，在半导体基体10的上表面的整个面上形成导电体膜22。并且，使外周沟槽20的导电体膜22的上表面的位置比半导体基体10的上表面的位置靠下方或相同地平坦化。
此外，在元件区域110形成栅沟槽结构的半导体元件的情况下，也可以在形成栅沟槽的同时形成外周沟槽20的槽。并且，在栅沟槽的内壁面形成栅绝缘膜的同时形成外周沟槽20的绝缘膜21，在形成栅极的同时形成导电体膜22。
然而，在图1所示的半导体装置中，上表面导电体膜50越过最外缘沟槽的上方而进一步延伸至内侧的外周沟槽20的上方。在配置于半导体基体10的上方的部分，上表面导电体膜50能够与场板同样地发挥功能。通过将最外缘沟槽的导电体膜22设定为比半导体元件的负侧的主电极的电位高的电位，进而将上表面导电体膜50延伸至内侧的外周沟槽20的上方，从而上表面导电体膜50控制半导体基体10的上表面的耗尽层，能够使耗尽层在最外缘沟槽向下方向延伸，能够得到协同效应。但是，为了不会由于场板的效果而使耗尽层向元件区域110侧弯曲，优选不使上表面导电体膜50延伸至接近元件区域110的区域为止。
如以上说明的那样，在本发明的实施方式的半导体装置中，将外周沟槽20中的最外缘沟槽的导电体膜22设定为比半导体元件的负侧的主电极的电位高的电位。由此，能够实现抑制了周边区域120中的耗尽层的扩展、且抑制了由外部离子等外部因素引起的耐压变动的半导体装置。
此外，通过采用将背面电极60与最外缘沟槽的导电体膜22电连接的结构，能够容易地实现用于将最外缘沟槽的导电体膜22设定为比半导体元件的负侧的主电极的电位高的电位的构造。因此，图1所示的半导体装置容易制造。
<变形例>
图5所示的本发明的实施方式的变形例的半导体装置中，最外缘沟槽的导电体膜22的宽度W比其他外周沟槽20的导电体膜22的宽度宽。通过使最外缘沟槽的导电体膜22的宽度W变宽，使耗尽层100更容易向周边区域120的下表面延伸的电场的强度变强。
其结果为，在图5所示的半导体装置中，抑制耗尽层100朝向周边区域120的上表面、外端延伸。因此，不需要使切割线的宽度变宽，也不需要将沟道截断区域40形成得较深。
(其他实施方式)
如上述那样通过实施方式记载了本发明，但构成该公开的一部分的论述及附图不应该理解为限定本发明。根据该公开，本领域技术人员能够明确各种代替实施方式、实施例及运用技术。
例如，在上述中，例示性地表示最外缘沟槽与配置于半导体基体10的下表面的背面电极60电连接的情况，但也可以将设定为比负侧的主电极高的电位的半导体装置的其他电极与最外缘沟槽电连接。
另外，也可以使最外缘沟槽的槽的深度比其他的外周沟槽20或栅沟槽的至少一方的槽的深度深。
另外，外周沟槽20也可以仅是最外缘沟槽，也可以代替最外缘沟槽以外的外周沟槽20而置换为RESURF区域、FLR等已知的耐压改善区域。即，外周沟槽20内的导电体膜22与沟道截断区域40电连接即可。而且，优选为外周沟槽20与沟道截断区域40在半导体基体10的上表面侧分离，并且第一半导体层11介于外周沟槽20与沟道截断区域40之间。
这样，本发明当然包含在此未记载的各种实施方式等。
产业上的可利用性
本发明的半导体装置能够利用于包括制造抑制了由外部离子等外部因素引起的耐压变动的半导体装置的制造业的电子设备产业。
附图标记说明
10：半导体基体；
20：外周沟槽；
21：绝缘膜；
22：导电体膜；
30：层间绝缘膜；
40：沟道截断区域；
50：上表面导电体膜；
60：背面电极；
100：耗尽层；
110：元件区域；
120：周边区域。

Claims (3)

1.一种半导体装置，其特征在于，
该半导体装置具备半导体基体，该半导体基体在主面界定出元件区域和包围所述元件区域的周围的周边区域，
在所述周边区域配置有外周沟槽，外周沟槽中的最靠近所述半导体基体的外缘配置的外周沟槽即最外缘沟槽具有：绝缘膜，其配置于从所述半导体基体的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜，其在所述槽的内部配置于所述绝缘膜之上，
所述半导体基体包括：
第一导电型的第一半导体层，其遍及所述元件区域和所述周边区域而形成；以及
沟道截断区域，其杂质浓度比所述第一半导体层高，该沟道截断区域与所述最外缘沟槽内的所述导电体膜电连接，并且与所述最外缘沟槽分离而形成于所述周边区域。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述最外缘沟槽与所述沟道截断区域之间的所述半导体基体配置有第一导电型的半导体层。
3.根据权利要求1所述的半导体装置，其特征在于，
在所述最外缘沟槽与所述元件区域之间配置有多个沟槽，
所述多个沟槽各自具有：绝缘膜，其配置于从所述半导体基体的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜，其配置于该绝缘膜之上，
所述最外缘沟槽内的所述导电体膜的宽度或深度比所述多个沟槽内的所述导电体膜的宽度宽、或更深。
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