JP2000012850A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＥＱＲ電極に確実なチャネルストッパ機能を
持たせる。 【解決手段】 ソース電極７１とベース領域６４とのコ
ンタクトをソース領域６５を貫通した溝６７ａから取る
とき、外周部Ｃのチャネルストッパ領域９５表面からチ
ャネルストッパ領域９５を貫通する溝６７ｃをメッシュ
状に形成し、この溝６７ｃ内面及びチャネルストッパ領
域９５表面の溝周り９７でチャネルストッパ領域９５と
接続するＥＱＲ電極９６を形成する。このＭＯＳＦＥＴ
がウェーハからチップとしてスクライブ領域Ｄでカット
されたとき、カット面Ｅは加工歪みにより裏面と表面で
同電位となり、カット面Ｅの表面側にはチャネルストッ
パ領域９５が露出しＥＱＲ電極９６は確実にドレイン電
極７２と同電位となり、ＥＱＲ電極９６はチャネルスト
ッパとして十分に機能する。
持たせる。 【解決手段】 ソース電極７１とベース領域６４とのコ
ンタクトをソース領域６５を貫通した溝６７ａから取る
とき、外周部Ｃのチャネルストッパ領域９５表面からチ
ャネルストッパ領域９５を貫通する溝６７ｃをメッシュ
状に形成し、この溝６７ｃ内面及びチャネルストッパ領
域９５表面の溝周り９７でチャネルストッパ領域９５と
接続するＥＱＲ電極９６を形成する。このＭＯＳＦＥＴ
がウェーハからチップとしてスクライブ領域Ｄでカット
されたとき、カット面Ｅは加工歪みにより裏面と表面で
同電位となり、カット面Ｅの表面側にはチャネルストッ
パ領域９５が露出しＥＱＲ電極９６は確実にドレイン電
極７２と同電位となり、ＥＱＲ電極９６はチャネルスト
ッパとして十分に機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置の製造方法に関し、例えば、パワー用縦型のＭＯ
ＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型
半導体装置に関する。
体装置の製造方法に関し、例えば、パワー用縦型のＭＯ
ＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型
半導体装置に関する。
【０００２】
【従来の技術】本出願人はソース領域をフォトリソグラ
フィ法を用いないセルフアラインで形成する縦型ＭＯＳ
ＦＥＴ及びその製造方法を特願平９−２６１４３３によ
り出願している。以下、図３及び図４を参照して説明す
る。尚、上記出願ではＭＯＳＦＥＴを構成するチップの
外周部のチャネルストッパ構造については記載されてい
ないが、この構造についても合わせて説明する。先ず構
成を説明すると、図３において、２１は半導体本体で、
高不純物濃度の一導電型としてのＮ+ 型半導体基板２２
と、この半導体基板２２表面上に設けたエピタキシャル
層２３とからなる。エピタキシャル層２３は平面方向に
セル部Ａ、フィールド部Ｂ及び外周部Ｃとに区分され、
セル部Ａにはこの表面層に選択的に設けた他導電型とし
てのＰ型第１ベース領域２４と、このベース領域２４の
表面層に選択的に設けたＮ+ 型ソース領域２５と、ベー
ス領域２４とソース領域２５が設けられたエピタキシャ
ル層２３の元のままの領域であるＮ- 型ドレイン領域２
６とを含み、ソース領域２５表面からソース領域２５を
貫通した溝２７ａを形成している。フィールド部Ｂには
セル部Ａと共通のドレイン領域２６を含んでいる。外周
部Ｃにはこの表面層にベース領域２４と同時に選択的に
設けたＰ型第２ベース領域５４と、このベース領域５４
の表面層にソース領域２５と同時に選択的に設けたＮ+
型チャネルストッパ領域５５と、セル部Ａ及びフィール
ド部Ｂと共通のドレイン領域２６とを含み、溝２７ａと
同時にチャネルストッパ領域５５表面からベース領域５
４までの段差２７ｃを形成している。セル部Ａ表面には
ベース領域２４表面のソース領域２５とドレイン領域２
６とによって挟まれた位置にゲート酸化膜２８を介して
ポリシリコンのゲート電極２９を設けている。フィール
ド部Ｂ表面にはフィールド酸化膜４３を介して、ゲート
電極２９と電気的接続されたゲートポリシリコン配線層
４４を設け、このゲートポリシリコン配線層４４を貫通
した溝２７ｂを形成している。（ゲートポリシリコン配
線層４４の厚さによっては溝２７ｂはゲートポリシリコ
ン配線層４４のみに形成される。）外周部Ｃ表面には外
周端から所定距離離間してチャネルストッパ領域５５表
面の位置までフィールド部Ｂに設けたフィールド酸化膜
４３が延長して設けられている。セル部Ａ上において、
ソース領域２５表面の溝２７ａ側の一部を除いた位置上
及びゲート電極２９表面上と、フィールド部Ｂにおい
て、ゲートポリシリコン配線層４４表面の溝２７ｂ側の
一部を除いた位置上と、外周部Ｃにおいて、フィールド
酸化膜４３上及びチャネルストッパ領域５５表面の段差
２７ｃ側の一部を除いた位置上とに層間絶縁膜３０を設
けている。セル部Ａ上において、層間絶縁膜３０表面
上、ソース領域２５表面の溝２７ａ側の一部上及び溝２
７ａ内にアルミニウムのソース電極３１を設けている。
フィールド部Ｂ上において、層間絶縁膜３０表面上、ゲ
ートポリシリコン配線層４４表面の溝２７ｂ側の一部上
及びゲートポリシリコン配線層４４を貫通した溝２７ｂ
内にソース電極と同時にゲート金属配線層４５を設けて
いる。外周部Ｃにおいて、ベース領域５４とドレイン領
域２６との接合部を跨いで層間絶縁膜３０表面上、チャ
ネルストッパ領域５５表面の段差２７ｃ側の一部５７上
及び段差２７ｃのスクライブ領域を除く位置にＥＱＲ電
極５６を設けている。半導体基板２２の裏面にはドレイ
ン電極３２を設けている。
フィ法を用いないセルフアラインで形成する縦型ＭＯＳ
ＦＥＴ及びその製造方法を特願平９−２６１４３３によ
り出願している。以下、図３及び図４を参照して説明す
る。尚、上記出願ではＭＯＳＦＥＴを構成するチップの
外周部のチャネルストッパ構造については記載されてい
ないが、この構造についても合わせて説明する。先ず構
成を説明すると、図３において、２１は半導体本体で、
高不純物濃度の一導電型としてのＮ+ 型半導体基板２２
と、この半導体基板２２表面上に設けたエピタキシャル
層２３とからなる。エピタキシャル層２３は平面方向に
セル部Ａ、フィールド部Ｂ及び外周部Ｃとに区分され、
セル部Ａにはこの表面層に選択的に設けた他導電型とし
てのＰ型第１ベース領域２４と、このベース領域２４の
表面層に選択的に設けたＮ+ 型ソース領域２５と、ベー
ス領域２４とソース領域２５が設けられたエピタキシャ
ル層２３の元のままの領域であるＮ- 型ドレイン領域２
６とを含み、ソース領域２５表面からソース領域２５を
貫通した溝２７ａを形成している。フィールド部Ｂには
セル部Ａと共通のドレイン領域２６を含んでいる。外周
部Ｃにはこの表面層にベース領域２４と同時に選択的に
設けたＰ型第２ベース領域５４と、このベース領域５４
の表面層にソース領域２５と同時に選択的に設けたＮ+
型チャネルストッパ領域５５と、セル部Ａ及びフィール
ド部Ｂと共通のドレイン領域２６とを含み、溝２７ａと
同時にチャネルストッパ領域５５表面からベース領域５
４までの段差２７ｃを形成している。セル部Ａ表面には
ベース領域２４表面のソース領域２５とドレイン領域２
６とによって挟まれた位置にゲート酸化膜２８を介して
ポリシリコンのゲート電極２９を設けている。フィール
ド部Ｂ表面にはフィールド酸化膜４３を介して、ゲート
電極２９と電気的接続されたゲートポリシリコン配線層
４４を設け、このゲートポリシリコン配線層４４を貫通
した溝２７ｂを形成している。（ゲートポリシリコン配
線層４４の厚さによっては溝２７ｂはゲートポリシリコ
ン配線層４４のみに形成される。）外周部Ｃ表面には外
周端から所定距離離間してチャネルストッパ領域５５表
面の位置までフィールド部Ｂに設けたフィールド酸化膜
４３が延長して設けられている。セル部Ａ上において、
ソース領域２５表面の溝２７ａ側の一部を除いた位置上
及びゲート電極２９表面上と、フィールド部Ｂにおい
て、ゲートポリシリコン配線層４４表面の溝２７ｂ側の
一部を除いた位置上と、外周部Ｃにおいて、フィールド
酸化膜４３上及びチャネルストッパ領域５５表面の段差
２７ｃ側の一部を除いた位置上とに層間絶縁膜３０を設
けている。セル部Ａ上において、層間絶縁膜３０表面
上、ソース領域２５表面の溝２７ａ側の一部上及び溝２
７ａ内にアルミニウムのソース電極３１を設けている。
フィールド部Ｂ上において、層間絶縁膜３０表面上、ゲ
ートポリシリコン配線層４４表面の溝２７ｂ側の一部上
及びゲートポリシリコン配線層４４を貫通した溝２７ｂ
内にソース電極と同時にゲート金属配線層４５を設けて
いる。外周部Ｃにおいて、ベース領域５４とドレイン領
域２６との接合部を跨いで層間絶縁膜３０表面上、チャ
ネルストッパ領域５５表面の段差２７ｃ側の一部５７上
及び段差２７ｃのスクライブ領域を除く位置にＥＱＲ電
極５６を設けている。半導体基板２２の裏面にはドレイ
ン電極３２を設けている。
【０００３】次に製造方法を図４（ａ）〜（ｄ）と図３
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図４の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層２３を成長させた半導体本
体２１表面上に熱酸化法によりフィールド酸化膜４３を
形成し、エピタキシャル層２３をセル部Ａ、フィールド
部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフ
ィ法及びエッチング法により外周部Ｃの外周端から所定
幅及びセル部Ａ上のフィールド酸化膜４３を除去し、フ
ィールド酸化膜４３が除去された表面上に熱酸化法によ
りゲート酸化膜２８を形成する。次にこれらの酸化膜４
３，２８表面にポリシリコン膜を被着させ、このポリシ
リコン膜をフォトリソグラフィ法及びエッチング法によ
り選択的に除去して、セル部Ａ上のゲート酸化膜２８表
面上に残したポリシリコン膜によりゲート電極２９と、
フィールド部Ｂ上のフィールド酸化膜４３表面上に残し
たポリシリコン膜によりゲート電極２９と電気的接続さ
れたゲートポリシリコン配線層４４を形成する。次にセ
ル部Ａにおいてゲート電極２９及び外周部Ｃにおいてフ
ィールド酸化膜４３をマスクとして、ボロン及び砒素を
順次イオン注入及び熱拡散してセル部ＡにＰ型第１ベー
ス領域２４及びＮ+ 型ソース領域２５を形成すると共に
外周部ＣにＰ型第２ベース領域５４及びＮ+ 型チャネル
ストッパ領域５５を形成する。 （ｂ）次に（ａ）の工程を完了した半導体本体２１上に
層間絶縁膜３０を被着させ、その上からフォトリソグラ
フィ法によりソース領域２５表面上、ゲートポリシリコ
ン配線層４４表面上及びチャネルストッパ領域５５表面
上の位置にそれぞれ開口４６ａ，４６ｂ，４６ｃを有す
るレジストパターン４７を形成する。 （ｃ）次にレジストパターン４７をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口４６
ａ，４６ｂ，４６ｃ下の層間絶縁膜３０をソース領域２
５、ゲート配線ポリシリコン層４４及びチャネルストッ
パ５５表面が露出するまでジャストエッチし、更に所定
時間だけオーバーエッチしてその露出面積がレジストパ
ターン４７の各開口面積より大きいコンタクトホール４
８ａ，４８ｂ、４８ｃを形成する。 （ｄ）次に（ｃ）の工程で用いたレジストパターン４７
を再びマスクにして露出したエピタキシャル層２３表面
よりイオンエッチング法によりソース領域２５及びチャ
ネルストッパ５５を貫通してベース領域２４，５４の一
部までの溝２７ａ、段差２７ｃを形成する。このとき同
時に、露出したゲートポリシリコン配線層４４表面より
フィールド酸化膜４３の一部までの溝２７ｂも形成され
る。（ゲートポリシリコン配線層４４の厚さによっては
溝２７ｂはポリシリコン配線層４４を貫通しないことも
ある。） 以上の工程を終了した後、図３に示すようにレジストパ
ターン４７を除去し、半導体本体２１上に真空蒸着によ
りアルミニウム膜を被着し、このアルミニウム膜をフォ
トリソグラフィ法及びエッチング法により選択的に除去
して、ソース領域２５及びベース領域２４と電気的に接
続するソース電極３１と、ゲートポリシリコン配線層４
４と電気的に接続するゲート金属配線４５と、チャネル
ストッパ５５及びベース領域５４と電気的接続するＥＱ
Ｒ電極５６を形成すると共に、半導体本体２１の裏面に
金属を蒸着してドレイン電極３２を形成する。
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図４の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板２２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層２３を成長させた半導体本
体２１表面上に熱酸化法によりフィールド酸化膜４３を
形成し、エピタキシャル層２３をセル部Ａ、フィールド
部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフ
ィ法及びエッチング法により外周部Ｃの外周端から所定
幅及びセル部Ａ上のフィールド酸化膜４３を除去し、フ
ィールド酸化膜４３が除去された表面上に熱酸化法によ
りゲート酸化膜２８を形成する。次にこれらの酸化膜４
３，２８表面にポリシリコン膜を被着させ、このポリシ
リコン膜をフォトリソグラフィ法及びエッチング法によ
り選択的に除去して、セル部Ａ上のゲート酸化膜２８表
面上に残したポリシリコン膜によりゲート電極２９と、
フィールド部Ｂ上のフィールド酸化膜４３表面上に残し
たポリシリコン膜によりゲート電極２９と電気的接続さ
れたゲートポリシリコン配線層４４を形成する。次にセ
ル部Ａにおいてゲート電極２９及び外周部Ｃにおいてフ
ィールド酸化膜４３をマスクとして、ボロン及び砒素を
順次イオン注入及び熱拡散してセル部ＡにＰ型第１ベー
ス領域２４及びＮ+ 型ソース領域２５を形成すると共に
外周部ＣにＰ型第２ベース領域５４及びＮ+ 型チャネル
ストッパ領域５５を形成する。 （ｂ）次に（ａ）の工程を完了した半導体本体２１上に
層間絶縁膜３０を被着させ、その上からフォトリソグラ
フィ法によりソース領域２５表面上、ゲートポリシリコ
ン配線層４４表面上及びチャネルストッパ領域５５表面
上の位置にそれぞれ開口４６ａ，４６ｂ，４６ｃを有す
るレジストパターン４７を形成する。 （ｃ）次にレジストパターン４７をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口４６
ａ，４６ｂ，４６ｃ下の層間絶縁膜３０をソース領域２
５、ゲート配線ポリシリコン層４４及びチャネルストッ
パ５５表面が露出するまでジャストエッチし、更に所定
時間だけオーバーエッチしてその露出面積がレジストパ
ターン４７の各開口面積より大きいコンタクトホール４
８ａ，４８ｂ、４８ｃを形成する。 （ｄ）次に（ｃ）の工程で用いたレジストパターン４７
を再びマスクにして露出したエピタキシャル層２３表面
よりイオンエッチング法によりソース領域２５及びチャ
ネルストッパ５５を貫通してベース領域２４，５４の一
部までの溝２７ａ、段差２７ｃを形成する。このとき同
時に、露出したゲートポリシリコン配線層４４表面より
フィールド酸化膜４３の一部までの溝２７ｂも形成され
る。（ゲートポリシリコン配線層４４の厚さによっては
溝２７ｂはポリシリコン配線層４４を貫通しないことも
ある。） 以上の工程を終了した後、図３に示すようにレジストパ
ターン４７を除去し、半導体本体２１上に真空蒸着によ
りアルミニウム膜を被着し、このアルミニウム膜をフォ
トリソグラフィ法及びエッチング法により選択的に除去
して、ソース領域２５及びベース領域２４と電気的に接
続するソース電極３１と、ゲートポリシリコン配線層４
４と電気的に接続するゲート金属配線４５と、チャネル
ストッパ５５及びベース領域５４と電気的接続するＥＱ
Ｒ電極５６を形成すると共に、半導体本体２１の裏面に
金属を蒸着してドレイン電極３２を形成する。
【０００４】
【発明が解決しようとする課題】ところで、上述のＭＯ
ＳＦＥＴはソース領域２５をフォトリソグラフィ法を用
いないセルフアラインで形成し、ソース電極３１とベー
ス領域２４との接続をレジストパターン４７の開口４６
ａを利用してソース領域２５を貫通する溝２７ａを形成
してその溝２７ａ内で行っており、このときチップの外
周部Ｃにおいてセルフアラインで形成されたチャネルス
トッパ領域５５とＥＱＲ電極５６との接続も同一のレジ
ストパターン４７を利用するが、レジストパターン４７
の開口４６ｃは、ＥＱＲ電極５６が外周部Ｃのスクライ
ブ領域Ｄを除いた位置でチャネルストッパ領域５５と接
続するように、図４（ｂ）に示すようにスクライブ領域
Ｄの幅より大きくしており、レジストパターン４７の開
口４６ｃに対応してチャネルストッパ領域５５は図４
（ｄ）に示すようにエッチングでスクライブ領域Ｄの幅
より大きく削り取られる。このＭＯＳＦＥＴがウェーハ
からチップとしてスクライブ領域Ｄでカットされたと
き、カット面Ｅは加工歪みにより、裏面と表面で同電位
となっている。しかしＥＱＲ電極５６はチャネルストッ
パ領域５５とはチャネルストッパ領域５５の表面の一部
５７と段差の壁面のみの接触でコンタクト面積が小さ
く、また、カット面Ｅの表面側にはＥＱＲ電極５６に接
続されたチャネルストッパ領域５５が露出しておらずＰ
型のベース領域５４となっており、ＥＱＲ電極５６の電
位がドレイン電極３２の電位とならないおそれがあり、
ＥＱＲ電極５６がチャネルストッパとして十分に機能し
ないおそれがあった。従って、本発明は上記の問題点を
解決するためになされたもので、ソース領域をフォトリ
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極とベース領域との接続をレジストパターンの開口
を利用してソース領域を貫通する溝を形成してその溝内
で行っている絶縁ゲート型半導体装置において、レジス
トパターンの形成回数を増やすことなく、ＥＱＲ電極に
接続されるチャネルストッパ領域がスクライブ領域Ｄに
も含まれるように形成された絶縁ゲート型半導体装置及
びその製造方法を提供することを目的とする。
ＳＦＥＴはソース領域２５をフォトリソグラフィ法を用
いないセルフアラインで形成し、ソース電極３１とベー
ス領域２４との接続をレジストパターン４７の開口４６
ａを利用してソース領域２５を貫通する溝２７ａを形成
してその溝２７ａ内で行っており、このときチップの外
周部Ｃにおいてセルフアラインで形成されたチャネルス
トッパ領域５５とＥＱＲ電極５６との接続も同一のレジ
ストパターン４７を利用するが、レジストパターン４７
の開口４６ｃは、ＥＱＲ電極５６が外周部Ｃのスクライ
ブ領域Ｄを除いた位置でチャネルストッパ領域５５と接
続するように、図４（ｂ）に示すようにスクライブ領域
Ｄの幅より大きくしており、レジストパターン４７の開
口４６ｃに対応してチャネルストッパ領域５５は図４
（ｄ）に示すようにエッチングでスクライブ領域Ｄの幅
より大きく削り取られる。このＭＯＳＦＥＴがウェーハ
からチップとしてスクライブ領域Ｄでカットされたと
き、カット面Ｅは加工歪みにより、裏面と表面で同電位
となっている。しかしＥＱＲ電極５６はチャネルストッ
パ領域５５とはチャネルストッパ領域５５の表面の一部
５７と段差の壁面のみの接触でコンタクト面積が小さ
く、また、カット面Ｅの表面側にはＥＱＲ電極５６に接
続されたチャネルストッパ領域５５が露出しておらずＰ
型のベース領域５４となっており、ＥＱＲ電極５６の電
位がドレイン電極３２の電位とならないおそれがあり、
ＥＱＲ電極５６がチャネルストッパとして十分に機能し
ないおそれがあった。従って、本発明は上記の問題点を
解決するためになされたもので、ソース領域をフォトリ
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極とベース領域との接続をレジストパターンの開口
を利用してソース領域を貫通する溝を形成してその溝内
で行っている絶縁ゲート型半導体装置において、レジス
トパターンの形成回数を増やすことなく、ＥＱＲ電極に
接続されるチャネルストッパ領域がスクライブ領域Ｄに
も含まれるように形成された絶縁ゲート型半導体装置及
びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置は、低不純物濃度の一導電型ドレイン領域
を有する半導体本体が平面的にセル部と外周部との区分
及び外周部にスクライブ領域を有し、セル部でドレイン
領域表面層に形成した他導電型の第１ベース領域及び第
１ベース領域表面層に形成した高不純物濃度の一導電型
ソース領域を含み、外周部でドレイン領域表面層に第１
ベース領域と同時形成した第２ベース領域及び第２ベー
ス領域表面層にソース領域と同時形成したチャネルスト
ッパ領域を含み、ソース領域表面からソース領域を貫通
する溝内面及びソース領域表面の一部に電気的接触する
ソース電極を形成し、チャネルストッパ領域に電気的接
触するＥＱＲ電極を形成した絶縁ゲート型半導体装置に
おいて、チャネルストッパ領域はスクライブ領域にも含
まれ、メッシュ状パターンの溝が形成され、ＥＱＲ電極
が溝内面及びチャネルストッパ領域表面の溝周りでチャ
ネルストッパ領域と電気的接続されたことを特徴とす
る。上記の手段によれば、絶縁ゲート型半導体装置がウ
ェーハからチップとしてスクライブ領域でカットされた
とき、カット面は加工歪みにより裏面と表面で同電位と
なり、カット面の表面側にはチャネルストッパ領域が露
出しこのチャネルストッパ領域にメッシュ状に形成した
溝の内面及びチャネルストッパ領域表面の溝周りでＥＱ
Ｒ電極と十分なコンタクトがとれ、ＥＱＲ電極は確実に
裏面電極と同電位となり、ＥＱＲ電極はチャネルストッ
パとして確実に機能する。また本発明に係る絶縁ゲート
型半導体装置は、上記のドレイン領域、ベース領域及び
ソース領域がエピタキシャル層に含まれる。また本発明
に係る絶縁ゲート型半導体装置は、上記のエピタキシャ
ル層が高不純物濃度の一導電型半導体基板表面上にあ
り、具体的にはＭＯＳＦＥＴである。また本発明に係る
絶縁ゲート型半導体装置は、上記エピタキシャル層が高
不純物濃度の他導電型半導体基板表面上にあり、具体的
には伝導度変調型ＭＯＳＦＥＴである。本発明に係る絶
縁ゲート型半導体装置の製造方法は、低不純物濃度の一
導電型共通ドレイン領域を有する半導体本体表面上にフ
ィールド酸化膜を形成し、半導体本体表面のセルが形成
されるセル部と外周部のフィールド酸化膜を除去し、フ
ィールド酸化膜が除去されたセル部及び外周部表面にゲ
ート酸化膜を形成し、その後半導体本体上にポリシリコ
ン膜を被着させ、ポリシリコン膜を選択的に除去してセ
ル部のゲート酸化膜上にゲート電極を形成し、前記ゲー
ト電極及びフィールド酸化膜をマスクにセル部のドレイ
ン領域表面層に他導電型第１ベース領域とこの第１ベー
ス領域表面層に高不純物濃度の一導電型ソース領域を形
成すると共に外周部のドレイン領域表面層に第１ベース
領域と同時に第２ベース領域とこの第２ベース領域表面
層にソース領域と同時にチャネルストッパ領域を形成す
る第１工程と、第１工程を完了後、半導体本体上に層間
絶縁膜を被着させ、その上にソース領域及びチャネルス
トッパ領域上の位置に窓を有するレジストパターンを形
成する第２工程と、第２工程を完了後、前記レジストパ
ターンをマスクに前記層間絶縁膜をウェットエッチング
して、ソース領域及びチャネルストッパ領域の表面を露
出させる第３工程と、第３工程を完了後、前記レジスト
パターンをマスクに露出したソース領域及びチャネルス
トッパ領域の表面からイオンエッチングして、ソース領
域及びチャネルストッパ領域を貫通して第１ベース領域
及び第２ベース領域の一部までの溝を形成する第４工程
と、第４工程を完了後、半導体本体上にアルミニウム膜
を被着させアルミニウム膜を選択的に除去して、ソース
領域表面の溝側の一部とソース領域及び第１ベース領域
の溝内面とで電気的接続したソース電極を形成すると共
に、チャネルストッパ領域表面の溝側の一部とチャネル
ストッパ領域の溝内面とで電気的接続したＥＱＲ電極を
形成する第５工程とを含む絶縁ゲート型半導体装置の製
造方法において、前記レジストパターンが前記チャネル
ストッパ領域上でメッシュ状の開口パターンを有するこ
とを特徴とする。上記手段によれば、レジストパターン
が外周部のチャネルストッパ領域上でメッシュ状の開口
を有することにより、外周部にはチャネルストッパ領域
表面からチャネルストッパ領域を貫通する溝がメッシュ
状に形成され、この溝内面及びチャネルストッパ領域表
面の溝周りでチャネルストッパ領域と十分なコンタクト
でＥＱＲ電極に接続できる絶縁ゲート型半導体装置を製
造でき、この方法で製造した絶縁ゲート型半導体装置が
ウェーハからチップとしてスクライブ領域でカットされ
たとき、カット面は加工歪みにより裏面と表面で同電位
となり、カット面の表面側にはチャネルストッパ領域が
露出しＥＱＲ電極は確実にドレイン電極と同電位とな
り、ＥＱＲ電極はチャネルストッパとして機能する。ま
た本発明に係る絶縁ゲート型半導体装置の製造方法は、
上記のウェットエッチングがジャストエッチングとオー
バーエッチングとからなり、レジストパターンをマスク
に、先ず層間絶縁膜をジャストエッチングし更に所定時
間オーバーエッチングするので正確にレジストパターン
の開口面積より広くエピタキシャル層表面を露出でき
る。
型半導体装置は、低不純物濃度の一導電型ドレイン領域
を有する半導体本体が平面的にセル部と外周部との区分
及び外周部にスクライブ領域を有し、セル部でドレイン
領域表面層に形成した他導電型の第１ベース領域及び第
１ベース領域表面層に形成した高不純物濃度の一導電型
ソース領域を含み、外周部でドレイン領域表面層に第１
ベース領域と同時形成した第２ベース領域及び第２ベー
ス領域表面層にソース領域と同時形成したチャネルスト
ッパ領域を含み、ソース領域表面からソース領域を貫通
する溝内面及びソース領域表面の一部に電気的接触する
ソース電極を形成し、チャネルストッパ領域に電気的接
触するＥＱＲ電極を形成した絶縁ゲート型半導体装置に
おいて、チャネルストッパ領域はスクライブ領域にも含
まれ、メッシュ状パターンの溝が形成され、ＥＱＲ電極
が溝内面及びチャネルストッパ領域表面の溝周りでチャ
ネルストッパ領域と電気的接続されたことを特徴とす
る。上記の手段によれば、絶縁ゲート型半導体装置がウ
ェーハからチップとしてスクライブ領域でカットされた
とき、カット面は加工歪みにより裏面と表面で同電位と
なり、カット面の表面側にはチャネルストッパ領域が露
出しこのチャネルストッパ領域にメッシュ状に形成した
溝の内面及びチャネルストッパ領域表面の溝周りでＥＱ
Ｒ電極と十分なコンタクトがとれ、ＥＱＲ電極は確実に
裏面電極と同電位となり、ＥＱＲ電極はチャネルストッ
パとして確実に機能する。また本発明に係る絶縁ゲート
型半導体装置は、上記のドレイン領域、ベース領域及び
ソース領域がエピタキシャル層に含まれる。また本発明
に係る絶縁ゲート型半導体装置は、上記のエピタキシャ
ル層が高不純物濃度の一導電型半導体基板表面上にあ
り、具体的にはＭＯＳＦＥＴである。また本発明に係る
絶縁ゲート型半導体装置は、上記エピタキシャル層が高
不純物濃度の他導電型半導体基板表面上にあり、具体的
には伝導度変調型ＭＯＳＦＥＴである。本発明に係る絶
縁ゲート型半導体装置の製造方法は、低不純物濃度の一
導電型共通ドレイン領域を有する半導体本体表面上にフ
ィールド酸化膜を形成し、半導体本体表面のセルが形成
されるセル部と外周部のフィールド酸化膜を除去し、フ
ィールド酸化膜が除去されたセル部及び外周部表面にゲ
ート酸化膜を形成し、その後半導体本体上にポリシリコ
ン膜を被着させ、ポリシリコン膜を選択的に除去してセ
ル部のゲート酸化膜上にゲート電極を形成し、前記ゲー
ト電極及びフィールド酸化膜をマスクにセル部のドレイ
ン領域表面層に他導電型第１ベース領域とこの第１ベー
ス領域表面層に高不純物濃度の一導電型ソース領域を形
成すると共に外周部のドレイン領域表面層に第１ベース
領域と同時に第２ベース領域とこの第２ベース領域表面
層にソース領域と同時にチャネルストッパ領域を形成す
る第１工程と、第１工程を完了後、半導体本体上に層間
絶縁膜を被着させ、その上にソース領域及びチャネルス
トッパ領域上の位置に窓を有するレジストパターンを形
成する第２工程と、第２工程を完了後、前記レジストパ
ターンをマスクに前記層間絶縁膜をウェットエッチング
して、ソース領域及びチャネルストッパ領域の表面を露
出させる第３工程と、第３工程を完了後、前記レジスト
パターンをマスクに露出したソース領域及びチャネルス
トッパ領域の表面からイオンエッチングして、ソース領
域及びチャネルストッパ領域を貫通して第１ベース領域
及び第２ベース領域の一部までの溝を形成する第４工程
と、第４工程を完了後、半導体本体上にアルミニウム膜
を被着させアルミニウム膜を選択的に除去して、ソース
領域表面の溝側の一部とソース領域及び第１ベース領域
の溝内面とで電気的接続したソース電極を形成すると共
に、チャネルストッパ領域表面の溝側の一部とチャネル
ストッパ領域の溝内面とで電気的接続したＥＱＲ電極を
形成する第５工程とを含む絶縁ゲート型半導体装置の製
造方法において、前記レジストパターンが前記チャネル
ストッパ領域上でメッシュ状の開口パターンを有するこ
とを特徴とする。上記手段によれば、レジストパターン
が外周部のチャネルストッパ領域上でメッシュ状の開口
を有することにより、外周部にはチャネルストッパ領域
表面からチャネルストッパ領域を貫通する溝がメッシュ
状に形成され、この溝内面及びチャネルストッパ領域表
面の溝周りでチャネルストッパ領域と十分なコンタクト
でＥＱＲ電極に接続できる絶縁ゲート型半導体装置を製
造でき、この方法で製造した絶縁ゲート型半導体装置が
ウェーハからチップとしてスクライブ領域でカットされ
たとき、カット面は加工歪みにより裏面と表面で同電位
となり、カット面の表面側にはチャネルストッパ領域が
露出しＥＱＲ電極は確実にドレイン電極と同電位とな
り、ＥＱＲ電極はチャネルストッパとして機能する。ま
た本発明に係る絶縁ゲート型半導体装置の製造方法は、
上記のウェットエッチングがジャストエッチングとオー
バーエッチングとからなり、レジストパターンをマスク
に、先ず層間絶縁膜をジャストエッチングし更に所定時
間オーバーエッチングするので正確にレジストパターン
の開口面積より広くエピタキシャル層表面を露出でき
る。
【０００６】
【発明の実施の形態】以下に、本発明に基づき１実施例
のＭＯＳＦＥＴ及びその製造方法を図１及び図２を参照
して説明する。先ず構成を説明すると、図１において、
６１は半導体本体で、高不純物濃度の一導電型としての
Ｎ+ 型半導体基板６２と、この半導体基板６２表面上に
設けたエピタキシャル層６３とからなる。エピタキシャ
ル層６３は平面方向にセル部Ａ、フィールド部Ｂ及び外
周部Ｃとに区分され、セル部Ａにはこの表面層に選択的
に設けた他導電型としてのＰ型第１ベース領域６４と、
このベース領域６４の表面層に選択的に設けたＮ+ 型ソ
ース領域６５と、ベース領域６４とソース領域６５が設
けられたエピタキシャル層６３の元のままの領域である
Ｎ- 型ドレイン領域６６とを含み、ソース領域６５表面
からソース領域６５を貫通した溝６７ａを形成してい
る。フィールド部Ｂにはセル部Ａと共通のドレイン領域
６６を含んでいる。図１の下段には外周部Ｃにおける半
導体本体６１の表面を見た平面図、上段にはその平面図
でのＡ−Ａ断面図、中段右にはその平面図でのＢ−Ｂ断
面図を表わしている。その外周部Ｃにはこの表面層にベ
ース領域６４と同時に選択的に設けたＰ型第２ベース領
域９４と、このベース領域９４の表面層にソース領域６
５と同時に選択的に設けたＮ+ 型チャネルストッパ領域
９５と、セル部Ａ及びフィールド部Ｂと共通のドレイン
領域６６とを含み、溝６７ａと同時にチャネルストッパ
領域９５表面からチャネルストッパ領域９５を貫通する
溝６７ｃをメッシュ状に形成している。セル部Ａ表面に
はベース領域６４表面のソース領域６５とドレイン領域
６６とによって挟まれた位置にゲート酸化膜６８を介し
てポリシリコンのゲート電極６９を設けている。フィー
ルド部Ｂ表面にはフィールド酸化膜８３を介して、ゲー
ト電極６９と電気的接続されたゲートポリシリコン配線
層８４を設け、このゲートポリシリコン配線層８４を貫
通した溝６７ｂを形成している。（ゲートポリシリコン
配線層８４の厚さによっては溝６７ｂはゲートポリシリ
コン配線層８４を貫通しないこともある。）外周部Ｃ表
面にはフィールド部Ｂに設けたフィールド酸化膜８３が
延長しベース領域９４とチャネルストッパ領域９５の接
合部を跨いで設けられている。セル部Ａ上において、ソ
ース領域６５表面の溝６７ａ側の一部を除いた位置上及
びゲート電極６９表面上と、フィールド部Ｂにおいて、
ゲートポリシリコン配線層８４表面の溝６７ｂ側の一部
を除いた位置上と、外周部Ｃにおいて、フィールド酸化
膜８３上及びチャネルストッパ領域９５表面の溝周り９
７を除いた位置上とに層間絶縁膜７０を形成している。
セル部Ａ上において、層間絶縁膜７０表面上、ソース領
域６５表面の溝６７ａ側の一部上及びエピタキシャル層
６３の溝６７ａ内にアルミニウムのソース電極７１を設
けている。フィールド部Ｂ上において、層間絶縁膜７０
表面上、ゲートポリシリコン配線層８４表面の溝６７ｂ
側の一部上及びゲートポリシリコン配線層８４を貫通し
た溝６７ｂ内にソース電極と同時にゲート金属配線層８
５を設けている。外周部Ｃにおいて、スクライブ領域Ｄ
を除いてドレイン領域６６とベース領域９４の接合部を
跨ぐ層間絶縁膜７０表面上、チャネルストッパ領域９５
表面の溝周り９７上及び溝６７ｃ内にＥＱＲ電極９６を
設けている。半導体基板６２の裏面にはドレイン電極７
２を設けている。以上の構成によると、ＭＯＳＦＥＴが
ウェーハからチップとしてスクライブ領域Ｄでカットさ
れたとき、カット面Ｅは加工歪みにより裏面と表面で同
電位となり、カット面Ｅの表面側にはチャネルストッパ
領域９５が露出しこのチャネルストッパ領域９５にメッ
シュ状に形成した溝６７ｃ内面及びチャネルストッパ領
域９５表面の溝周り９７で十分なコンタクトで接続され
たＥＱＲ電極９６は確実に裏面電極と同電位となり、Ｅ
ＱＲ電極９６はチャネルストッパとして十分に機能す
る。
のＭＯＳＦＥＴ及びその製造方法を図１及び図２を参照
して説明する。先ず構成を説明すると、図１において、
６１は半導体本体で、高不純物濃度の一導電型としての
Ｎ+ 型半導体基板６２と、この半導体基板６２表面上に
設けたエピタキシャル層６３とからなる。エピタキシャ
ル層６３は平面方向にセル部Ａ、フィールド部Ｂ及び外
周部Ｃとに区分され、セル部Ａにはこの表面層に選択的
に設けた他導電型としてのＰ型第１ベース領域６４と、
このベース領域６４の表面層に選択的に設けたＮ+ 型ソ
ース領域６５と、ベース領域６４とソース領域６５が設
けられたエピタキシャル層６３の元のままの領域である
Ｎ- 型ドレイン領域６６とを含み、ソース領域６５表面
からソース領域６５を貫通した溝６７ａを形成してい
る。フィールド部Ｂにはセル部Ａと共通のドレイン領域
６６を含んでいる。図１の下段には外周部Ｃにおける半
導体本体６１の表面を見た平面図、上段にはその平面図
でのＡ−Ａ断面図、中段右にはその平面図でのＢ−Ｂ断
面図を表わしている。その外周部Ｃにはこの表面層にベ
ース領域６４と同時に選択的に設けたＰ型第２ベース領
域９４と、このベース領域９４の表面層にソース領域６
５と同時に選択的に設けたＮ+ 型チャネルストッパ領域
９５と、セル部Ａ及びフィールド部Ｂと共通のドレイン
領域６６とを含み、溝６７ａと同時にチャネルストッパ
領域９５表面からチャネルストッパ領域９５を貫通する
溝６７ｃをメッシュ状に形成している。セル部Ａ表面に
はベース領域６４表面のソース領域６５とドレイン領域
６６とによって挟まれた位置にゲート酸化膜６８を介し
てポリシリコンのゲート電極６９を設けている。フィー
ルド部Ｂ表面にはフィールド酸化膜８３を介して、ゲー
ト電極６９と電気的接続されたゲートポリシリコン配線
層８４を設け、このゲートポリシリコン配線層８４を貫
通した溝６７ｂを形成している。（ゲートポリシリコン
配線層８４の厚さによっては溝６７ｂはゲートポリシリ
コン配線層８４を貫通しないこともある。）外周部Ｃ表
面にはフィールド部Ｂに設けたフィールド酸化膜８３が
延長しベース領域９４とチャネルストッパ領域９５の接
合部を跨いで設けられている。セル部Ａ上において、ソ
ース領域６５表面の溝６７ａ側の一部を除いた位置上及
びゲート電極６９表面上と、フィールド部Ｂにおいて、
ゲートポリシリコン配線層８４表面の溝６７ｂ側の一部
を除いた位置上と、外周部Ｃにおいて、フィールド酸化
膜８３上及びチャネルストッパ領域９５表面の溝周り９
７を除いた位置上とに層間絶縁膜７０を形成している。
セル部Ａ上において、層間絶縁膜７０表面上、ソース領
域６５表面の溝６７ａ側の一部上及びエピタキシャル層
６３の溝６７ａ内にアルミニウムのソース電極７１を設
けている。フィールド部Ｂ上において、層間絶縁膜７０
表面上、ゲートポリシリコン配線層８４表面の溝６７ｂ
側の一部上及びゲートポリシリコン配線層８４を貫通し
た溝６７ｂ内にソース電極と同時にゲート金属配線層８
５を設けている。外周部Ｃにおいて、スクライブ領域Ｄ
を除いてドレイン領域６６とベース領域９４の接合部を
跨ぐ層間絶縁膜７０表面上、チャネルストッパ領域９５
表面の溝周り９７上及び溝６７ｃ内にＥＱＲ電極９６を
設けている。半導体基板６２の裏面にはドレイン電極７
２を設けている。以上の構成によると、ＭＯＳＦＥＴが
ウェーハからチップとしてスクライブ領域Ｄでカットさ
れたとき、カット面Ｅは加工歪みにより裏面と表面で同
電位となり、カット面Ｅの表面側にはチャネルストッパ
領域９５が露出しこのチャネルストッパ領域９５にメッ
シュ状に形成した溝６７ｃ内面及びチャネルストッパ領
域９５表面の溝周り９７で十分なコンタクトで接続され
たＥＱＲ電極９６は確実に裏面電極と同電位となり、Ｅ
ＱＲ電極９６はチャネルストッパとして十分に機能す
る。
【０００７】次に製造方法を図２（ａ）〜（ｄ）と図１
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板６２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層６３を成長させた半導体本
体６１表面上に熱酸化法によりフィールド酸化膜８３を
形成し、エピタキシャル層６３をセル部Ａ、フィールド
部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフ
ィ法及びエッチング法により外周部Ｃ上の外周端から所
定幅及びセル部Ａ上のフィールド酸化膜８３を除去し、
フィールド酸化膜８３が除去された表面上に熱酸化法に
よりゲート酸化膜６８を形成する。次にこれらの酸化膜
８３，６８表面にポリシリコン膜を被着させ、このポリ
シリコン膜をフォトリソグラフィ法及びエッチング法に
より選択的に除去して、セル部Ａ上のゲート酸化膜６８
表面上に残したポリシリコン膜によりゲート電極６９
と、フィールド部Ｂ上のフィールド酸化膜８３表面上に
残したポリシリコン膜によりゲート電極６９に電気的接
続されたゲートポリシリコン配線層８４とを形成する。
次にセル部Ａにおいてゲート電極６９及び外周部Ｃにお
いてフィールド酸化膜８３をマスクとして、ボロン及び
砒素を順次イオン注入及び熱拡散してセル部ＡにＰ型第
１ベース領域６４及びＮ+ 型ソース領域６５を形成する
と共に外周部ＣにＰ型第２ベース領域９４及びＮ+ 型チ
ャネルストッパ領域９５を形成する。これらの領域が形
成されたエピタキシャル層６３の元のままの領域はＮ-
型ドレイン領域６６となる。 （ｂ）次に（ａ）の工程を完了した半導体本体６１上に
層間絶縁膜７０を被着させ、その上からフォトリソグラ
フィ法によりソース領域６５表面上、ゲートポリシリコ
ン配線層８４表面上及びチャネルストッパ領域９５表面
上のスクライブ領域Ｄを除く位置にそれぞれ開口８６
ａ，８６ｂ，８６ｃを有するレジストパターン８７を形
成する。開口８６ｃはメッシュ状パターンである。 （ｃ）次にレジストパターン８７をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口８６
ａ，８６ｂ，８６ｃ下の層間絶縁膜７０をソース領域６
５、ゲート配線ポリシリコン層８４及びチャネルストッ
パ領域９５表面が露出するまでジャストエッチし、更に
所定時間だけオーバーエッチしてその露出面積がレジス
トパターン８７の各開口面積より大きいコンタクトホー
ル８８ａ，８８ｂ、８８ｃを形成する。 （ｄ）次に（ｃ）の工程で用いたレジストパターン８７
を再びマスクにして露出した半導体本体６１表面よりイ
オンエッチング法によりソース領域６５及びチャネルス
トッパ９５を貫通して溝６７ａ，６７ｃを形成する。こ
のとき同時に、露出したゲートポリシリコン配線層８４
表面よりポリシリコン配線層８４を貫通する溝６７ｂも
形成される。（ゲートポリシリコン配線層８４の厚さに
よっては溝６７ｂはポリシリコン配線層８４を貫通しな
いこともある。）以上の工程を終了した後、図１に示す
ようにレジストパターン８７を除去し、半導体本体６１
上に真空蒸着によりアルミニウム膜を被着し、このアル
ミニウム膜をフォトリソグラフィ法及びエッチング法に
より選択的に除去して、ソース領域６５及びベース領域
６４と電気的に接続するソース電極７１と、ゲートポリ
シリコン配線層８４と電気的に接続するゲート金属配線
８５と、チャネルストッパ９５及びベース領域９４と電
気的接続するＥＱＲ電極９６を形成すると共に、半導体
本体６１の裏面に金属を蒸着してドレイン電極７２を形
成する。
を参照して説明する。尚、以下の説明において（ａ）〜
（ｄ）の各項目記号は、図２の（ａ）〜（ｄ）のそれぞ
れに対応する。 （ａ）Ｎ+ 型半導体基板６２表面上にＮ型不純物を低濃
度に含んだエピタキシャル層６３を成長させた半導体本
体６１表面上に熱酸化法によりフィールド酸化膜８３を
形成し、エピタキシャル層６３をセル部Ａ、フィールド
部Ｂ及び外周部Ｃに区分する。そしてフォトリソグラフ
ィ法及びエッチング法により外周部Ｃ上の外周端から所
定幅及びセル部Ａ上のフィールド酸化膜８３を除去し、
フィールド酸化膜８３が除去された表面上に熱酸化法に
よりゲート酸化膜６８を形成する。次にこれらの酸化膜
８３，６８表面にポリシリコン膜を被着させ、このポリ
シリコン膜をフォトリソグラフィ法及びエッチング法に
より選択的に除去して、セル部Ａ上のゲート酸化膜６８
表面上に残したポリシリコン膜によりゲート電極６９
と、フィールド部Ｂ上のフィールド酸化膜８３表面上に
残したポリシリコン膜によりゲート電極６９に電気的接
続されたゲートポリシリコン配線層８４とを形成する。
次にセル部Ａにおいてゲート電極６９及び外周部Ｃにお
いてフィールド酸化膜８３をマスクとして、ボロン及び
砒素を順次イオン注入及び熱拡散してセル部ＡにＰ型第
１ベース領域６４及びＮ+ 型ソース領域６５を形成する
と共に外周部ＣにＰ型第２ベース領域９４及びＮ+ 型チ
ャネルストッパ領域９５を形成する。これらの領域が形
成されたエピタキシャル層６３の元のままの領域はＮ-
型ドレイン領域６６となる。 （ｂ）次に（ａ）の工程を完了した半導体本体６１上に
層間絶縁膜７０を被着させ、その上からフォトリソグラ
フィ法によりソース領域６５表面上、ゲートポリシリコ
ン配線層８４表面上及びチャネルストッパ領域９５表面
上のスクライブ領域Ｄを除く位置にそれぞれ開口８６
ａ，８６ｂ，８６ｃを有するレジストパターン８７を形
成する。開口８６ｃはメッシュ状パターンである。 （ｃ）次にレジストパターン８７をマスクにしてウエッ
トエッチング法によりレジストパターンの各開口８６
ａ，８６ｂ，８６ｃ下の層間絶縁膜７０をソース領域６
５、ゲート配線ポリシリコン層８４及びチャネルストッ
パ領域９５表面が露出するまでジャストエッチし、更に
所定時間だけオーバーエッチしてその露出面積がレジス
トパターン８７の各開口面積より大きいコンタクトホー
ル８８ａ，８８ｂ、８８ｃを形成する。 （ｄ）次に（ｃ）の工程で用いたレジストパターン８７
を再びマスクにして露出した半導体本体６１表面よりイ
オンエッチング法によりソース領域６５及びチャネルス
トッパ９５を貫通して溝６７ａ，６７ｃを形成する。こ
のとき同時に、露出したゲートポリシリコン配線層８４
表面よりポリシリコン配線層８４を貫通する溝６７ｂも
形成される。（ゲートポリシリコン配線層８４の厚さに
よっては溝６７ｂはポリシリコン配線層８４を貫通しな
いこともある。）以上の工程を終了した後、図１に示す
ようにレジストパターン８７を除去し、半導体本体６１
上に真空蒸着によりアルミニウム膜を被着し、このアル
ミニウム膜をフォトリソグラフィ法及びエッチング法に
より選択的に除去して、ソース領域６５及びベース領域
６４と電気的に接続するソース電極７１と、ゲートポリ
シリコン配線層８４と電気的に接続するゲート金属配線
８５と、チャネルストッパ９５及びベース領域９４と電
気的接続するＥＱＲ電極９６を形成すると共に、半導体
本体６１の裏面に金属を蒸着してドレイン電極７２を形
成する。
【０００８】以上で説明したように、ソース領域６５を
フォトリソグラフィ法を用いないセルフアラインで形成
し、ソース電極７１とベース領域６４との接続をレジス
トパターンの開口を利用してソース領域６５を貫通する
溝６７ａを形成してその溝内で行うＭＯＳＦＥＴの製造
方法において、（ｂ）の工程でレジストパターン８７を
形成する際、外周部Ｃのチャネルストッパ領域９５表面
上の位置にメッシュ状パターンの開口８６ｃを有するレ
ジストパターン８７とすることにより、外周部Ｃにはチ
ャネルストッパ領域９５表面からチャネルストッパ領域
９５を貫通する溝６７ｃがメッシュ状に形成され、この
溝６７ｃ内面及びチャネルストッパ領域９５表面の溝周
り９７でチャネルストッパ領域９５と十分なコンタクト
で接続されたＥＱＲ電極９６が形成でき、このＭＯＳＦ
ＥＴがウェーハからチップとしてスクライブ領域Ｄでカ
ットされたとき、カット面Ｅは加工歪みにより裏面と表
面で同電位となり、カット面Ｅの表面側にはチャネルス
トッパ領域９５が露出しＥＱＲ電極９６は確実にドレイ
ン電極７２と同電位となり、ＥＱＲ電極９６はチャネル
ストッパとして十分に機能する。尚、上記実施の形態に
おいて、一導電型としてＮ型及び他導電型としてＰ型で
説明したが、一導電型としてＰ型及び他導電型としてＮ
型であってもよい。また、半導体基板を高不純物濃度の
一導電型で説明したが、高不純物濃度の他導電型であっ
てもよい。この場合は、伝導度変調型ＭＯＳＦＥＴに利
用できる。また、半導体本体を半導体基板上にエピタキ
シャル層を成長させたもので説明したが、半導体基板だ
けであってもよい。この場合はドレイン領域、ベース領
域及びソース領域は半導体基板に含まれる。
フォトリソグラフィ法を用いないセルフアラインで形成
し、ソース電極７１とベース領域６４との接続をレジス
トパターンの開口を利用してソース領域６５を貫通する
溝６７ａを形成してその溝内で行うＭＯＳＦＥＴの製造
方法において、（ｂ）の工程でレジストパターン８７を
形成する際、外周部Ｃのチャネルストッパ領域９５表面
上の位置にメッシュ状パターンの開口８６ｃを有するレ
ジストパターン８７とすることにより、外周部Ｃにはチ
ャネルストッパ領域９５表面からチャネルストッパ領域
９５を貫通する溝６７ｃがメッシュ状に形成され、この
溝６７ｃ内面及びチャネルストッパ領域９５表面の溝周
り９７でチャネルストッパ領域９５と十分なコンタクト
で接続されたＥＱＲ電極９６が形成でき、このＭＯＳＦ
ＥＴがウェーハからチップとしてスクライブ領域Ｄでカ
ットされたとき、カット面Ｅは加工歪みにより裏面と表
面で同電位となり、カット面Ｅの表面側にはチャネルス
トッパ領域９５が露出しＥＱＲ電極９６は確実にドレイ
ン電極７２と同電位となり、ＥＱＲ電極９６はチャネル
ストッパとして十分に機能する。尚、上記実施の形態に
おいて、一導電型としてＮ型及び他導電型としてＰ型で
説明したが、一導電型としてＰ型及び他導電型としてＮ
型であってもよい。また、半導体基板を高不純物濃度の
一導電型で説明したが、高不純物濃度の他導電型であっ
てもよい。この場合は、伝導度変調型ＭＯＳＦＥＴに利
用できる。また、半導体本体を半導体基板上にエピタキ
シャル層を成長させたもので説明したが、半導体基板だ
けであってもよい。この場合はドレイン領域、ベース領
域及びソース領域は半導体基板に含まれる。
【０００９】
【発明の効果】本発明によれば、ソース領域をフォトリ
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極とベース領域との接続をレジストパターンの開口
を利用してソース領域を貫通する溝を形成してその溝内
で行う場合、レジストパターンを形成する際、外周部の
チャネルストッパ領域表面上の位置にメッシュ状パター
ンの開口を有するレジストパターンとすることにより、
外周部Ｃにはチャネルストッパ領域表面からチャネルス
トッパ領域を貫通する溝がメッシュ状に形成され、この
溝内面及びチャネルストッパ領域表面の溝周りでチャネ
ルストッパ領域と十分なコンタクトで接続されたＥＱＲ
電極が形成でき、このＭＯＳＦＥＴがウェーハからチッ
プとしてスクライブ領域でカットされたとき、カット面
は加工歪みにより裏面と表面で同電位となり、カット面
の表面側にはチャネルストッパ領域が露出しＥＱＲ電極
は確実にドレイン電極と同電位となり、ＥＱＲ電極はチ
ャネルストッパとして機能することができるので、信頼
性の高い絶縁ゲート型半導体装置及びその製造方法を提
供することができる。
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極とベース領域との接続をレジストパターンの開口
を利用してソース領域を貫通する溝を形成してその溝内
で行う場合、レジストパターンを形成する際、外周部の
チャネルストッパ領域表面上の位置にメッシュ状パター
ンの開口を有するレジストパターンとすることにより、
外周部Ｃにはチャネルストッパ領域表面からチャネルス
トッパ領域を貫通する溝がメッシュ状に形成され、この
溝内面及びチャネルストッパ領域表面の溝周りでチャネ
ルストッパ領域と十分なコンタクトで接続されたＥＱＲ
電極が形成でき、このＭＯＳＦＥＴがウェーハからチッ
プとしてスクライブ領域でカットされたとき、カット面
は加工歪みにより裏面と表面で同電位となり、カット面
の表面側にはチャネルストッパ領域が露出しＥＱＲ電極
は確実にドレイン電極と同電位となり、ＥＱＲ電極はチ
ャネルストッパとして機能することができるので、信頼
性の高い絶縁ゲート型半導体装置及びその製造方法を提
供することができる。
【図１】 本発明の一実施例である縦型ＭＯＳＦＥＴの
主要部断面図及び平面図。
主要部断面図及び平面図。
【図２】 図１に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図。
す主要部断面図。
【図３】 従来の縦型ＭＯＳＦＥＴの主要部断面図及び
平面図。
平面図。
【図４】 図３に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図。
す主要部断面図。
６１ 半導体本体 ６２ Ｎ+ 型半導体基板 ６３ エピタキシャル層 ６４ Ｐ型第１ベース領域 ６５ Ｎ+ 型ソース領域 ６６ Ｎ- 型ドレイン領域 ６７ａ，６７ｃ 溝 ６８ ゲート酸化膜 ６９ ゲート電極 ７０ 層間絶縁膜 ７１ ソース電極 ８３ フィールド酸化膜 ８７ レジストパターン ９４ Ｐ型第２ベース領域 ９５ Ｎ+ 型チャネルストッパ領域 ９６ ＥＱＲ電極 Ａ セル部 Ｃ 外周部 Ｄ スクライブ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年８月３１日（１９９８．８．３
１）
１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (7)
- 【請求項１】低不純物濃度の一導電型ドレイン領域を有
する半導体本体が平面的にセル部と外周部との区分及び
外周部にスクライブ領域を有し、セル部でドレイン領域
表面層に形成した他導電型の第１ベース領域及び第１ベ
ース領域表面層に形成した高不純物濃度の一導電型ソー
ス領域を含み、外周部でドレイン領域表面層に第１ベー
ス領域と同時形成した第２ベース領域及び第２ベース領
域表面層にソース領域と同時形成したチャネルストッパ
領域を含み、ソース領域表面からソース領域を貫通する
溝内面及びソース領域表面の一部に電気的接触するソー
ス電極を形成し、チャネルストッパ領域に電気的接触す
るＥＱＲ電極を形成した絶縁ゲート型半導体装置におい
て、前記チャネルストッパ領域は前記スクライブ領域に
も含まれ、メッシュ状パターンの溝が形成され、前記Ｅ
ＱＲ電極が前記溝内面及びチャネルストッパ領域表面の
溝周りで前記チャネルストッパ領域と電気的接続された
ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項２】前記半導体本体が半導体基板上に形成され
たエピタキシャル層である請求項１記載の絶縁ゲート型
半導体装置。 - 【請求項３】前記半導体基板が高不純物濃度一導電型で
ある請求項２記載の絶縁ゲート型半導体装置。 - 【請求項４】低不純物濃度の一導電型共通ドレイン領域
を有する半導体本体表面上にフィールド酸化膜を形成
し、半導体本体表面のセルが形成されるセル部と外周部
のフィールド酸化膜を除去し、フィールド酸化膜が除去
されたセル部及び外周部表面にゲート酸化膜を形成し、
その後半導体本体上にポリシリコン膜を被着させ、ポリ
シリコン膜を選択的に除去してセル部のゲート酸化膜上
にゲート電極を形成し、前記ゲート電極及びフィールド
酸化膜をマスクにセル部のドレイン領域表面層に他導電
型第１ベース領域とこの第１ベース領域表面層に高不純
物濃度の一導電型ソース領域を形成すると共に外周部の
ドレイン領域表面層に第１ベース領域と同時に第２ベー
ス領域とこの第２ベース領域表面層にソース領域と同時
にチャネルストッパ領域を形成する第１工程と、 第１工程を完了後、半導体本体上に層間絶縁膜を被着さ
せ、その上にソース領域及びチャネルストッパ領域上の
位置に窓を有するレジストパターンを形成する第２工程
と、第２工程を完了後、前記レジストパターンをマスク
に前記層間絶縁膜をウェットエッチングして、ソース領
域及びチャネルストッパ領域の表面を露出させる第３工
程と、 第３工程を完了後、前記レジストパターンをマスクに露
出したソース領域及びチャネルストッパ領域の表面から
イオンエッチングして、ソース領域及びチャネルストッ
パ領域を貫通して第１ベース領域及び第２ベース領域の
一部までの溝を形成する第４工程と、 第４工程を完了後、半導体本体上にアルミニウム膜を被
着させアルミニウム膜を選択的に除去して、ソース領域
表面の溝側の一部とソース領域及び第１ベース領域の溝
内面とで電気的接続したソース電極を形成すると共に、
チャネルストッパ領域表面の溝側の一部とチャネルスト
ッパ領域の溝内面とで電気的接続したＥＱＲ電極を形成
する第５工程とを含む絶縁ゲート型半導体装置の製造方
法において、 前記レジストパターンが前記チャネルストッパ領域上で
メッシュ状の開口パターンを有することを特徴とする絶
縁ゲート型半導体装置の製造方法。 - 【請求項５】前記ウェットエッチングがジャストエッチ
ングとオーバーエッチングとからなる請求項４記載の絶
縁ゲート型半導体装置の製造方法。 - 【請求項６】前記半導体本体が半導体基板上に形成され
たエピタキシャル層である請求項４記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項７】前記半導体基板が高不純物濃度一導電型で
ある請求項６記載の絶縁ゲート型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722998A JP4059566B2 (ja) | 1998-06-24 | 1998-06-24 | 絶縁ゲート型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722998A JP4059566B2 (ja) | 1998-06-24 | 1998-06-24 | 絶縁ゲート型半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000012850A true JP2000012850A (ja) | 2000-01-14 |
| JP4059566B2 JP4059566B2 (ja) | 2008-03-12 |
Family
ID=16027419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17722998A Expired - Fee Related JP4059566B2 (ja) | 1998-06-24 | 1998-06-24 | 絶縁ゲート型半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4059566B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069016A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 半導体装置及びその製造方法 |
| JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2009088440A (ja) * | 2007-10-03 | 2009-04-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| CN108417616A (zh) * | 2018-02-23 | 2018-08-17 | 深圳市威兆半导体有限公司 | 一种dmos截止环的设计方法 |
| JP2018152522A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN112889158A (zh) * | 2018-12-14 | 2021-06-01 | 三垦电气株式会社 | 半导体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108110044A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体功率器件及其制作方法 |
-
1998
- 1998-06-24 JP JP17722998A patent/JP4059566B2/ja not_active Expired - Fee Related
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| JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2009088440A (ja) * | 2007-10-03 | 2009-04-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2018152522A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7316746B2 (ja) | 2017-03-14 | 2023-07-28 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN108417616A (zh) * | 2018-02-23 | 2018-08-17 | 深圳市威兆半导体有限公司 | 一种dmos截止环的设计方法 |
| CN112889158A (zh) * | 2018-12-14 | 2021-06-01 | 三垦电气株式会社 | 半导体装置 |
| CN112889158B (zh) * | 2018-12-14 | 2024-02-02 | 三垦电气株式会社 | 半导体装置 |
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