JPH01101667A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01101667A JPH01101667A JP26054187A JP26054187A JPH01101667A JP H01101667 A JPH01101667 A JP H01101667A JP 26054187 A JP26054187 A JP 26054187A JP 26054187 A JP26054187 A JP 26054187A JP H01101667 A JPH01101667 A JP H01101667A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ドレイン領域にのみチャネル側端部に低濃度
不純物領域を設けたエル・デー・デー（ＬＤＤ）構造を
有するＭＯＳ型電界効果トランジスタを含む半導体集積
回路装置の製造方法に関する。
不純物領域を設けたエル・デー・デー（ＬＤＤ）構造を
有するＭＯＳ型電界効果トランジスタを含む半導体集積
回路装置の製造方法に関する。
ＭＯＳ型半導体装置の微細化にともない、しきい値電圧
およびドレイン耐圧の低下やホットキャリアの発生によ
る信鯨性の低下などが問題となっている。そこでソース
、ドレイン領域のチャネル側端部に低濃度不純物領域を
設けたＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）構造と呼ばれるＭＯＳ型ＦＥＴが「アイ・イー
・イー・イー・トランスアクション・オン・エレクトロ
ン・デバイシズＣＩＦ！ＥＥ ＴＲＡｌｌｌ５ＡＣＴ−
ｆＯＮ ＯＮ ＥＬＩＣＴＲＯＮ ＤＥＶＩＣ［１Ｓ）
Ｊ Ｅ Ｄ２９巻、５９０〜５９５ヘーシ（１９８２年
４月）に提案されている。このような構造のＭＯＳ型Ｆ
ＥＴ’では、ドレイン端部での電界集中が緩和されるた
め、微細化されたＭＯ８型ＦＥＴに特有の特性劣化を減
少することができる、第２図（δ）〜ｌｄｌはこのよう
なＬＤＤ構造ＭＯ８型ＦＥＴの製造工程を示す、まず、
半導体基板１上にデー１酸化膜２を介して多結晶シリコ
ンのゲート電極３を形成した後、ゲート電極３をマスク
として不純物７１を低濃度にイオン打込みし、その後ゲ
ート電極３上に絶縁膜を堆積させ異方性エツチングする
ことにより、エツチングされにくいゲート電極３の側部
にサイドウオール４を形成しく図ｂ）、今度はゲート電
極３とサイドウオール４をマスクとして高濃度に不純物
７２をイオン打込みして （図Ｃ）、熱処理による不純
物の拡散を行うことにより、端部の低濃度不純物領域５
とその外側の高濃度不純物領域６からなるソース・ドレ
イン領域を設けた。ＬＤＤ構造のＭＯＳ型ＦＥＴを完成
できる （図ｄ）。
およびドレイン耐圧の低下やホットキャリアの発生によ
る信鯨性の低下などが問題となっている。そこでソース
、ドレイン領域のチャネル側端部に低濃度不純物領域を
設けたＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ）構造と呼ばれるＭＯＳ型ＦＥＴが「アイ・イー
・イー・イー・トランスアクション・オン・エレクトロ
ン・デバイシズＣＩＦ！ＥＥ ＴＲＡｌｌｌ５ＡＣＴ−
ｆＯＮ ＯＮ ＥＬＩＣＴＲＯＮ ＤＥＶＩＣ［１Ｓ）
Ｊ Ｅ Ｄ２９巻、５９０〜５９５ヘーシ（１９８２年
４月）に提案されている。このような構造のＭＯＳ型Ｆ
ＥＴ’では、ドレイン端部での電界集中が緩和されるた
め、微細化されたＭＯ８型ＦＥＴに特有の特性劣化を減
少することができる、第２図（δ）〜ｌｄｌはこのよう
なＬＤＤ構造ＭＯ８型ＦＥＴの製造工程を示す、まず、
半導体基板１上にデー１酸化膜２を介して多結晶シリコ
ンのゲート電極３を形成した後、ゲート電極３をマスク
として不純物７１を低濃度にイオン打込みし、その後ゲ
ート電極３上に絶縁膜を堆積させ異方性エツチングする
ことにより、エツチングされにくいゲート電極３の側部
にサイドウオール４を形成しく図ｂ）、今度はゲート電
極３とサイドウオール４をマスクとして高濃度に不純物
７２をイオン打込みして （図Ｃ）、熱処理による不純
物の拡散を行うことにより、端部の低濃度不純物領域５
とその外側の高濃度不純物領域６からなるソース・ドレ
イン領域を設けた。ＬＤＤ構造のＭＯＳ型ＦＥＴを完成
できる （図ｄ）。
ところで、ＭＯＳ型ＦＥＴで実際に電界集中が問題とな
ってくるのは、ドレイン領域のチャネル側端部において
のみであり、前述のＬＤＤ構想のようなソース側端部の
低濃度不純物領域は不必要であるばかりか、オン状態で
のソース・ドレイン間の直列抵抗を増大させ、ＭＯＳ型
ＦＥＴの相互コンダクタンス （ｇ、）を低下させる原
因となっている。
ってくるのは、ドレイン領域のチャネル側端部において
のみであり、前述のＬＤＤ構想のようなソース側端部の
低濃度不純物領域は不必要であるばかりか、オン状態で
のソース・ドレイン間の直列抵抗を増大させ、ＭＯＳ型
ＦＥＴの相互コンダクタンス （ｇ、）を低下させる原
因となっている。
このＬＤＤ構造の欠点を改善するために、ゲート電極側
部のサイドウオールのかわりに、ゲート電極側部のドレ
イン側のみをレジストマスクで覆うことによって、ドレ
イン領域の端部だけに低濃度不純物領域を形成する方法
が第１７回置体素子および材料会ｉｌｌ （１８５５年
東京）で提案されている。
部のサイドウオールのかわりに、ゲート電極側部のドレ
イン側のみをレジストマスクで覆うことによって、ドレ
イン領域の端部だけに低濃度不純物領域を形成する方法
が第１７回置体素子および材料会ｉｌｌ （１８５５年
東京）で提案されている。
（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ １７ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎＳｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍ
ａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８５＋２５〜２８
ページ参照）。
ｔｈｅ １７ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎＳｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍ
ａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８５＋２５〜２８
ページ参照）。
ところが、この方法によると、ゲート電極側部のドレイ
ン側にパターニングによってレジストマスクを形成する
ので、パターニングのマスク合わせ精度や寸法精度がゲ
ート電極寸法に対して充分に高精度でない場合は、低濃
度不純物領域の面積の変動によって低濃度不純物領域に
起因するオン状態でのソース・ドレイン間直列抵抗が不
均一になってしまうため、特性の安定した集積回路装置
を製造することは困難になってくる。
ン側にパターニングによってレジストマスクを形成する
ので、パターニングのマスク合わせ精度や寸法精度がゲ
ート電極寸法に対して充分に高精度でない場合は、低濃
度不純物領域の面積の変動によって低濃度不純物領域に
起因するオン状態でのソース・ドレイン間直列抵抗が不
均一になってしまうため、特性の安定した集積回路装置
を製造することは困難になってくる。
本発明の目的は、上述の欠点を除去し、ドレイン領域端
部にのみ低不純物濃度舖域を形成して相互コンダクタン
ス （ｇ、）の向上を図り、しかもパターニングの加工
精度に特性が左右されないしＤＤ構造ＭＯＳＦＥＴを含
む半導体集積回路！ａ置の製造方法を提供するものであ
る。
部にのみ低不純物濃度舖域を形成して相互コンダクタン
ス （ｇ、）の向上を図り、しかもパターニングの加工
精度に特性が左右されないしＤＤ構造ＭＯＳＦＥＴを含
む半導体集積回路！ａ置の製造方法を提供するものであ
る。
（問題点を解決するための手段〕
上記の目的を達成するために、ドレインｆｉＪｌ域にの
みチャネル側端部に低濃度不純物領域を設けたＭＯＳ型
電界効果トランジスタを作成するために、半導体基板の
第一導電型の領域上にゲート酸化膜を介してゲート電極
を形成する工程と、ゲート電極をマスクとしてソースお
よびドレイン領域に選択的に第二導電型のための不純物
を低濃度に導入する工程と、ゲート電極ならびにソース
およびドレイン領域を全面絶縁膜で被覆する工程と、ソ
ース領域上の前記絶縁膜を選択的に等方性エツチングで
除去する工程と、ドレイン領域上の前記絶縁膜を異方性
エツチングしてゲート電極のドレイン側側部に前記絶縁
膜を残存させる工程と、上面の絶縁膜の除去されたソー
ス領域および上面に絶縁膜の残存していないドレイン領
域部分に選択的に第二導電型のための不純物を高濃度に
導入する工程とを含むものとする。
みチャネル側端部に低濃度不純物領域を設けたＭＯＳ型
電界効果トランジスタを作成するために、半導体基板の
第一導電型の領域上にゲート酸化膜を介してゲート電極
を形成する工程と、ゲート電極をマスクとしてソースお
よびドレイン領域に選択的に第二導電型のための不純物
を低濃度に導入する工程と、ゲート電極ならびにソース
およびドレイン領域を全面絶縁膜で被覆する工程と、ソ
ース領域上の前記絶縁膜を選択的に等方性エツチングで
除去する工程と、ドレイン領域上の前記絶縁膜を異方性
エツチングしてゲート電極のドレイン側側部に前記絶縁
膜を残存させる工程と、上面の絶縁膜の除去されたソー
ス領域および上面に絶縁膜の残存していないドレイン領
域部分に選択的に第二導電型のための不純物を高濃度に
導入する工程とを含むものとする。
（作用］
絶縁膜堆積後ゲート電極側部のサイドウオールは選択的
異方性エツチングによりドレイン領域側にのみ形成し、
ソース領域側には選択的等方性エツチングによりサイド
ウオールが形成されないようにし、サイドウオールのな
い状態での低濃度不純物導入工程と、サイドウオールの
ある状態での高濃度不純物導入工程との組合せにより、
ドレイン領域にのみ端部に低濃度不純物領域を設けたし
ＤＤ構造を有するＭＯ５型電界効果トランジスタが構成
される。
異方性エツチングによりドレイン領域側にのみ形成し、
ソース領域側には選択的等方性エツチングによりサイド
ウオールが形成されないようにし、サイドウオールのな
い状態での低濃度不純物導入工程と、サイドウオールの
ある状態での高濃度不純物導入工程との組合せにより、
ドレイン領域にのみ端部に低濃度不純物領域を設けたし
ＤＤ構造を有するＭＯ５型電界効果トランジスタが構成
される。
第１図（ａ）〜劉は本発明の一実施例のＭＯＳ型ＦＥＴ
の作成工程を示すもので、第２図と共通の部分には同一
の符号を付している。まず、Ｐ−型シリコン基板１表面
をゲート酸化膜２で被覆後その上に多結晶シリコンゲー
ト電極３を形成し、加速電圧４０ｋｅＶ、ドーズｔｌ×
１０１！１−寡でＰ”（りん）をセルファライン法によ
り、比較的低濃度にイオン打込みする （図ａ）０次に
減圧ＣＶＤ法によりＳｉｎ！膜８を堆積した後（図ｂ）
、フォトリソグラフィ法によりドレイン領域とゲート電
極の一部分をフォトレジスト９で覆い （図Ｃ）、ウェ
ット・エツチングによりフォトレジスト９で覆われてい
ない部分のＣＶＤ５ｌＯ＊膜８を等友釣にエツチングす
る （図ｄ）、次に、フォトレジスト９を除去した後、
反応性イオンエツチング（ＲＩ Ｂ）によってＣＶＤ５
ｉＯよｌｌ１８をエツチングすることにより、ゲート電
極３のドレイン側側部にサイドウオール４を形成する
（図θ）次いで、今度は加速電圧８０ｋｅＶ、ドーズ量
ＩＸＩＯＩＳｃｍ−”でＡｓ” （ヒ素）７２ヲケー
ト電極３とサイドウオール４をマスクとして高濃度に打
込む（図ｆ）、その後熱処理を加えることにより、ソー
ス領域１１には高濃度Ｎ型拡散層６、ドレイン領域１２
には低濃度Ｎ型拡散層５と高濃度以上の方法によれば、
第１図Ｔｏ）の工程におけるフォトリソグラフィの加工
精度が比較的悪い場合も、低濃度Ｎ型不純物碩域５の面
積はこの加工精度に依存せず、サイドウオール４によっ
て覆われた部分の面積によって再現性良く制御できるた
め、ドレイン部の低濃度不純物領域の抵抗値のばらつき
が小さくなる。
の作成工程を示すもので、第２図と共通の部分には同一
の符号を付している。まず、Ｐ−型シリコン基板１表面
をゲート酸化膜２で被覆後その上に多結晶シリコンゲー
ト電極３を形成し、加速電圧４０ｋｅＶ、ドーズｔｌ×
１０１！１−寡でＰ”（りん）をセルファライン法によ
り、比較的低濃度にイオン打込みする （図ａ）０次に
減圧ＣＶＤ法によりＳｉｎ！膜８を堆積した後（図ｂ）
、フォトリソグラフィ法によりドレイン領域とゲート電
極の一部分をフォトレジスト９で覆い （図Ｃ）、ウェ
ット・エツチングによりフォトレジスト９で覆われてい
ない部分のＣＶＤ５ｌＯ＊膜８を等友釣にエツチングす
る （図ｄ）、次に、フォトレジスト９を除去した後、
反応性イオンエツチング（ＲＩ Ｂ）によってＣＶＤ５
ｉＯよｌｌ１８をエツチングすることにより、ゲート電
極３のドレイン側側部にサイドウオール４を形成する
（図θ）次いで、今度は加速電圧８０ｋｅＶ、ドーズ量
ＩＸＩＯＩＳｃｍ−”でＡｓ” （ヒ素）７２ヲケー
ト電極３とサイドウオール４をマスクとして高濃度に打
込む（図ｆ）、その後熱処理を加えることにより、ソー
ス領域１１には高濃度Ｎ型拡散層６、ドレイン領域１２
には低濃度Ｎ型拡散層５と高濃度以上の方法によれば、
第１図Ｔｏ）の工程におけるフォトリソグラフィの加工
精度が比較的悪い場合も、低濃度Ｎ型不純物碩域５の面
積はこの加工精度に依存せず、サイドウオール４によっ
て覆われた部分の面積によって再現性良く制御できるた
め、ドレイン部の低濃度不純物領域の抵抗値のばらつき
が小さくなる。
なお、王妃の実施例では低濃度不純物導入を高濃度不純
物導入より前に行っているが、ドレイン領域側にサイド
ウオールを形成しての高濃度不純物導入を先に行い、サ
イドウオールを除いての低濃度不純物導入を後に行って
もよい。
物導入より前に行っているが、ドレイン領域側にサイド
ウオールを形成しての高濃度不純物導入を先に行い、サ
イドウオールを除いての低濃度不純物導入を後に行って
もよい。
本発明によれば、ゲート電極のドレインＨ域側部にのみ
絶縁膜のサイドウオールを異方性エツチングで形成し、
ソース領域上の絶縁膜除去の際にはドレイン領域上をマ
スクして等方性エツチングすることによりサイドウオー
ルを形成しないことにより、サイドウオール利用の低濃
度不純物領域と高濃度不純物領域との二重構造をドレイ
ン領域にのみ形成できるので、相互コンダクタンスが向
上し、しかもバターニングの加工精度によりオン状態の
ソース・ドレイン間の直列抵抗がばらつくことのないＬ
ＤＤ構造ＭＯＳ型ＦＩＥＴを含む半導体集積回路ＫＷを
再現性よく製造することができる。
絶縁膜のサイドウオールを異方性エツチングで形成し、
ソース領域上の絶縁膜除去の際にはドレイン領域上をマ
スクして等方性エツチングすることによりサイドウオー
ルを形成しないことにより、サイドウオール利用の低濃
度不純物領域と高濃度不純物領域との二重構造をドレイ
ン領域にのみ形成できるので、相互コンダクタンスが向
上し、しかもバターニングの加工精度によりオン状態の
ソース・ドレイン間の直列抵抗がばらつくことのないＬ
ＤＤ構造ＭＯＳ型ＦＩＥＴを含む半導体集積回路ＫＷを
再現性よく製造することができる。
第１図（ａｌ〜ｆｔ＋は本発明の一実施例のＭＯＳ型Ｆ
ＥＴ作成工程を順次示す断面図、第２図（ａ）〜（ｄｌ
は従来のＭＯＳ型Ｆ’ＥＴ作成工程を順次示す断面図で
ある。 ｌ：Ｐ型シリコン基板、゛２：ゲート酸化膜、３：ゲー
ト電極、４：サイドウオール、５：低濃度拡散層、６：
高濃度拡散層、８：５ｉＯｚ膜、９：フォトレジスト、
１１：ソース領域、１２ニドレイン領域。 １１２図
ＥＴ作成工程を順次示す断面図、第２図（ａ）〜（ｄｌ
は従来のＭＯＳ型Ｆ’ＥＴ作成工程を順次示す断面図で
ある。 ｌ：Ｐ型シリコン基板、゛２：ゲート酸化膜、３：ゲー
ト電極、４：サイドウオール、５：低濃度拡散層、６：
高濃度拡散層、８：５ｉＯｚ膜、９：フォトレジスト、
１１：ソース領域、１２ニドレイン領域。 １１２図
Claims (1)
- １）ドレイン領域にのみチャネル側端部に低濃度不純物
領域を設けたＭＯＳ型電界効果トランジスタを作成する
ために、半導体基板の第一導電型の領域の上にゲート酸
化膜を介してゲート電極を形成する工程と、ゲート電極
をマスクとしてソースおよびドレイン領域に選択的に第
二導電型のための不純物を低濃度に導入する工程と、ゲ
ート電極ならびにソースおよびドレイン領域を全面絶縁
膜で被覆する工程と、ソース領域上の前記絶縁膜を選択
的に異方性エッチングしてゲート電極のドレイン側側部
に前記絶縁膜を残存させる工程と、上面の絶縁膜の除去
されたソース領域および上面に絶縁膜の残存していない
ドレイン領域部分に選択的に第二導電型のための不純物
を高濃度に導入する工程を含むことを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26054187A JPH01101667A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26054187A JPH01101667A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101667A true JPH01101667A (ja) | 1989-04-19 |
Family
ID=17349394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26054187A Pending JPH01101667A (ja) | 1987-10-15 | 1987-10-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223927B1 (ko) * | 1996-07-31 | 1999-10-15 | 구본준 | 전계 효과 트랜지스터 및 그 제조방법 |
| JP2006519699A (ja) * | 2003-03-06 | 2006-08-31 | デンツプライ インターナショナル インコーポレーテッド | 分配及び混合用チップ |
| JP2007054787A (ja) * | 2005-08-26 | 2007-03-08 | Polymer Systems:Kk | 吐出ガン用ヘッド |
-
1987
- 1987-10-15 JP JP26054187A patent/JPH01101667A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223927B1 (ko) * | 1996-07-31 | 1999-10-15 | 구본준 | 전계 효과 트랜지스터 및 그 제조방법 |
| JP2006519699A (ja) * | 2003-03-06 | 2006-08-31 | デンツプライ インターナショナル インコーポレーテッド | 分配及び混合用チップ |
| JP2007054787A (ja) * | 2005-08-26 | 2007-03-08 | Polymer Systems:Kk | 吐出ガン用ヘッド |
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