JPH0254935A

JPH0254935A - Ｍｉｓ型トランジスタの製造方法

Info

Publication number: JPH0254935A
Application number: JP20612188A
Authority: JP
Inventors: Hideharu Nakajima; 中嶋　英晴
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-08-19
Filing date: 1988-08-19
Publication date: 1990-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は高濃度不純物領域と低濃度不純物領域を共に有
するＭＴＳ型トランジスタの製造方法に関する。

〔発明の概要〕

本発明は、ゲート電極とセルファラインでソース・ドレ
イン領域を形成するＭＩＳ型トランジスタの製造方法に
おいて、ゲート電極とセルファラインで高濃度のソース
・ドレイン領域を形成し、そのゲート電極上に該ゲート
電極のパターンより幅の狭い第２のマスクを形成し、こ
の第２のマスクを利用しながらゲート電極の一部を透過
させて低濃度のソース・ドレイン領域を形成することに
より、プロセスの簡素化を図ると共に製造される素子の
特性も向上させるものである。

［従来の技術〕短チャンネル化に起因したドレイン領域付近の電界集中
を緩和させる技術としてＬＤＤ　（ライトリイ・ドープ
ト・ドレイン）構造のＭＩＳ型トランジスタが知られて
いる。

第３図は一般的なＬＤＤ構造のＭｏ３）ランジスタであ
り、シリコン基板３５上にゲート酸化膜３６を介してゲ
ート電極３１が設けられ、そのゲート電極３１０両側壁
に形成されたサイドウオール３２によって、ゲート電１
ｆｘ３１と整合して形成された低濃度不純物領域３３と
高濃度不純物領域３４がオフセントされる。

第４図は所謂ＤＤＤ構造（２重拡散）のＭＯＳトランジ
スタであり、２種の不純物の拡散速度の違いから低濃度
不純物領域４３と高濃度不純物領域４４を形成する。

また、ゲートとドレインをオーバーラツプしたＬＤＤ構
造の素子もその製造方法と共に知られてオリ、例えばｒ
ＴＩＩＥ　ＩＭＰＡＣＴ　ＯＦ　ＧＡＴＥ−ＤＲＡＩＮ
　０ＶＥＲＬＡＰＰＥＤ　　ＬＤＤ　　（ＧＯＬＤ）　
　ＦＯＲＤＥＥＰ　　ＳＵＢＭＩＣＲＯＮ　　ＶＬＳＩ
’ＳＪ　、ＩＥＤＭ　８７．ｐｐ、３８〜４１．論文番
号３．１にその技術が紹介されている。

また、１．、　Ｄ　Ｄ構造のＭｏＳトランジスタの製造
方法として、第５図ａ、第５図すに示す方法がある。第
５図ａに示すように、シリコン基板５１上にゲート酸化
膜５２．ゲート電極層５３を積層し、その上部に絶縁膜
からなるマスク５４を形成する。

このマスク５４を用いてゲート電極層５３を透過しなが
ら低濃度不純物領域５５を形成する。次に、第５図すに
示すように、そのマスク５４の側壁にサイドウオール５
６を形成すると共にゲート電極層５３をバターニングす
る。そして、そのサイドウオール５６によるオフセット
から高濃度不純物領域５７を形成する。

〔発明が解決しようとする課題〕

ところが、第３図に示したＬＤＤ構造のＭＯＳトランジ
スタでは、サイドウオール３２の下部に低濃度不純物領
域３３があり、拡散抵抗が大きくなると共に、そのサイ
ドウオール３２に電荷がトラップされて闇値電圧■いの
変動やｌｄｓが小さくなる等の特性の変動が生し易い。

また、第４図に示したＤＤＤ構造のＭｏ３）ランジスタ
では、ゲート電極４１がオーバーラツプすることがらＬ
ＤＤ構造のような特性変動の問題はないが、熱処理によ
って低？！４慶不純物領域４３の拡散を図るため、熱処
理が多くなるのみならず、十分な低濃度不純物領域４３
の領域（大きさ）を得ることが難しい。

また、上記文献記載のゲートとドレインをオーバーラツ
プしたＬＤＤ構造の素子では、自然酸化膜を用いてエン
チングを停止さ−ヒる等の工程が必要であり、その工程
が複雑化する。

また、第５図ａ、第５図すに示したＭＯＳトランジスタ
では、低濃度不純物領域５５と高濃度不純物領域５７の
オフセットを図るためにサイドウオール５６が形成され
る。このためサイドウオール５６の形成のための工程が
必要である。さらに低濃度不純物領域５５のイオン注入
は、絶縁膜からなるマスク５４を用いるが、ぞのマスク
５４自体のバターニングはりソグラフィの限界（ａ　Ｎ
　、に制限され、非常に微細なチャンネル長のトランジ
スタを得ることが困難である。

そこで、本発明は上述の技術的な課題に鑑み、特性に優
れた素子を製造すると共にそのプロセスの簡素化も実現
するようなＭＩＳ型トランジスタの製造方法の提供を目
的とする。

〔課題を解決するための手段）上述の目的を達成するために、本発明のＭＩＳ型トラン
ジスタの製造方法では、まず、半導体凸体上に絶縁膜を
介して形成したゲート電極層を第１のマスクを用いてエ
ンチングすることによりゲート電極を形成すると共に、
上記第１のマスク若しくは上記ゲーＸＭ極をマスクにし
て高濃度のソース・ドレイン領域を形成する。その高濃
度のソース・ドレイン領域の形成はイオン注入から行う
ことができ、第１のマスクをイオン注入のマスクとする
場合では、イオン注入後にゲート電極のパターニングを
行っても良い。この工程では、ゲート電極上に第１のマ
スクを残しておくことができる。次に、上記ゲート電極
よりもパターン幅の狭い第２のマスクをゲート電極上に
形成する。この第２のマスクは、ゲート電極上の第１の
マスクをそのまま加工したものでも良く、その場合、酸
素プラズマ処理やウェットエンチング等でパターン幅を
狭く加工する。次に、上記第２のマスクを不純物の導入
のマスクにして、且つ上記第２のマスクが形成されてい
ない上記ゲート電極の部分で不純物を透過させて低濃度
のソース・ドレイン領域を形成する。

〔作用〕

第２のマスクをゲート電極よりもパターン幅を狭く形成
して、低濃度のソース・ドレイン領域を形成するための
イオン注入を上記第２のマスクが形成されていない上記
ゲートｕｆｆ極の部分で不純物を透過させながら行うこ
とで、ゲート電極の下部に低濃度のソース・ドレイン領
域の一部が形成されゲートとドレインがオーバーラツプ
した構造が１１られる。工程上は、第１のマスク形成後
、幅の狭い第２のマスクを形成すれば良く、サイドウオ
ールや多くの熱処理を必要としない。また、第２のマス
クはそのパターンの幅が第１のパターンより狭いため、
リソグラフィーの限界以下の微細なチャンネル長の素子
を得ることもできる。

〔実施例］本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例はＬＤＤ構造のＭＯＳ）ランジスタの例であり
、酸素プラズマ処理から微細な第２のマスクを第１のマ
スクから形成する例である。以下、本実施例を第１図ａ
〜第１図Ｃを参照しながら説明する。

まず、第１図ａに示すように、ｐ型のシリコン基板Ｉの
表面にフィールド酸化膜２を選択的に形成し、図示を省
略するがフィールド酸化膜２以外の基板表面にゲート酸
化膜を形成する。フィールド酸化膜２の下部には、チャ
ンネルストッパー領域も形成される。

そして、全面にゲート電極層を形成する。ゲート電極層
は、例えば不純物を含有したポリシリコン層やノリサイ
ド層或いはポリサイド構造の層等を用いて構成すること
ができる。また、例えば膜厚は３０００人程度である。

次に、レジスト膜が形成され、これをパターニングして
第１のマスク４を得る。第１のマスク４のパターン幅ｐ
ｌはリソグラフィーの限界の値とすることができ、本実
施例のＭ　Ｉ　Ｓ型トランジスタの製造方法では、後述
するように、このような限界値１．であっても更に狭い
低濃度のソース・ドレイン領域の間隔を得ることができ
る。次に、第１のマスク４をマスクにして異方性エツチ
ングを行う。この異方性エツチングによって、ゲート電
極層からゲート電極３が形成される。

次に、第１のマスク４をマスクとしながら、イオン注入
を行う、このイオン注入で高濃度のソース・ドレイン領
域を形成するための不純物例えば砒素が打ち込まれる。

その条件を例示すると、７０ｋｅＶ、５Ｘ１０”／ｃＩ
ａの条件とされる。このイオン注入はゲート電極３とも
セルファラインとなり、フィールド酸化膜２が形成され
ていることから、他のマスクは不変である。

次に、第１図すに示すように、酸素プラズマ処理（アッ
シング）によって第１のマスク４を後退させ、第２のマ
スク５を形成する。この酸素プラズマ処理によって、ゲ
ート電極３よりもパターン幅の狭いすなわちリソグラフ
ィーの限界値２□より細い第２のマスク５がゲート電極
３上に形成されることになる。

そして、リンのイオン注入を上記第２のマスク５をマス
クにして、且つ上記第２のマスク５が形成されていない
上記ゲート電極３の部分で不純物を透過させて行う。そ
のイオン注入の条件は、例えば２００ｋｅＶ、５ＸＩＯ
”／ｃ４の条件とされ、低濃度のソース・ドレイン領域
を形成するための不純物がシリコン基板ｌに打ち込まれ
る。このイオン注入によって、ゲート電極３の両端部で
は、ゲート電極とソース・ドレイン領域の一部が重なる
ことになる。従って、動作時には、低濃度のソース・ド
レイン領域の表面は、ゲート電圧に応じてインバージョ
ンとなり、拡散抵抗が問題とならない。また、サイドウ
オール等がないため、工程が簡略化され、閾値電圧■い
やｌｄｓの変動が問題とならない。

次に、上記第２のマスク５が除去され、第１図Ｃに示す
ように、素子の完成のための眉間絶縁膜６が形成される
と共に、Ａ１等からなる配線層７が所要の構造となるよ
うに形成される。また、各砒素、リンが打ち込まれた領
域は、アニールされて、それぞれ高濃度ソース・ドレイ
ン領域８，８、低濃度ソース・ドレイン領域９．９とし
て機能する。

このような工程から本実施例のＭＩＳ型トランジスタの
製造方法は、レジスト膜からなる第１のマスク４をその
まま酸素プラズマ処理にて後退させて第２のマスク５を
形成している。従って、単に酸素プラズマ処理だけで、
高濃度ソース・ドレイン領域８．８と低濃度ソース・ド
レイン領域９゜９のオフセットを図ることができ、サイ
ドウオール等を形成する構造に比較して、十分に面素化
されたプロセスとなる。また、本実施例のＭＩＳ型トラ
ンジスタの製造方法は、ゲート電極３と低濃度ソース・
ドレイン領域９．９がオーバーラツプする構造のＭｉｓ
）ランジスタを製造するため、その素子特性の変動を抑
えることも可能である。

また、本実施例のＭＩＳ型トランジスタの製造方法は、
多（の熱処理を要しないで、酸素プラズマ処理のコント
ロールで、所要の拡がりを持った低濃度ソース・ドレイ
ン領域９．９を基板に形成することができ、しかもその
領域のサイズを自由に制御することができる。

なお、上述の実施例では、高濃度のソース・ドレイン領
域を形成するためのイオン注入の前に、ゲート電極のパ
ターニングを行ったが、先に第１のマスクを利用して高
濃度のソース・ドレイン領域を形成するためのイオン注
入を行い、その後、ゲート電極３のパターニングを行う
ようにしても良い、また、第２のマスク５の形成にウェ
ントエンチング等を用いても良く、第１のマスク４と独
立して第２のマスク５を形成することも可能である。

第２の実施例第２の実施例は、第１の実施例の変形例であって、第２
のマスクを用いて、ゲート電極の上端の角部を除去した
ＭＩＳ型トランジスタの製造方法の例である。

第１の実施例と同様に、第１のマスク４をマスクとして
ゲート電極のパターニングと高濃度のソース・ドレイン
領域を形成するためのイオン注入を行い、その後、酸化
プラズマ処理して第２のマスク５を形成している。

そして、第２図に示すように、ゲート電極３の第２のマ
スク５の端部よりも横方向に張り出した部分をその表面
から等方性酸いは異方性のエツチングで除去し、ゲート
電極３に窪み２０，２０を形成する。そして、上記第２
のマスク５をリンのイオン注入のマスクにすると共に、
上記第２のマスク５が形成されていない上記ゲート電極
３の部分で窪み２０．２０を介して不純物を透過させ、
低濃度のソース・ドレイン領域をシリコン基板１に形成
する。

そして、マスク５の除去、及び層間絶縁膜、配線層等の
形成を行い、ＭＩＳ型トランジスタを完成する。

このような第２の実施例のＭＩＳ型トランジスタの製造
方法では、窪み２０．２０が形成された分だけ小さなエ
ネルギーでイオン注入して、低濃度のソース・ドレイン
領域を形成するごとができ、その低濃度のソース・ドレ
イン領域が浅くできることから、特にパンチスルーに有
効である。また、ゲート電極３の角部に窪み２０，２０
が形成されることで、ゲート電極３とその上部の配ｖＡ
層との間の層間耐圧も向上し得る。

〔発明の効果］本発明のＭＩＳ型トランジスタの製造方法は、ゲート電
極よりもパターン幅の狭い第２のマスクを用いて低濃度
のソース・ドレイン領域を形成するため、特性の良好な
ゲートとドレインがオーバーランプした構造の素子を得
ることができる。また、このような構造の素子を製造す
るに際して、サイドウオールや自然酸化膜の形成、或い
は長時間に亘る熱処理等は不要であり、プロセスの面素
化が実現される。さらに、低濃度のソース・ドレイン領
域の寸法制御も容易に行なえる。

■・・・シリコン基板３・・・ゲート電極４・・・第１のマスク５・・・第２のマスク８・・・高濃度のソース・９・・・低濃度のソース・ドレイン領域ドレイン領域

Claims

【特許請求の範囲】半導体基体上に絶縁膜を介して形成したゲート電極層を
第１のマスクを用いてエッチングすることによりゲート
電極を形成すると共に、上記第１のマスク若しくは上記
ゲート電極をマスクにして高濃度のソース・ドレイン領
域を上記半導体基体に形成する工程と、上記ゲート電極よりもパターン幅の狭い第２のマスクを
ゲート電極上に形成する工程と、上記第２のマスクを不純物の導入のマスクにして、且つ
上記第２のマスクが形成されていない上記ゲート電極の
部分で不純物を透過させて低濃度のソース・ドレイン領
域を上記半導体基板に形成する工程とを具備するＭＩＳ
型トランジスタの製造方法。