JPH05283688A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH05283688A JPH05283688A JP4108516A JP10851692A JPH05283688A JP H05283688 A JPH05283688 A JP H05283688A JP 4108516 A JP4108516 A JP 4108516A JP 10851692 A JP10851692 A JP 10851692A JP H05283688 A JPH05283688 A JP H05283688A
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Abstract
(57)【要約】
【目的】 この発明の目的は、パンチスルー耐圧を高く
しかつショートチャネル効果を少なくするとともに、ソ
ース・基板間とドレイン・基板間の接合容量を小さくし
て動作速度を速くさせことにある。 【構成】 ソース・ドレインとなるｎ型高濃度の不純物
活性層４，５よりもチャネルよりで、低濃度ソース・ド
レイン層６の下側に、パンチスルーストッパとなるｐ+
不純物活性層７が形成されており、ソース・ドレイン
４，５からチャネル方向への空乏層の拡がりが抑えられ
る一方、ソース・ドレイン４，５はパンチスルーストッ
パ７に囲まれておらず基板１に接しているため、空乏層
の深さ方向への拡がりが大きく、ソース・基板間とドレ
イン・基板間の接合容量は小さい。
しかつショートチャネル効果を少なくするとともに、ソ
ース・基板間とドレイン・基板間の接合容量を小さくし
て動作速度を速くさせことにある。 【構成】 ソース・ドレインとなるｎ型高濃度の不純物
活性層４，５よりもチャネルよりで、低濃度ソース・ド
レイン層６の下側に、パンチスルーストッパとなるｐ+
不純物活性層７が形成されており、ソース・ドレイン
４，５からチャネル方向への空乏層の拡がりが抑えられ
る一方、ソース・ドレイン４，５はパンチスルーストッ
パ７に囲まれておらず基板１に接しているため、空乏層
の深さ方向への拡がりが大きく、ソース・基板間とドレ
イン・基板間の接合容量は小さい。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】従来、短チャネルトランジスタのドレイ
ン部の電界を緩和する構造として、図１３に示すような
ソース・ドレイン構造を有するＬＤＤ（Lightly Doped
Drain）トランジスタが提案されている（IEEE TRANSACT
IONS ON ELECTRON DEVICES, VOL. ED-29, NO. 4, 1982)
。
ン部の電界を緩和する構造として、図１３に示すような
ソース・ドレイン構造を有するＬＤＤ（Lightly Doped
Drain）トランジスタが提案されている（IEEE TRANSACT
IONS ON ELECTRON DEVICES, VOL. ED-29, NO. 4, 1982)
。
【０００３】このトランジスタは、例えば、ｐ型半導体
基板１上に、ゲート酸化膜２を介して、ゲート電極３が
設けられ、このゲート電極３の左右両側に、ソース・ド
レインとなるｎ型高濃度の不純物活性領域４，５がそれ
ぞれ設けられている。これらｎ型不純物活性領域４，５
に隣接して、チャネル側には低濃度のｎ- 不純物活性領
域６がそれぞれ形成されている。
基板１上に、ゲート酸化膜２を介して、ゲート電極３が
設けられ、このゲート電極３の左右両側に、ソース・ド
レインとなるｎ型高濃度の不純物活性領域４，５がそれ
ぞれ設けられている。これらｎ型不純物活性領域４，５
に隣接して、チャネル側には低濃度のｎ- 不純物活性領
域６がそれぞれ形成されている。
【０００４】さらに、このＬＤＤ構造において、ソース
・ドレイン４，５の空乏層の拡がりを抑える構造とし
て、図１４に示すようなソース・ドレイン構造を有する
ＤＩ−ＬＤＤ(Double Implanted-LDD)トランジスタが提
案されている(VLSI SymposiumTechnical Digest, p42,
1982)。
・ドレイン４，５の空乏層の拡がりを抑える構造とし
て、図１４に示すようなソース・ドレイン構造を有する
ＤＩ−ＬＤＤ(Double Implanted-LDD)トランジスタが提
案されている(VLSI SymposiumTechnical Digest, p42,
1982)。
【０００５】このＤＩ−ＬＤＤ構造は、ソース・ドレイ
ン４，５を囲むように、上記基板１と同導電型の不純物
がイオン注入（ハローイオン注入）されて、パンチスル
ーストッパとなるｐ+型不純物活性領域１７，１７が形
成されたもので、ソース・ドレイン４，５間のパンチス
ルーを防ぎ、かつ、しきい値電圧Ｖｔやサブスレッショ
ルドスイング等のショートチャネル効果を少なくする効
果があり、トランジスタの短チャネル化に非常に有効で
ある。
ン４，５を囲むように、上記基板１と同導電型の不純物
がイオン注入（ハローイオン注入）されて、パンチスル
ーストッパとなるｐ+型不純物活性領域１７，１７が形
成されたもので、ソース・ドレイン４，５間のパンチス
ルーを防ぎ、かつ、しきい値電圧Ｖｔやサブスレッショ
ルドスイング等のショートチャネル効果を少なくする効
果があり、トランジスタの短チャネル化に非常に有効で
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、このＤ
Ｉ−ＬＤＤ構造はハローイオン注入の注入ドーズ量をあ
まり多くすることができなかった。
Ｉ−ＬＤＤ構造はハローイオン注入の注入ドーズ量をあ
まり多くすることができなかった。
【０００７】すなわち、この構造においては、上述のご
とくソース・ドレイン４，５の空乏層の拡がりが抑えら
れるため、ハローイオン注入の注入ドーズ量を増やして
パンチスルー耐圧を高くしようとすると、ソース４と基
板１間とドレイン５と基板１間の接合容量が大きくなっ
て動作速度が遅くなるからである。
とくソース・ドレイン４，５の空乏層の拡がりが抑えら
れるため、ハローイオン注入の注入ドーズ量を増やして
パンチスルー耐圧を高くしようとすると、ソース４と基
板１間とドレイン５と基板１間の接合容量が大きくなっ
て動作速度が遅くなるからである。
【０００８】この点に関して、ソース４側にだけハロー
注入を行った非対称構造のトランジスタも提案されてい
るが（IEDM Technical Digest, p.617, 1989) 、この非
対称構造トランジスタにあっては、回路設計上の制約が
多くなる上に、ソース４とドレイン５が入れ替わるパス
トランジスタには用いることができない。
注入を行った非対称構造のトランジスタも提案されてい
るが（IEDM Technical Digest, p.617, 1989) 、この非
対称構造トランジスタにあっては、回路設計上の制約が
多くなる上に、ソース４とドレイン５が入れ替わるパス
トランジスタには用いることができない。
【０００９】本発明は、上記のような問題点を解消する
ためになされたものであって、その目的とするところ
は、ＭＯＳトランジスタのパンチスルー耐圧を高くし、
かつ、しきい値電圧やサブスレッショルドスイング等の
ショートチャネル効果を少なくでき、しかも、ソース・
基板間とドレイン・基板間の接合容量を小さくして動作
速度を速くさせることができるＬＤＤＭＯＳトランジス
タとその製造方法を提供することにある。
ためになされたものであって、その目的とするところ
は、ＭＯＳトランジスタのパンチスルー耐圧を高くし、
かつ、しきい値電圧やサブスレッショルドスイング等の
ショートチャネル効果を少なくでき、しかも、ソース・
基板間とドレイン・基板間の接合容量を小さくして動作
速度を速くさせることができるＬＤＤＭＯＳトランジス
タとその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、本発明に係るＭＯＳ型半導体装置は、一導電型の半
導体基板上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極と、このゲート電極の左
右両側に形成されソース・ドレイン領域となる他導電型
の高濃度不純物活性領域と、この高濃度不純物活性領域
に隣接してチャネル側に位置するように形成され、前記
高濃度不純物活性領域より不純物濃度が低い他導電型の
低濃度不純物活性領域と、この低濃度不純物活性領域の
下側に接し且つ、この低濃度不純物活性領域と同程度の
幅に形成され、前記半導体基板よりも不純物濃度が高い
一導電型の不純物活性領域と、を備えてなることを特徴
とする
め、本発明に係るＭＯＳ型半導体装置は、一導電型の半
導体基板上に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極と、このゲート電極の左
右両側に形成されソース・ドレイン領域となる他導電型
の高濃度不純物活性領域と、この高濃度不純物活性領域
に隣接してチャネル側に位置するように形成され、前記
高濃度不純物活性領域より不純物濃度が低い他導電型の
低濃度不純物活性領域と、この低濃度不純物活性領域の
下側に接し且つ、この低濃度不純物活性領域と同程度の
幅に形成され、前記半導体基板よりも不純物濃度が高い
一導電型の不純物活性領域と、を備えてなることを特徴
とする
【００１１】また、本発明のＭＯＳ型半導体装置の製造
方法は、一導電型の半導体基板上に形成された前記ゲー
ト電極の側壁に、サイドウォールを形成する工程と、前
記ゲート電極及びサイドウォールをマスクとして前記半
導体基板に他導電型の不純物をイオン注入する工程と、
前記半導体基板上において、前記ゲート電極およびサイ
ドウォールの両方を除く部分に、イオン注入のマスクと
なる材料を形成するとともに、前記サイドウォールのみ
選択的に除去する工程と、前記ゲート電極及びマスク材
をマスクとして他導電型の不純物を前記半導体基板にイ
オン注入する工程と、前記ゲート電極及びマスク材をマ
スクとして一導電型の不純物を前記半導体基板にイオン
注入する工程と、熱処理を加えてイオン注入した不純物
を活性化する工程とことを特徴とする。
方法は、一導電型の半導体基板上に形成された前記ゲー
ト電極の側壁に、サイドウォールを形成する工程と、前
記ゲート電極及びサイドウォールをマスクとして前記半
導体基板に他導電型の不純物をイオン注入する工程と、
前記半導体基板上において、前記ゲート電極およびサイ
ドウォールの両方を除く部分に、イオン注入のマスクと
なる材料を形成するとともに、前記サイドウォールのみ
選択的に除去する工程と、前記ゲート電極及びマスク材
をマスクとして他導電型の不純物を前記半導体基板にイ
オン注入する工程と、前記ゲート電極及びマスク材をマ
スクとして一導電型の不純物を前記半導体基板にイオン
注入する工程と、熱処理を加えてイオン注入した不純物
を活性化する工程とことを特徴とする。
【００１２】
【作用】ソース・基板間およびドレイン・基板間の空乏
層容量Ｃdep は、基板がｐ型半導体の場合、数式１によ
り表される。
層容量Ｃdep は、基板がｐ型半導体の場合、数式１によ
り表される。
【００１３】
【数１】Ｃdep ＝√ｑεＮａ／２・Ｖbi
【００１４】ここに、Ｎａはアクセプタ濃度で、ＤＩ−
ＬＤＤ構造のように、ハロー注入により高濃度ソース・
ドレイン領域がパンチスルーストッパに囲まれた構造で
は、Ｎａ＞Ｎsub となる。一方、ハロー注入のない通常
のＬＤＤ構造は、Ｎａ＝Ｎsub となり、ＤＩ−ＬＤＤ構
造に比べ、空乏層容量は小さくなる。
ＬＤＤ構造のように、ハロー注入により高濃度ソース・
ドレイン領域がパンチスルーストッパに囲まれた構造で
は、Ｎａ＞Ｎsub となる。一方、ハロー注入のない通常
のＬＤＤ構造は、Ｎａ＝Ｎsub となり、ＤＩ−ＬＤＤ構
造に比べ、空乏層容量は小さくなる。
【００１５】本発明のＬＤＤＭＯＳトランジスタは、高
濃度のソース・ドレイン領域がパンチスルーストッパに
囲まれていないため、数式１で、Ｎａ＝Ｎsub となり、
空乏層容量は、ハロー注入のない通常のＬＤＤ構造と同
程度に小さくなる。
濃度のソース・ドレイン領域がパンチスルーストッパに
囲まれていないため、数式１で、Ｎａ＝Ｎsub となり、
空乏層容量は、ハロー注入のない通常のＬＤＤ構造と同
程度に小さくなる。
【００１６】また、ソース・ドレイン間のパンチスルー
を防ぎ、しきい値電圧やサブスレッショルドスイングの
ショートチャネル効果を少なくするには、ソース・ドレ
インからチャネル方向への空乏層の延びを抑えれば良
い。
を防ぎ、しきい値電圧やサブスレッショルドスイングの
ショートチャネル効果を少なくするには、ソース・ドレ
インからチャネル方向への空乏層の延びを抑えれば良
い。
【００１７】この発明のＬＤＤＭＯＳトランジスタは、
高濃度ソース・ドレイン領域よりもチャネルよりで、低
濃度ソース・ドレイン領域の下にパンチスルーストッパ
が注入されているため、高濃度ソース・ドレイン領域お
よび低濃度ソース・ドレイン領域からチャネルへの空乏
層の拡がりを抑えることができ、ＤＩ−ＬＤＤＭＯＳト
ランジスタと同程度にまでパンチスルーを防ぎ、しきい
値電圧やサブスレッショルドスイングのショートチャネ
ル効果を少なくすることができる。
高濃度ソース・ドレイン領域よりもチャネルよりで、低
濃度ソース・ドレイン領域の下にパンチスルーストッパ
が注入されているため、高濃度ソース・ドレイン領域お
よび低濃度ソース・ドレイン領域からチャネルへの空乏
層の拡がりを抑えることができ、ＤＩ−ＬＤＤＭＯＳト
ランジスタと同程度にまでパンチスルーを防ぎ、しきい
値電圧やサブスレッショルドスイングのショートチャネ
ル効果を少なくすることができる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１９】本発明に係る一実施例であるＬＤＤＭＯＳ
トランジスタの構造を図１に示す。このトランジスタ
は、ｐ型半導体基板１上に、ゲート酸化膜２を介して、
ゲート電極３が設けられ、このゲート電極３の左右両側
に、ソース・ドレイン領域となる高濃度のｎ型不純物活
性領域４，５が設けられている。これらｎ型不純物活性
領域４，５に隣接して、チャネル側には低濃度のｎ- 型
不純物活性領域６がそれぞれ形成されている。また、こ
のｎ- 型不純物活性領域６の下側に接して、基板１より
不純物濃度が高い高濃度のｐ+ 型不純物活性領域７が形
成されている。
トランジスタの構造を図１に示す。このトランジスタ
は、ｐ型半導体基板１上に、ゲート酸化膜２を介して、
ゲート電極３が設けられ、このゲート電極３の左右両側
に、ソース・ドレイン領域となる高濃度のｎ型不純物活
性領域４，５が設けられている。これらｎ型不純物活性
領域４，５に隣接して、チャネル側には低濃度のｎ- 型
不純物活性領域６がそれぞれ形成されている。また、こ
のｎ- 型不純物活性領域６の下側に接して、基板１より
不純物濃度が高い高濃度のｐ+ 型不純物活性領域７が形
成されている。
【００２０】このｐ+ 型不純物活性領域７は、上記ｎ-
型不純物活性領域６と横方向が同じ位置でかつ深さ方向
が深い場所に位置して設けられ、その幅が上記ｎ- 型不
純物活性領域６と同程度に設定されている。
型不純物活性領域６と横方向が同じ位置でかつ深さ方向
が深い場所に位置して設けられ、その幅が上記ｎ- 型不
純物活性領域６と同程度に設定されている。
【００２１】次に、以上のように構成されたトランジス
タの製造方法について図２〜図１１参照して説明する。
タの製造方法について図２〜図１１参照して説明する。
【００２２】先ず、半導体基板１上に素子分離領域およ
びしきい値電圧を制御するためのチャネル注入を行った
後（図示せず）、ゲート酸化膜２、続いてゲート電極３
を形成する（図２参照）。
びしきい値電圧を制御するためのチャネル注入を行った
後（図示せず）、ゲート酸化膜２、続いてゲート電極３
を形成する（図２参照）。
【００２３】続いて、エッチングのストッパとなる窒化
シリコン（Ｓｉ3Ｎ4）膜８を堆積し（図３参照）、さら
に、ＣＶＤ法により多結晶シリコン９’を堆積し（図４
参照）、この後、異方性エッチングにより、上記多結晶
Ｓｉ膜９’をゲート電極３の側壁にのみ残して、サイド
ウォール９，９を形成する。
シリコン（Ｓｉ3Ｎ4）膜８を堆積し（図３参照）、さら
に、ＣＶＤ法により多結晶シリコン９’を堆積し（図４
参照）、この後、異方性エッチングにより、上記多結晶
Ｓｉ膜９’をゲート電極３の側壁にのみ残して、サイド
ウォール９，９を形成する。
【００２４】そして、ゲート電極３と、このゲート電極
横のサイドウォール（多結晶Ｓｉ）９，９とをマスクと
して、基板１に〜１０15ｃｍ-3の砒素（Ａｓ）イオンを
注入し、これにより、高濃度のｎ+ 型ソース・ドレイン
不純物層４’，５’を形成する（図５参照）。これらに
熱処理を加えてその活性化を行いソース・ドレイン領域
４、５を形成する。
横のサイドウォール（多結晶Ｓｉ）９，９とをマスクと
して、基板１に〜１０15ｃｍ-3の砒素（Ａｓ）イオンを
注入し、これにより、高濃度のｎ+ 型ソース・ドレイン
不純物層４’，５’を形成する（図５参照）。これらに
熱処理を加えてその活性化を行いソース・ドレイン領域
４、５を形成する。
【００２５】その後、ＣＶＤ法により、ＢＰＳＧ膜１０
を堆積し（図６参照）、リフローした後に、ゲート電極
３およびサイドウォール９，９が露出するまでＢＰＳＧ
膜１０をエッチバックする（図７参照）。
を堆積し（図６参照）、リフローした後に、ゲート電極
３およびサイドウォール９，９が露出するまでＢＰＳＧ
膜１０をエッチバックする（図７参照）。
【００２６】続いて、ゲート電極３横のサイドウォール
９，９を選択性のあるエッチング法により取り除き、ゲ
ート電極３横のサイドウォール９，９があった部分に窓
部を形成する（図８参照）。
９，９を選択性のあるエッチング法により取り除き、ゲ
ート電極３横のサイドウォール９，９があった部分に窓
部を形成する（図８参照）。
【００２７】然る後、ゲート電極３およびＢＰＳＧ膜１
０，１０をマスクとして、ゲート電極３横のサイドウォ
ール９，９をエッチング除去して形成された窓部へ、〜
１０14ｃｍ-3の燐（Ｐ）イオンを注入して、低濃度のｎ
- 型不純物層６’，６’を形成する（図９参照）。
０，１０をマスクとして、ゲート電極３横のサイドウォ
ール９，９をエッチング除去して形成された窓部へ、〜
１０14ｃｍ-3の燐（Ｐ）イオンを注入して、低濃度のｎ
- 型不純物層６’，６’を形成する（図９参照）。
【００２８】引き続いて、〜１０13ｃｍ-3のボロン
（Ｂ）イオンを、ｎ- 型不純物層６’よりも深い領域に
注入し、基板１よりも濃度の高いｐ+ 不純物層７’を形
成する（図１０参照）。
（Ｂ）イオンを、ｎ- 型不純物層６’よりも深い領域に
注入し、基板１よりも濃度の高いｐ+ 不純物層７’を形
成する（図１０参照）。
【００２９】最後に、ＢＰＳＧ膜１０，１０およびＳｉ
3Ｎ4層８をそれぞれエッチングにより除去し、熱処理を
加えてｎ- 型不純物層６’とｐ+ 型不純物層７’を活性
化して、ｎ- 型不純物活性領域６とｐ+ 型不純物活性領
域７とする（図１１参照）。
3Ｎ4層８をそれぞれエッチングにより除去し、熱処理を
加えてｎ- 型不純物層６’とｐ+ 型不純物層７’を活性
化して、ｎ- 型不純物活性領域６とｐ+ 型不純物活性領
域７とする（図１１参照）。
【００３０】続いて、以上のように構成されたＬＤＤＭ
ＯＳトランジスタの効果について説明する。
ＯＳトランジスタの効果について説明する。
【００３１】図１２は、デバイスシミュレーションによ
って算出した基板１内のポテンシャル分布図を示し、図
１２(a) は通常のＬＤＤＭＯＳトランジスタ（図１３の
構造）のもの、図１２(b) はハロー注入を行ったＤＩ−
ＬＤＤＭＯＳトランジスタ（図１４の構造）のもの、図
１２(c) は本発明によるＬＤＤＭＯＳトランジスタ（図
１の構造）のものをそれぞれ示し、各トランジスタのゲ
ート長は０．５μｍである。
って算出した基板１内のポテンシャル分布図を示し、図
１２(a) は通常のＬＤＤＭＯＳトランジスタ（図１３の
構造）のもの、図１２(b) はハロー注入を行ったＤＩ−
ＬＤＤＭＯＳトランジスタ（図１４の構造）のもの、図
１２(c) は本発明によるＬＤＤＭＯＳトランジスタ（図
１の構造）のものをそれぞれ示し、各トランジスタのゲ
ート長は０．５μｍである。
【００３２】ドレイン電圧を高くすると、ドレイン側の
空乏層がチャネル領域へ拡がり、ソース側の空乏層とつ
ながり、ソース側の電位障壁が低くなってパンチスルー
が生じる。
空乏層がチャネル領域へ拡がり、ソース側の空乏層とつ
ながり、ソース側の電位障壁が低くなってパンチスルー
が生じる。
【００３３】図１２(a) から明らかなように、通常のＬ
ＤＤ構造（図１３）では、ドレイン側の空乏層がソース
側の空乏層と完全につながっており、パンチスルーが生
じている。
ＤＤ構造（図１３）では、ドレイン側の空乏層がソース
側の空乏層と完全につながっており、パンチスルーが生
じている。
【００３４】一方、図１２(b) および図１２(c) から明
らかなように、ＤＩ−ＬＤＤＭＯＳトランジスタ( 図１
４) との本発明トランジスタ（図１）では、パンチスル
ーストッパの形成により、ソースおよびドレインの空乏
層のチャネル方向への拡がりが抑えられているため、ド
レイン側の空乏層とソース側の空乏層は完全に分離され
ている。したがって、これら両者ではパンチスルーが防
がれている。
らかなように、ＤＩ−ＬＤＤＭＯＳトランジスタ( 図１
４) との本発明トランジスタ（図１）では、パンチスル
ーストッパの形成により、ソースおよびドレインの空乏
層のチャネル方向への拡がりが抑えられているため、ド
レイン側の空乏層とソース側の空乏層は完全に分離され
ている。したがって、これら両者ではパンチスルーが防
がれている。
【００３５】一方、装置の動作速度を左右する接合容量
は、ソースおよびドレイン空乏層幅の逆数に比例する。
図１２(a) と図１２(c) から明らかなように、通常のＬ
ＤＤＭＯＳトランジスタ( 図１３) との本発明トランジ
スタ（図１）では、高濃度ソース・ドレイン領域が基板
に接しているため、空乏層の深さ方向への拡がりは大き
い。しかし、図１２(b) から分かるように、ＤＩ−ＬＤ
ＤＭＯＳトランジスタ( 図１４) では、高濃度ソース・
ドレイン領域が基板よりも濃度の高いパンチスルースト
ッパ領域に接しているため、空乏層は前記２者に比べ短
い。
は、ソースおよびドレイン空乏層幅の逆数に比例する。
図１２(a) と図１２(c) から明らかなように、通常のＬ
ＤＤＭＯＳトランジスタ( 図１３) との本発明トランジ
スタ（図１）では、高濃度ソース・ドレイン領域が基板
に接しているため、空乏層の深さ方向への拡がりは大き
い。しかし、図１２(b) から分かるように、ＤＩ−ＬＤ
ＤＭＯＳトランジスタ( 図１４) では、高濃度ソース・
ドレイン領域が基板よりも濃度の高いパンチスルースト
ッパ領域に接しているため、空乏層は前記２者に比べ短
い。
【００３６】以上のことから、本発明によるＬＤＤＭＯ
Ｓトランジスタは、パンチスルー耐性が高く、かつソー
ス・基板間およびドレイン・基板間の接合容量が少ない
という特性を持つことが分かる。また、チャネルへの空
乏層の拡がりが少ないことから、ショートチャネル効果
が少ないという特性を持つこともわかる。
Ｓトランジスタは、パンチスルー耐性が高く、かつソー
ス・基板間およびドレイン・基板間の接合容量が少ない
という特性を持つことが分かる。また、チャネルへの空
乏層の拡がりが少ないことから、ショートチャネル効果
が少ないという特性を持つこともわかる。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
高濃度ソース・ドレイン領域よりもチャネルよりで、低
濃度ソース・ドレイン領域の下にパンチスルーストッパ
が注入されているから、高濃度ソース・ドレイン領域お
よび低濃度ソース・ドレイン領域からチャネルへの空乏
層の拡がりを抑えることができ、ＤＩ−ＬＤＤＭＯＳト
ランジスタと同程度にまでパンチスルーを防ぎ、しきい
値電圧やサブスレッショルドスイングのショートチャネ
ル効果を少なくすることができる。
高濃度ソース・ドレイン領域よりもチャネルよりで、低
濃度ソース・ドレイン領域の下にパンチスルーストッパ
が注入されているから、高濃度ソース・ドレイン領域お
よび低濃度ソース・ドレイン領域からチャネルへの空乏
層の拡がりを抑えることができ、ＤＩ−ＬＤＤＭＯＳト
ランジスタと同程度にまでパンチスルーを防ぎ、しきい
値電圧やサブスレッショルドスイングのショートチャネ
ル効果を少なくすることができる。
【００３８】しかも、本発明のＬＤＤＭＯＳトランジス
タは、高濃度ソース・ドレイン領域がパンチスルースト
ッパに囲まれておらず基板に接しているため、空乏層の
深さ方向への拡がりが大きく、ソース・基板間とドレイ
ン・基板間の接合容量を小さくして、装置の動作速度を
速くさせることができる。
タは、高濃度ソース・ドレイン領域がパンチスルースト
ッパに囲まれておらず基板に接しているため、空乏層の
深さ方向への拡がりが大きく、ソース・基板間とドレイ
ン・基板間の接合容量を小さくして、装置の動作速度を
速くさせることができる。
【図１】本発明に係る一実施例であるＬＤＤＭＯＳトラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図２】同トランジスタの製造工程において、基板上に
ゲート酸化膜とゲート電極を形成した状態を示す断面図
である。
ゲート酸化膜とゲート電極を形成した状態を示す断面図
である。
【図３】同トランジスタの製造工程において、窒化シリ
コン膜を堆積した状態を示す断面図である。
コン膜を堆積した状態を示す断面図である。
【図４】同トランジスタの製造工程において、多結晶シ
リコンを堆積した状態を示す断面図である。
リコンを堆積した状態を示す断面図である。
【図５】同トランジスタの製造工程において、ゲート電
極とサイドウォールをマスクとして、ソース・ドレイン
となる高濃度不純物活性領域を形成した状態を示す断面
図である。
極とサイドウォールをマスクとして、ソース・ドレイン
となる高濃度不純物活性領域を形成した状態を示す断面
図である。
【図６】同トランジスタの製造工程において、ＢＰＳＧ
膜を堆積した状態を示す断面図である。
膜を堆積した状態を示す断面図である。
【図７】同トランジスタの製造工程において、ゲート電
極とサイドウォールが露出するまでＢＰＳＧ膜をエッチ
バックした状態を示す断面図である。
極とサイドウォールが露出するまでＢＰＳＧ膜をエッチ
バックした状態を示す断面図である。
【図８】同トランジスタの製造工程において、サイドウ
ォールを選択性のあるエッチング法により取り除いた状
態を示す断面図である。
ォールを選択性のあるエッチング法により取り除いた状
態を示す断面図である。
【図９】同トランジスタの製造工程において、ゲート電
極とＢＰＳＧ膜をマスクとして、低濃度不純物領域を形
成した状態を示す断面図である。
極とＢＰＳＧ膜をマスクとして、低濃度不純物領域を形
成した状態を示す断面図である。
【図１０】同トランジスタの製造工程において、低濃度
不純物領域よりも深い領域に、基板と同じ導電型の高濃
度不純物領域を形成した状態を示す断面図である。
不純物領域よりも深い領域に、基板と同じ導電型の高濃
度不純物領域を形成した状態を示す断面図である。
【図１１】同トランジスタの製造工程において、ＢＰＳ
Ｇ膜とＳｉＮ層を取り除いた後、熱処理を加えて完成品
とした状態を示す断面図である。
Ｇ膜とＳｉＮ層を取り除いた後、熱処理を加えて完成品
とした状態を示す断面図である。
【図１２】ＭＯＳ型トランジスタの基板内のポテンシャ
ル分布図を示し、図１２(a) は通常のＬＤＤＭＯＳトラ
ンジスタのもの、図１２(b) はハロー注入を行ったＤＩ
−ＬＤＤＭＯＳトランジスタのもの、および図１２(c)
は本発明によるＬＤＤＭＯＳトランジスタのものを示
す。
ル分布図を示し、図１２(a) は通常のＬＤＤＭＯＳトラ
ンジスタのもの、図１２(b) はハロー注入を行ったＤＩ
−ＬＤＤＭＯＳトランジスタのもの、および図１２(c)
は本発明によるＬＤＤＭＯＳトランジスタのものを示
す。
【図１３】従来のＬＤＤトランジスタの構造を示す断面
図である。
図である。
【図１４】従来のＤＩ−ＬＤＤトランジスタの構造を示
す断面図である。
す断面図である。
１ ｐ型半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４，５ ｎ型高濃度の不純物活性領域（ソー
ス，ドレイン） ６ ｎ- 型不純物活性領域 ７ ｐ+ 型不純物活性領域 ８ 窒化シリコン（Ｓｉ3Ｎ4）膜 ９ サイドウォール（多結晶Ｓｉ） １０ ＢＰＳＧ膜
ス，ドレイン） ６ ｎ- 型不純物活性領域 ７ ｐ+ 型不純物活性領域 ８ 窒化シリコン（Ｓｉ3Ｎ4）膜 ９ サイドウォール（多結晶Ｓｉ） １０ ＢＰＳＧ膜
Claims (2)
- 【請求項１】 一導電型の半導体基板上に形成されたゲ
ート絶縁膜と、このゲート絶縁膜上に形成されたゲート
電極と、このゲート電極の左右両側に形成されソース・
ドレイン領域となる他導電型の高濃度不純物活性領域
と、この高濃度不純物活性領域に隣接してチャネル側に
位置するように形成され、前記高濃度不純物活性領域よ
り不純物濃度が低い他導電型の低濃度不純物活性領域
と、この低濃度不純物活性領域の下側に接し且つ、この
低濃度不純物活性領域と同程度の幅に形成され、前記半
導体基板よりも不純物濃度が高い一導電型の不純物活性
領域と、を備えてなることを特徴とするＭＯＳ型半導体
装置。 - 【請求項２】 一導電型の半導体基板上に形成された前
記ゲート電極の側壁にサイドウォールを形成する工程
と、 前記ゲート電極及びサイドウォールをマスクとして前記
半導体基板に他導電型の不純物をイオン注入する工程
と、 前記半導体基板上において前記ゲート電極およびサイド
ウォールの両方を除く部分に、イオン注入のマスクとな
る材料を形成するとともに、前記サイドウォールのみ選
択的に除去する工程と、 前記ゲート電極及びマスク材をマスクとして他導電型の
不純物を前記半導体基板にイオン注入する工程と、 前記ゲート電極及びマスク材をマスクとして一導電型の
不純物を前記半導体基板にイオン注入する工程と、 熱処理を加えてイオン注入した不純物を活性化する工程
と、 からなることを特徴とするＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108516A JP3036964B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4108516A JP3036964B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283688A true JPH05283688A (ja) | 1993-10-29 |
| JP3036964B2 JP3036964B2 (ja) | 2000-04-24 |
Family
ID=14486778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4108516A Expired - Fee Related JP3036964B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036964B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534447A (en) * | 1995-11-13 | 1996-07-09 | United Microelectronics Corporation | Process for fabricating MOS LDD transistor with pocket implant |
| US5731612A (en) * | 1995-06-05 | 1998-03-24 | Motorola, Inc. | Insulated gate field effect transistor structure having a unilateral source extension |
| US6576965B2 (en) * | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with lightly doped drain layer |
| US6822297B2 (en) * | 2001-06-07 | 2004-11-23 | Texas Instruments Incorporated | Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness |
-
1992
- 1992-03-31 JP JP4108516A patent/JP3036964B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731612A (en) * | 1995-06-05 | 1998-03-24 | Motorola, Inc. | Insulated gate field effect transistor structure having a unilateral source extension |
| US5534447A (en) * | 1995-11-13 | 1996-07-09 | United Microelectronics Corporation | Process for fabricating MOS LDD transistor with pocket implant |
| US6576965B2 (en) * | 1999-04-26 | 2003-06-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with lightly doped drain layer |
| US6822297B2 (en) * | 2001-06-07 | 2004-11-23 | Texas Instruments Incorporated | Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036964B2 (ja) | 2000-04-24 |
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