KR20060005556A - 집적 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 33
- 125000006850 spacer group Chemical group 0.000 claims abstract description 74
- 239000012535 impurity Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 125000001475 halogen functional group Chemical group 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 SiN Chemical class 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
전기적 특성이 향상된 MOS형 반도체 소자를 포함하는 집적 반도체 소자의 제조 방법이 제공된다. 반도체 집적 소자 제조 방법은 (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계와, (b) 게이트 전극을 이온 주입 마스크로 사용하여 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계와, (c) 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계와, (d) 게이트 전극과 제 1 스페이서를 이온 주입 마스크로 사용하여 저농도 불순물 영역 하부에 제 1 스페이서의 가장자리에 정렬된 고농도 불순물 영역을 형성하는 단계와, (e) 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계 및 (f) 게이트 전극과 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 고농도 불순물 영역 하부에 제 2 스페이서의 가장자리에 정렬된, 고농도 불순물 영역보다 농도가 낮은 불순물 영역을 형성하는 단계를 포함한다.
집적 반도체 소자, MOSFET, 펀치 쓰루, 문턱 전압
Description
도 1은 종래의 집적 반도체 소자 제조 방법에 따른 반도체 소자의 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 집적 반도체 소자의 제조 방법에 따른 반도체 소자의 공정단계별 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
200: 실리콘 기판 202: 산화물
204: 게이트 전극 206: 오프셋 스페이서
208: 저농도 불순물 영역(LDD) 210: 할로 이온 주입 영역
212a: 제 1 스페이서 214: 고농도 불순물 영역
216a: 제 2 스페이서 218: DDD 영역
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 특히 전기적 특성이 향상된 MOS형 반도체 소자를 포함하는 집적 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화로 디자인 룰(design rule)이 계속 작아지면서 반도체 소자를 구현하는 트랜지스터 간의 간격이 좁아지고 있으며, 이로 인해 게이트 영역의 폭 또한 좁아지고 있다.
이에 따라 게이트 전극을 사이에 두고 형성되는 소스 및 드레인 간의 간격도 또한 좁아지게 된다. 소스 및 드레인 간의 간격이 좁아진다는 것은 전자 또는 정공이 이동하는 유효채널의 길이가 짧아진다는 것을 의미한하는데, 이처럼 유효 채널의 길이가 짧아질 경우 문턱 전압이 낮아지는 소위 단채널 효과(Short Channel Effect: SEC)가 유발되는 문제가 생긴다.
이러한 단채널 효과를 최소화 시키기 위해 실리콘 기판에 할로 이온 주입(HALO ion implantation)이 수반되는 LDD(Lightly Doped Drain) 구조를 채용하는 방법이 널리 사용되고 있다.
또한, LDD 구조를 형성한 후, 기판과 고농도 불순물 영역 사이에 발생하는 접합 캐패시턴스(junction capacitance)를 억제하기 위해 DDD(Double Diffused Drain) 구조를 채용하는 방법이 널리 사용되고 있다.
이하 도 1을 참조하여 종래 기술의 반도체 소자 제조 방법에 대해 간략히 설명하기로 한다. 도 1은 종래 기술의 반도체 소자 제조 방법에 따른 반도체 소자의 단면도이다.
먼저, 반도체 기판(100) 상에 게이트 산화막(102)과, 폴리실리콘막 등을 이용하여 게이트 전극(104)을 형성한다. 그 다음, 저농도 불순물이 주입된 소스 드레인 영역(LDD)(106)을 형성하고, 할로 이온 영역(108)을 형성한다. 계속하여 게이트 전극(104)의 양 측벽 상에 스페이서(110)를 형성하고, 스페이서(110)를 마스크로 하여 고농도 불순물이 주입된 소스/드레인 영역(Deep Source/Drain Region)(112)과 DDD 영역(114)을 순차적으로 형성한다.
이와 같은 종래의 방법에 따르면, 고집적화에 따른 디자인 룰이 감소할 수록 고농도 불순물이 주입된 소스/드레인 영역(112) 아래에 형성되는 DDD 영역 사이(A)에서 펀치 쓰루(punch-through)가 발생할 가능성이 높고, 펀치 쓰루 방지를 위해 스페이서(110) 폭을 크게하면 후속하는 샐리사이드(Saliside) 공정 시에도 게이트 간에 액티브 마진(active margin)이 부족하게 되어 소정의 임계 크기(critical dimension; CD) 이하에서는 면 저항(sheet registance)이 급격히 증가하는 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성이 향상된 집적 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 실시예에 따른 반도체 집적 소자 제조 방법은 (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계와, (b) 게이트 전극을 이온 주입 마스크로 사용하여 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계와, (c) 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계와, (d) 게이트 전극과 제 1 스페이서를 이온 주입 마스크로 사용하여 저농도 불순물 영역 하부에 제 1 스페이서의 가장자리에 정렬된 고농도 불순물 영역을 형성하는 단계와, (e) 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계 및 (f) 게이트 전극과 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 고농도 불순물 영역 하부에 제 2 스페이서의 가장자리에 정렬된, 고농도 불순물 영역보다 농도가 낮은 불순물 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
도 2 내지 도 11은 본 발명의 일 실시예에 따른 집적 반도체 소자의 제조 방법에 따른 반도체 소자의 공정 단계별 단면도이다.
먼저, 도 2를 참조하면, 반도체 기판(200)에 통상적인 소자 분리 공정을 실 시하여 활성화 영역을 정의한다. 이어서 웰 형성을 위한 이온 주입 공정 등이 수행된다.
여기서 반도체 기판은 실리콘 기판을 사용하는 것이 바람직하며, 소자 분리 공정으로는 국부적 산화에 의한 소자 분리 공정인 LOCOS(Local oxidation of silicon) 공정을 진행하여 필드 산화막을 형성하는 방법 이나 얕은 트랜치를 이용한 소자 분리 공정인 STI(Shallow Trench Isolation) 공정 등이 이용될 수 있다.
계속하여 활성화 영역이 정의된 반도체 기판(200)에 SiO2, SiON, SiN, Al₂O₃, 금속 실리케이트 중 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 게이트 절연막(202)을 형성하는데, 이러한 게이트 절연막(202)은 바람직하게는 산화막으로 이루어지며 20∼100Å의 두께를 가지도록 형성된다.
이어서, 상기 게이트 절연막(202)이 형성된 반도체 기판(200)의 활성 영역에 폴리실리콘(poly-Si)이나 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge) 중에서 선택된 하나의 재질을 사용하여 게이트 전극용 도전막을 활성화 영역의 전면에 증착(deposition)하고, 이를 패터닝(patterning)하여 게이트 전극(204)을 형성한다. 참고로, 게이트 전극(204) 상에는 질화막으로 형성되는 캡핑막(미도시)이 형성될 수 있다.
계속하여, 도 3을 참조하면, 반도체 기판(200)에 오프셋 스페이서(offset spacer)를 구성하기 위한 절연막, 예컨대 질화막(SiN, SiON) 또는 실리콘 산화막 등을 화학기상증착(CVD) 방식으로 증착한다. 이후, 절연막을 식각하여 오프셋 스페 이서(206)를 형성한다.
여기서 식각 공정은 식각 반응이 한쪽 방향(가령, 수직)으로만 진행되는 형태인 이방성 식각(Anisotropic Etching)으로 진행되는 것이 바람직하다. 본 발명의 일 실시예에서는 에치백(etch back) 공정을 이용하는데, 식각 시간을 제어함으로써 원하는 두께의 스페이서를 얻을 수 있다.
한편, 오프셋 스페이서(206)는 저농도 소스/드레인 영역(도 4의 208 참고) 형성을 위해, 후속되는 불순물 주입 공정 시, 게이트 전극(204)과 함께 마스크로서의 역할을 하게 된다. 이에 따라, 저농도 소스/드레인 영역(도 4의 208 참고)이 반도체 기판에서 오프셋 스페이서(206)에 정렬되어 형성될 수 있기 때문에, 단채널 효과가 발생하지 발생하지 않을 정도로 충분한 유효 채널 거리가 확보될 수 있다. 이에 대해서는 나중에 다시 설명하기로 한다.
도 4를 참조하면, 게이트 전극(204)과 오프셋 스페이서(206)를 마스크로 하여 저농도의 불순물을 주입함으로써 저농도 소스/드레인 영역(208)을 형성한다. 이에 따라, LDD(lightly doped drain) 구조의 일부를 구성하는 LDD 영역이 형성되며, 높은 내부 전계에 의해 전자가 게이트 절연막(202) 내에 포획되는 핫 캐리어(hot carrier) 효과를 줄일 수 있다.
참고로, 주입하는 불순물은 이미 형성되어 있는 웰(well)과 반대 극성의 불순물이다. 가령, PMOS를 형성하는 공정에서는 P형 불순물을 주입하고, NMOS를 형성하는 공정에서는 N형 불순물을 주입한다.
계속하여, 저농도 소스/드레인 영역(208)에 주입된 불순물과는 반대되는 극 성의 불순물을 일정한 각도로 주입하여 저농도 소스/드레인 영역(208) 하부에 소위 할로 이온 주입 영역(210)을 형성한다.
이는 트랜지스터의 문턱 전압을 결정하는 채널 영역의 도핑 농도에는 영향을 주지 않으면서, 소스 및 드레인의 공핍 영역이 수평 방향으로 서로 근접하는 것을 방지하기 위한 것으로서, 일반적으로 LDD 구조의 반조체 소자 제조 공정에 수반된다.
부연하면, 할로 이온 주입 영역(210)은 저농도 소스/드레인영역(208)에 주입된 불순물과 반대되는 극성의 불순물을 주입시켜 형성시키는데, 소스/드레인 영역(208) 주변을 웰 농도보다 높은 농도를 지닌 불순물로 에워쌈으로써 소스와 드레인(208)의 공핍 영역의 길이를 축소시킨다.
그 결과, 할로 이온 주입 영역(210)은 단채널 효과에 의한 임계 전압 감소 및 펀치 쓰루 현상을 억제시킨다. 참고로, 반도체 접합의 공핍 영역의 길이는 도우핑 농도의 제곱근에 반비례한다.
도 5를 참조하면, 반도체 기판(200) 상에 제 1 스페이서를 구성하기 위한 절연막(212)을 화학기상증착(CVD) 방식으로 증착한다. 그런 다음, 도 6에 도시되어 있는 바와 같이 에치백(etch back)(E)하여 제 1 스페이서(212a)를 형성한다. 참고로, 절연막(212)은 SiN, SiON 등일 수 있으며 산화물도 사용가능하다.
도 7을 참조하면, 게이트 전극(204)과 제 1 스페이서(212a)를 마스크로 하여 고농도인 불순물을 할로 이온 주입 영역(210) 하부에 주입한다. 이때 주입되는 불순물의 극성은 저농도 소스/드레인 영역(도 4의 208)의 불순물과 동일하다.
결과적으로 할로 이온 영역(210) 하부에는 고농도 소스/드레인 영역(214)이 형성되는데, 이로써 전반적인 소스/드레인은 강하게 도핑되고 채널에 인접한 영역은 약하게 도핑되는 LDD 구조가 완성된다.
계속하여 도 8을 참조하면, 반도체 기판(200) 상에 반도체 기판(200)에 제 2 스페이서를 구성하기 위한 절연막(216), 가령, 산화물(Oxide)을 화학기상증착(CVD) 방식으로 증착한다. 그런 다음, 전술한 제 1 스페이서 형성 과정과 같이 에치백(etch back)(E)하여 도 9와 같은 제 2 스페이서(216a)를 형성한다. 참고로, 절연막(216)은 질화물, 가령 SiN, SiON 등일 수도 있다.
다만, 제 2 스페이서(216)는 이후 공정에서 에칭 공정, 가령 습식 에칭 공정을 통해 제거되어야 하기 때문에, 제 1 스페이서(212a)에 대해 식각 선택비를 가지고 구성되는 것이 바람직하다. 예를 들어, 제 1 스페이서(212a)와 제 2 스페이서(216a)의 조합은 SiN-산화물, SiN-SiON, SiON-SiN, SiON-산화물, 산화물-SiN, 산화물-SiON 등이 가능하다.
게속하여 도 10을 참조하면, 제 2 스페이서(216a)를 마스크로 하여 고농도 불순물 영역(218) 하부에 소위 DDD(double Diffused Drain) 영역(218)을 형성하기 위한 이온 주입을 실시한다. 이때, 주입되는 이온은 고농도 불순물 영역(214)과 비교할 때, 극성은 반대이고 농노는 더 낮다. 전술한 바와 같이 형성된 DDD 영역(218)은 웰과 고농도 불순물 영역(214) 사이에 발생할 수 있는 접합 캐패시턴스(junction capacitance)를 감소시킨다.
또한, 형성되는 DDD 영역(218)은 제 2 스페이서(216a)의 가장자리에 정렬되 기 때문에, DDD 영역이 하나의 스페이서(도 1의 110 참고)의 가장자리에 정렬되는 종래 기술에서보다 이격되어 형성된다. 따라서, DDD 영역(218) 간에 발생할 수 있는 펀치 쓰루 현상을 억제할 수 있다.
계속하여 도 11을 참조하면, 제 2 스페이서(도 10의 216a 참고)를 식각하여 제거한다. 이는 후속하는 샐리사이드 공정 시, 게이트간 공간을 확보하기 위한 것으로서, 습식 식각 방법을 이용하여 등방성 식각으로 제거하는 것이 바람직하다.
이상과 같이 본 발명에 따른 집적 반도체 소자 제조 방법을 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
예를 들어, 각각의 스페이서를 형성하는 공정에 있어서, 본 발명의 일 실시예에서는 하나의 막질을 증착한 후 에칭 공정을 수행하여 스페이서를 형성하였으나, 스페이서와 식각 선택비가 있는 막질을 먼저 도포 하고, 스페이서 형성을 위한 막질을 도포한 다음 이방성 식각 공정을 수행할 수도 있다. 이 경우 스페이서와 에치 선택비가 상이한 막질은 에칭 정지막(etching stopper)로서 역할을 하게 된다.
보다 구체적인 예를 들면, 제 2 스페이서(216a) 형성 시, 게이트 전극과 제 1 스페이서(212a)가 형성되어 있는 반도체 기판 상에 제 1 막질(가령, 산화물)을 소정의 두께(가령, 50 내지 100Å로 증착한다. 이어서, 제 1 막질과 에칭 선택비가 상이한 제 2 막질(가령, 질화물)을 소정의 두께(가령, 500 Å로 증착한다. 그런 다음, 제 1 막질을 정지막으로 하는 에치백(etch back) 공정을 수행하여 제 2 스페이 서(216a)를 획득할 수 있다.
또한, 본 발명의 일 실시에에서는 고농도 소스/드레인 영역(214) 형성 단계가 제 1 스페이서(212a) 형성 후, 제 2 스페이서(216a) 형성 전에 실시되는 것으로 기술되었으나, 이는 제 2 스페이서(216a) 형성 및 DDD 영역(216) 형성 후에 제 2 스페이서(216a)를 제거하고 실행되어도 무방할 것이다.
상기한 바와 같은 본 발명에 따른 집적 반도체 소자 제조 방법에 의하면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 본 발명에 따른 집적 반도체 소자 제조 방법에 의하면, 제조되는 집적 반도체 집적 소자에 LDD 구조가 구성되고, 할로 이온 주입 영역이 형성되기 때문에 소스/드레인 사이에 발생할 수 있는 단채널 효과(SCE)를 줄일 수 있다.
둘째, 웰과 고농도 불순물 영역 사이에 DDD 영역이 형성되어 접합 캐패시턴스(junction capacitance)가 줄어드는 효과가 있다.
세째, DDD 영역 사이에 충분한 거리가 확보되기 때문에, DDD 영역 사이에 발생할 수 있는 펀치 스루를 감소시킬 수 있다.
넷째, 제 2 스페이서를 제거함으로써 게이트 간의 액티브 마진(active margin)이 확보되고, 이에 따라 면 저항이 줄어드는 효과가 있다.
Claims (7)
- (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계;(b) 상기 게이트 전극을 이온 주입 마스크로 사용하여 상기 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계;(c) 상기 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계;(d) 상기 게이트 전극과 상기 제 1 스페이서를 이온 주입 마스크로 사용하여 상기 저농도 불순물 영역 하부에 상기 제 1 스페이서의 가장자리에 정렬된 고농도 불순물 영역을 형성하는 단계;(e) 상기 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계; 및(f) 상기 게이트 전극과 상기 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 상기 고농도 불순물 영역 하부에 상기 제 2 스페이서의 가장자리에 정렬된, 상기 고농도 불순물 영역보다 농도가 낮은 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 반도체 소자 제조 방법.
- (a) 반도체 기판 위에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계;(b) 상기 게이트 전극을 이온 주입 마스크로 사용하여 상기 실리콘 기판 내에 저농도 불순물 영역을 형성하는 단계;(c) 상기 게이트 전극 양 측벽 상에 제 1 스페이서를 형성하는 단계;(d) 상기 제 1 스페이서 양 측벽 상에 제 2 스페이서를 형성하는 단계;(e) 상기 게이트 전극과 상기 제 1 및 제 2 스페이서를 이온 주입 마스크로 사용하여 상기 저농도 불순물 영역보다 아래로 이격된 위치에서 상기 제 2 스페이서의 가장자리에 정렬된 소정의 불순물 영역을 형성하는 단계;(f) 상기 제 2 스페이서를 제거하는 단계; 및(g) 상기 게이트 전극과 제 1 스페이서를 이온 주입 마스크로 사용하여 상기 저농도 불순물 영역과 상기 소정의 불순물 영역 사이에 상기 제 1 스페이서의 가장자리에 정렬되고 상기 소정의 불순물 영역보다 높은 농도의 고농도 불순물 영역을 형성하는 단계를 포함하는 집적 반도체 소자 제조 방법.
- 제 1 또는 제 2 항에 있어서,상기 (b) 단계 후, 상기 저농도 불순불 영역 하부에 할로 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 (f) 단계 후,상기 제 2 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 스페이서는 상기 제 1 스페이서에 대해 식각 선택비가 있는 물질로 이루어진 것을 특징으로 하는 집적 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 제 1 스페이서와 상기 제 2 스페이서를 구성하는 물질의 조합은 SiN-산화물, SiN-SiON, SiON-SiN, SiON-산화물, 산화물-SiN, 산화물-SiON 조합 중에서 선택된 어느 하나인 것을 특징으로 하는 집적 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 (b) 단계 전에,상기 게이트 전극의 양 측벽 상에 스페이서를 형성하는 단계를 더 포함하고,상기 (b) 단계는 상기 게이트 전극과 상기 스페이서를 이온 주입 마스크로 사 용하여 상기 저농도 불순물 영역을 형성하는 단계인 것을 특징으로 하는 집적 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040054397A KR20060005556A (ko) | 2004-07-13 | 2004-07-13 | 집적 반도체 소자 제조 방법 |
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Family
ID=37117496
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040054397A KR20060005556A (ko) | 2004-07-13 | 2004-07-13 | 집적 반도체 소자 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847837B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 디모스 소자 및 그 제조 방법 |
| KR100859482B1 (ko) * | 2006-12-29 | 2008-09-23 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100864871B1 (ko) * | 2007-05-29 | 2008-10-22 | 한국전자통신연구원 | 반도체 소자 제조방법 |
-
2004
- 2004-07-13 KR KR1020040054397A patent/KR20060005556A/ko not_active Application Discontinuation
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