KR100223927B1 - 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터 및, 그 제조방법에 관한 것으로서, 상세하게는 게이트의 면저항(sheet resistance)을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 실시예에 따른 전계 효과 트랜지스터의 구조는, 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역, 상기 반도체 기판의 표면 내에서 제 1 불순물 영역과 접촉되고 제 2 불순물 영역을 향해 형성된 LDD영역 및, 상기 반도체 기판의 표면 상에서 LDD 영역과 제 2 불순물 영역사이에 걸쳐서 형성된 L형상(L-shaped)의 게이트 전극으로 이루어진다.

Description

전계 효과 트랜지스터 및 그 제조방법
본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 특히 게이트의 면저항(sheet resistance)을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
고집적화된 반도체 장치는 일반적으로 수많은 전계 효과 트랜지스터(Field Effect Transistor)들로 구성되어 있다. 더욱 고집적화하기 위해 전계 효과 트랜지스터들이 아주 작은 크기로 형성하는데, 그 크기가 작아질수록 전계 효과 트랜지스터의 소오스/드레인 및 게이트의 면저항은 증가한다. 이와같이 소오스/드레인 및 게이트의 면저항이 증가하면 집적회로 내에서의 신호전송 시간이 지연되는 결과를 초래한다. 반대로 소오스/드레인 및 게이트와 관련된 면저항이 감소하게 되면 신호전송 시간이 단축될 수 있다.
고집적화됨에 따른 또 다른 문제는 게이트 및 소오스/드레인과 배선층과의 접촉영역이 작아짐에 따라 접촉저항이 증가하는 것이다. 이는 상기와 마찬가지로 신호전송 시간을 지연시킨다.
이하 첨부한 도1 및, 도2a 내지 2f를 참고로하여 종래기술에 의한 전계 효과 트랜지스터 및 그 제조방법을 살펴본다.
도1은 종래기술에 의한 전계 효과 트랜지스터를 나타낸 단면도이다.
구체적으로 도1은 필드 산화막(11)이 형성된 실리콘 기판(10)과, 상기 실리콘 기판의 활성영역에 형성되고 폴리실리콘막(13)과 실리사이드막(14)으로 이루어진 게이트와 , 상기 게이트 양측면에 형성된 측벽 스페이서(16)와 상기 측벽 스페이서(16) 하단의 실리콘 기판(10) 표면에 형성된 LDD영역(15)과, 상기 LDD영역(15)에 접촉되고 상기 측벽 스페이서(16) 측면의 실리콘 기판(10) 표면에 걸쳐서 형성된 소오스/드레인영역(17)으로 이루어진 전계 효과 트랜지스터를 나타낸다.
상기한 종래의 전계 효과 트랜지스터의 제조방법은 도2a 내지 2f를 참고하여 설명한다.
우선, 도2a에 도시된 것처럼 필드 산화막(101)이 형성된 P형 실리콘 기판(100) 전면에 게이트 절연막(102), 폴리 실리콘막(103) 및, 실리사이드막(104)을 연속적으로 적층한다.
이어서, 도2b와 같이 게이트 마스크를 이용한 사진/식각 공정을 이용하여 실리사이드막(104) 및 폴리 실리콘막(103)을 차례로 패터닝하여 게이트 전극(103a, 104a)을 형성한다.
그 다음, 도2c와 같이 게이트 전극을 마스크로 하여 저농도의 이온 주입을 실시하여 n-LDD(Lightly Doped Drain)영역(105)을 형성한다.
이어서 도2d에 도시된 것과 같이 상기 실리콘 기판(100) 전면에 절연막(106)을 증착한다.
그다음은 도2e에 나타난 것처럼, 상기 절연막에 이방성 식각공정을 실시하여 게이트 전극(103a, 104a) 양측면에 측벽 스페이서(106a)를 형성한다. 이어 상기 게이트 전극(103a, 104a) 및, 측벽 스페이서(106a)를 마스크 n+고농도의 이온주입을 실시한다.
마지막으로 도2f는 상기 n-LDD영역(105) 측면에 소오스/드레인 영역(107)이 형성된 단면도를 나타낸다.
종래기술에 따른 전계 효과 트랜지스터 및 그 제조방법에 의하면 짧은 게이트 길이를 갖는 게이트 형성이 어려울 뿐만 아니라. LDD 영역이 필요없는 소오스에도 LDD 영역이 형성되어 저항증가에 따른 전류 특성이 저하된다. 또한 게이트 길이가 짧은 경우 폴리사이드를 형성하여도 저항감소의 효과가 떨어진다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 게이트의 면저항을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 의한 전계 효과 트랜지스터를 도시한 단면도
도2a 내지 2f는 종래 기술에 의한 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도
도3은 본 발명에 의한 전계 효과 트랜지스터를 도시한 단면도
도4a 내지 4g는 본 발명의 제 1실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도
도5a 내지 5g는 본 발명의 제 2실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
20, 200, 300 : 실리콘 기판 21, 201, 301 : 필드 산화막
20, 202, 302 : 게이트 절연막 204a : 폴리실리콘막패턴
205a : 실리사이드막패턴 24, 207, 306 : LDD 영역
208a, 307a : 측벽 스페이서 25, 209, 308 : 드레인
26, 210, 309 : 소오스
본 발명에 따른 전계 효과 트랜지스터는 ,반도체 기판 ; 상기 반도체 기판 상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제1불순물 영역과 제2불순물 영역 ; 상기 반도체 기판의 표면 내에서 제1불순물 영역과 접촉되고 제2 불순물 영역을 향해 형성된 LDD영역 ; 및, 상기 반도체 기판의 표면 상에서 LDD영역과 제2불순물 영역 사이에 걸쳐서 형성된 L형상(L-shaped)의 게이트 전극을 포함하여 구성된다.
본 발명의 제1실시예에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판상에 게이트절연막과 제1절연막을 형성하고 상기 제1절연막을 패터닝하여 제1절연막 패턴을 형성하는 단계 ; 상기 반도체 기판과 제1절연막 패턴 상에 제1도전체, 제2도전체, 및, 제 2절연막을 순차적으로 적층하는 단계 ; 상기 제2물질막과 제1도전체 및, 제2도전체를 이방성 식각하여 상기 제1절연막 패턴의 양측면에서 L형상의 제1도전체 패턴, L형상의 제2도전체 패턴, 제2절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ; 상기 반도체 기판 상의 제1절연막 패턴을 제거하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로 하여 반도체 기판 표면 내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역을 형성하는 단계 ; 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 측면에 측벽 스페이서를 형성하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로 하여 상기 반도체 기판 표면 내에 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계 ; 및, 상기 제2절연막 패턴들을 제거하는 단계를 포함하여 구성된다.
본 발명의 제2실시예에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판상에 게이트 절연막과 제1절연막을 형성하고 상기 제1절연막을 패터닝하여 제1절연막 패턴을 형성하는 단계 ; 상기 반도체 기판과 제1절연막 패턴 상에 제1도전체와 제2절연막을 차례로 증착하는 단계 ; 상기 제2절연막과 제1도전체를 이방성 식각하여 상기 제1절연막 패턴의 양측면에서 L형상의 제1도전체 패턴과 제2절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ; 상기 반도체 기판상의 제1절연막 패턴을 제거하는 단계 ; 상기 게이트 전극을 이온주입 마스크로하여 반도체 기판 표면 내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역을 형성하는 단계 ; 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층를 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로 하여 상기 반도체 기판 표면 내에 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계 ; 및, 상기 제2절연막 패턴들을 제거한 후, 샐리사이드 공정을 실시하여 샐리사이드를 형성하는 단계를 포함하여 구성된다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하면 다음과 같다.
도3은 본 발명에 의한 전계 효과 트랜지스터를 도시한 단면도이고 도4a 내지 4g는 본 발명의 제1실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이며, 도5a내지 5g는 본 발명의 제2실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이다.
우선, 도3에 도시된 바와 같이 본 발명에 따른 전계 효과 트랜지스터는 실리콘 기판(20)과 상기 실리콘 기판 상에 형성된 게이트 절연막(21)과 상기 실리콘 기판 (20)내에 일정간격을 두고 소오스(26)와 드레인(25)이 형성되고 상기 드레인(25)에 접촉되어 소오스(26)를 향해 LDD영역(24)이 형성된다. 상기 실리콘 기판 (20) 표면 상에서 상기 LDD 영역(24)과 드레인(25)에 걸쳐서 형성되고 실리콘 기판(20) 표면에 대해 직교하는 수직바디와 실리콘 기판(20) 표면에 대해 평행한 수평바디를 포함하는 게이트 전극(22)으로 구성된다.
또한, 상기 게이트 전극(22)은 수평바디 상면과 수직바디 내측면에 실리사이드층(23)을 포함하여 이루어진다.
도4a 내지 4g는 본 발명의 제1실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이다.
먼저, 도4a와 같이 필드 산화막(201)이 형성된 p형 실리콘 기판 (200) 상에 게이트 절연막(202)과 질화막(203)을 차례로 형성한 후, 상기 질화막(203)을 패터닝하여 질화막패턴(203a)을 형성한다.
그리고, 도4b에 도시한 것처럼 상기 질화막패턴과 상기 p형 실리콘 기판 전면에 폴리실리콘막(204), 실리사이드막(205) 및, 제1절연막(206)을 순차적으로 적층한다.
이어서, 도4c와 같이 상기 제1절연막과 실리사이드막 및 폴리실리콘막을 순차적으로 이방성 식각하여 질화막패턴의 양측면에 제1절연막패턴(206a), L형상(L-shaped)의 실리사이드막패턴(205a) 및, L형상(L-shaped)의 폴리실리콘막패턴(204a)을 형성한다.
그다음 도4d에 도시한 것처럼 상기 p형 실리콘 기판 상에 잔류하는 질화막패턴을 제거하고 상기 노출된 p형 실리콘 기판 전면에 LDD영역(207)을 형성하기 위하여 상기 제 1 절연막패턴, 실리사이드막패턴 및, 폴리실리콘막패턴을 마스크로 하여 에컨대 인(P) 이나 아세닉(As) 이온을 저농도로 이온 주입한다.
그리고, 도4e와 같이 상기 p형 실리콘 기판 전면에 제2절연막(208)을 형성하고 상기 제 2절연막(208)을 식각하여 측벽 스페이서(208a)를 형성한다.
이어서 도4f에 도시된 것처럼 상기 노출된 p형 실리콘 기판 전면에 상기 제1절연막패턴,실리사이드막패턴, 폴리실리콘막패턴 및, 측벽 스페이서를 마스크로 예컨대 고농도의 인(p) 이나 아세닉(As) 등의 이온을 이온주입하여 소오스(210)와 드레인(209)영역을 형성한다.
마지막으로 도4g 에 도시된 바와 같이 상기 제1절연막패턴을 식각 공정을 실시하여 제거하면 L형상의 실리사이드막(205a)을 구비한 게이트 전극이 형성된다. 이러한 상기 게이트 전극은 드레인 측면에만 측벽 스페이서와 LDD영역이 형성되어 있다.
도5a 내지 5g는 본 발명의 제2실시예에 따른 전계 효과 트랜지스터의 제조방법을 나타낸 공정 단면도이다.
도5a에 도시된 바와 같이 필드 산화막(301)이 형성된 P형 실리콘 기판(300) 상에 게이트 절연막(302)과 질화막(303)에 형성한 후, 상기 질화막(303)을 패터닝하여 질화막패턴(303a)을 형성한다.
이어서, 도5b와 같이 상기 P형 실리콘 기판(300) 및, 질화막패턴(303a) 전면에 폴리 실리콘막(304)과 절연막(305)을 차례로 증착한다.
그다음 도5c에 도시된 것과 같이 상기 절연막(305) 및, 폴리실리콘막(304)을 이방성 식각공정을 실시하여 절연막패턴(305a) 및 L형상(L-shaped)의 폴리실리콘막패턴(304a)을 형성한다.
이어 도5d에 나타난 바와 같이 상기 질화막패턴(303a)을 선택적으로 식각하여 제거한 후, 상기 절연막패턴 및 폴리실리콘막패턴을 마스크로 하여 인(P)이나 아세닉(As) 등의 이온을 저농도로 이온주입공정을 실시하여 상기 노출된 p형 실리콘 기판 표면에 LDD 영역(306)을 형성한다.
그다음 도5e에 도시된 바와 같아 상기 p형 실리콘 기판 전면에 스페이서용 층(307)을 형성한 후, 이방성 식각공정을 실시하여 상기 폴리실리콘막패턴(304a) 양측면에 측벽 스페이서(307a)를 형성한다.
도5f와 같이 상기 노출된 p형 실리콘 기판 전면에 상기 절연막패턴(305a), 폴리실리콘막패턴(304a) 및,측벽 스페이서(307a)를 마스크로 하여 고농도의 인(P)이나 아세닉(As) 등의 이온을 주입하여 LDD영역(306) 측면에 소오스(309)와 드레인(308)을 형성한다.
도5g에 나타난 바와 같이 상기 절연막패턴을 제거한 후, 샐리사이드 공정을 이용하여 샐리사이드(310)를 형성한다.
본 발명에 따른 전계 효과 트랜지스터 및 그 제조방법에 의하면, 짧은 게이트 길이를 갖는 소자제조가 가능하고 게이트가 L형상(L-shaped)의 구조로 되어 있어서 실리사이드가 형성되는 면적이 증가함으로 인한 게이트 면저항의 감소를 가져온다.
또한, 소오스의 불필요한 LDD영역을 없애거나 크게 줄임으로써 상대적으로 드레인쪽에만 LDD영역이 형성되는 효과가 발생하여 소오스 저항을 줄이고 전류 특성을 향상시킨다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (11)

  1. (정정) 반도체 기판 ; 상기 반도체 기판상에 형성된 게이트 절연막 ; 상기 반도체 기판 의 표면내에 일정간격을 두고 형성된 제1불순물 영역과 제2불순물 영역 ; 상기 반도체 기판의 표면내에 상기 제1불순물 영역과 접촉되고 제2불순물 영역을 향해 형성된 LDD영역 ; 상기 반도체 기판의 표면상에서 상기 LDD영역과 제2불순물 영역 사이에 걸쳐서 형성된 L형상(L-shaped)의 게이트 전극 ; 상기 L형상의 게이트 전극의 상부면에 형성된 실리사이드층을 포함하여 구성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 L형상의 게이트 전극은 이중층 구조(double-layerred structure)를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 이중층 구조는 L형상의 불순물을 가지고 도전된 폴리실리콘층과 이 폴리실리콘층상에 적어도 일부분이 형성된 L형상의 실리사이드층으로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  4. 반도체 기판 ; 상기 반도체 기판상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면내에일정간격을두고 형성된 제1불순물 영역과 제2불순물 영역 ; 상기 반도체 기판의 표면내에서 제1불순물 영역과 접촉되고 제2불순물 영역을 향해 형성된 LDD영역 ; 상기 반도체 기판의 표면상에서 LDD영역과 제 2불순물 영역 사이에 걸쳐서 형성되고, 상기 반도체 기판 표면에 대해 직교하는 수직바디(body)와 상기 반도체 기판 표면에 대해 평행한 수평바디(body)를 갖는 L형상(L-shaped)의 폴리실리콘층과 상기 수직바디 내측면과 상기 수평바디 상면에 실리사이드층을 포함하는 게이트 전극 ; 및 상기 LDD영역의 표면상에서 수직바디의 외측면에 형성된 측벽 스페이서로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  5. 반도체 기판 ; 상기 반도체 기판상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면내에 일정간격을 두고 형성된 제1불순물 영역과 제2불순물 영역 ; 상기 반도체 기판의 표면내에서 제1불순물 영역과 제2불순물 영역에 각각 접촉되어 형성된 제1 LDD영역과 제2 LDD영역 ; 상기 반도체 기판의 표면상에서 제1 LDD영역과 제2 LDD영역 사이에 걸쳐서 형성되고 상기 반도체 기판 표면에 대해 직교하는 수직바디(bady)와 상기 반도체 기판 표면에 대해 평행한 수평바디(bady)를 갖는 L형상(L-shaped)의 폴리실리콘층과 상기 수직바디의 상면 및 내측면 그리고 수평바디의 상면에 형성된 실리사이드층을 포함하는 게이트 전극 ; 상기 LDD영역 표면상에서 상기 수직바디의 외측면에 형성된 측벽 스페이서 ; 및 상기 수직바디의 측면에 형성되는 측벽 스페이서로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  6. (정정)(1) 반도체 기판상에 게이트 절연막과 제1절연막을 형성하고 상기 제1절연막을 패터닝하여 제1절연막 패턴을 형성하는 단계 ;
    (2) 상기 반도체 기판과 제1절연막 패턴상 제1도전체, 제2도전체, 및 제2절연막을 순차적으로 적층하는 단계 ;
    (3) 상기 제2절연막과 제1도전체 및 제2도전체를 이방성 식각하여 상기 제1절연막 패턴의 양측면에서 L형상의 제1도전체 패턴, L형상의 제2도전체 패턴, 제2절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ;
    (4) 상기 반도체 기판상의 제1절연막 패턴을 제거하는 단계 ;
    (5) 상기 게이트 전극을 이온 주입 마스크로 하여 반도체 기판 표면내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역을 형성하는 단계 ;
    (6) 상기 반도체 기판과 상기 게이트 전극상에 스패이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극에 측벽 스페이서를 형성하는 단계 ;
    (7) 상기 게이트 전극을 이온 주입 마스크로 하여 상기 반도체 기판 표면내에 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계 ; 및
    (8) 상기 제2절연막 패턴들을 제거하는 단계로 이루어진 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  7. 제6항에 있어서, 상기 제(1) 및 제(2)단계에서 절연막은 산화막과 질화막중 어느 하나이고, 상기 제2절연막은 다른 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  8. 제6항에 있어서, 상기 제(6)단계이서 상기 스페이서용 층은 산화막과 폴리실리콘막중 어느 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  9. (1) 반도체 기판상에 게이트 절연막과 제1절연막을 형성하고 상기 제1절연막을 패터닝하여 제1절연막 패턴을 형성하는 단계 ;
    (2) 상기 반도체 기판과 제1절연막 패턴상에 제1도전체와 제2절연막을 차례로 증착하는단계 ;
    (3) 상기 제2절연막과 제1도전체를 이방성 식각하여 상기 제1절연막 패턴의 양측면에서 L 형상의 제1도전체 패턴과 제2절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ;
    (4) 상기 반도체 기판상의 제1절연막 패턴을 제거하는 단계 ;
    (5) 상기 게이트 전극을 이온 주입 마스크로 하여 반도체 기판 표면내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역들을 형성하는 단계 ;
    (6) 상기 반도체 기판과 상기 게이트 전극상에 스페이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 양측면에 측벽 스페이서들을 형성하는 단계 ;
    (7) 상기 게이트 전극과 측벽 스페이서들을 이온 주입 마스크로하여 상기 반도체 기판 표면내에 불순물을 주입하여 고농도 불순물 영역들을 형성하는 단계 ; 및
    (8) 상기 제2절연막 패턴들을 제거한 후, 살리사이드 공정을 실시하여 살리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  10. 제9항에 있어서, 제(1) 및 제(2)단계에서 상기 제1절연막은 산화막과 질화막중 어느 하나이고 상기 제2절연막은 다른 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  11. 제9항에 있어서, 제(6)단계에서 상기 스페이서용 층은 산화막과 질화막중 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
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