KR19980039621A - 모스 트랜지스터 및 그의 제조 방법 - Google Patents
모스 트랜지스터 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR19980039621A KR19980039621A KR1019960058679A KR19960058679A KR19980039621A KR 19980039621 A KR19980039621 A KR 19980039621A KR 1019960058679 A KR1019960058679 A KR 1019960058679A KR 19960058679 A KR19960058679 A KR 19960058679A KR 19980039621 A KR19980039621 A KR 19980039621A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- semiconductor substrate
- gate electrode
- region
- forming
- Prior art date
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 반도체 기판의 소정 영역에 형성하는 소자 분리막과, 상기 소자 분리막으로 한정된 활성 영역에 형성된 트랜치와, 상기 트랜치 내부에 형성된 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 영역에 형성된 소오스/드레인 접합 영역으로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
Description
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 보다 상세하게는, 트랜치 내부에 게이트 전극을 형성하는 모스 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로, 모스(metal oxide semiconductor : MOS)는 반도체 기판상에 형성된 절연막과 금속 소재의 게이트 전극으로 구성되는 소자로써, 종래 모스 트랜지스터 제조 방법이 도 1A 내지 도 1C 에 도시되어 있다.
도 1A을 참조하면, 반도체 기판(1)상의 소정 영역에 소자와 소자 사이를 분리하기 위한 소자 분리막(2)이 형성되고, 소자 분리막으로 한정된 활성 영역 상에 소정 두께의 게이트 절연막(3)이 증착된 다음, 게이트 절연막(3) 상에 게이트 전극을 형성하기 위한 도핑된 폴리실리콘막(4)이 형성된다.
도 1B를 참조하면, 도핑된 폴리실리콘막(4) 상에 마스크 패턴(도시되지 않음)이 형성되고, 마스크 패턴의 형태로 그 하부의 도핑된 폴리실리콘막(4) 및 게이트 절연막(3)이 식각됨으로써, 활성 영역 상에 게이트 전극(4)이 형성된다.
도 1C를 참조하면, 게이트 전극(4)을 이온 주입 마스크로 하여 그에 인접된 반도체 기판(1) 영역에 저농도 불순물이 이온 주입되고, 게이트 전극(4)의 양측벽에 산화막 또는 질화막의 스페이서(5)가 형성된다. 그리고 나서, 스페이서(5)를 이온 주입 마스크로 하여 반도체 기판(1) 영역에 고농도 불순물이 이온 주입됨으로써, 저도핑 드레인(lightly doped drain : LDD)구조의 소오스/드레인 접합 영역(6)이 형성된다.
그러나, 상기와 같은 모스 트랜지스터 제조 방법은, 토폴로지가 악화되는 문제점이 있으며, 또한, 고농도 불순물의 이온 주입으로 인하여, 게이트 전극과 소오스/드레인 접합 영역 사이의 오버랩(overlap) 정도가 커져서 펀치 스루 현상이 더욱 심화됨으로써, 이후의 공정에서 소자의 특성 및 신뢰성을 떨어뜨리는 문제점이 있었다.
따라서, 본 발명의 목적은 토폴로지 및 펀치 스루에 기인된 소자의 결함을 방지할 수 있는 모스 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 목적은 트랜치 내부에 게이트 전극을 형성함으로써, 토폴로지를 감소시키고, 트랜치 측벽을 이용함으로써, 펀치 스루 현상을 감소시켜 소자의 특성 및 신뢰성을 향상시킬 수 있는 모스 트랜지스터 제조 방법을 제공하는데 있다.
도1A 내지 도1C는 종래 기술에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 단면도.
도2A 내지 도2C는 본 발명에 따른 모스 트랜지스터 제조 방법을 설명하기 위한 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리막
13 : 트랜치 14 : 게이트 산화막
15 : 폴리실리콘막 15´: 게이트 전극
16 : 소오스/드레인 접합 영역
상기와 같은 본 발명의 목적은, 반도체 기판의 소정 영역에 형성하는 소자 분리막과, 상기 소자 분리막으로 한정된 활성 영역에 형성된 트랜치와, 상기 트랜치 내부에 형성된 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 영역에 형성된 소오스/드레인 접합 영역으로 이루어지는 것을 특징으로 하는 본 발명에 따른 모스 트랜지스터에 의하여 달성된다.
또한, 상기와 같은 본 발명의 목적은, 소자 분리막이 구비된 반도체 기판을 제공하는 단계; 상기 소자 분리막으로 한정된 활성 영역에 트랜치를 형성하는 단계; 상기 트랜치를 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계; 폴리 마스크 및 식각 공정으로 상기 트랜치 내부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체 기판 영역으로 불순물을 이온 주입하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 모스 트랜지스터 제조 방법에 의하여 달성된다.
본 발명에 따르면, 트랜치 내부에 게이트 전극을 형성함으로써 토폴로지를 감소시킬 수 있으며, 트랜치 측벽을 이용함으로써 펀치 스루에 기인된 소자의 결함을 방지할 수 있다.
[실시예]
이하, 도 2A 내지 도 2C를 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2A를 참조하면, 반도체 기판(11)의 소정 영역에 소자 분리막(12)이 형성되고, 소자 분리막(12)으로 한정된 반도체 기판(11)의 활성 영역에 트랜치(13)가 형성된다.
도 2B를 참조하면, 트랜치(13)를 포함하는 반도체 기판(11) 상에 소정 두께의 게이트 산화막(14)이 형성되고, 게이트 산화막(14) 상에 폴리실리콘막(15)이 형성된다.
도 2C를 참조하면, 폴리 마스크 및 식각 공정에 의하여 폴리실리콘막(15)이 패터닝되고, 이 결과, 트랜치(13) 내부에 게이트 전극(15´)이 형성된다. 그리고 나서, 게이트 전극(15´)에 인접된 반도체 기판(11) 영역에 불순물이 이온 주입되어 소오스/드레인 접합 영역(16)이 형성된다. 이때, 트랜치(13) 측벽에 의하여 소오스 전극과 드레인 전극 사이에 디플리션(depletion) 폭이 쉽게 붙는 것이 방지되며, 이로 인하여, 펀치 스루 현상이 감소된다.
또한, 종래 기술에서는 게이트 폴리와 불순물 영역 사이의 오버랩 문제 때문에, 불순물이 얇은 접합에서만 주입되지만, 본 발명에서는 트랜치 측벽에 의해 접합 영역의 자체 한정이 가능하기 때문에, 얇은 접합 영역의 형성이 필요하지 않고, 불순물 주입 에너지의 조절이 더 용이하다.
이상에서와 같이, 본 발명의 모스 트랜지스터 및 그의 제조 방법은 트랜치 내부에 게이트 전극을 형성하여 토폴로지를 감소시킬 수 있고, 트랜치 측벽을 이용하여 펀치 스루 현상을 감소시킴으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특정청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 반도체 기판의 소정 영역에 형성하는 소자 분리막과, 상기 소자 분리막으로 한정된 활성 영역에 형성된 트랜치와, 상기 트랜치 내부에 형성된 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 영역에 형성된 소오스/드레인 접합 영역으로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
- 소자 분리막이 구비된 반도체 기판을 제공하는 단계; 상기 소자 분리막으로 한정된 활성 영역에 트랜치를 형성하는 단계; 상기 트랜치를 포함하는 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리실리콘막을 형성하는 단계; 폴리 마스크 및 식각 공정으로 상기 트랜치 내부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체 기판 영역으로 불순물을 이온 주입하여 소오스/드레인 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058679A KR19980039621A (ko) | 1996-11-28 | 1996-11-28 | 모스 트랜지스터 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058679A KR19980039621A (ko) | 1996-11-28 | 1996-11-28 | 모스 트랜지스터 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980039621A true KR19980039621A (ko) | 1998-08-17 |
Family
ID=66482731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960058679A KR19980039621A (ko) | 1996-11-28 | 1996-11-28 | 모스 트랜지스터 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980039621A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592769B1 (ko) * | 2000-12-20 | 2006-06-26 | 매그나칩 반도체 유한회사 | 반도체 디바이스의 트랜지스터 및 그 제조 방법 |
-
1996
- 1996-11-28 KR KR1019960058679A patent/KR19980039621A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592769B1 (ko) * | 2000-12-20 | 2006-06-26 | 매그나칩 반도체 유한회사 | 반도체 디바이스의 트랜지스터 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940006702B1 (ko) | 모스패트의 제조방법 | |
| KR20020067795A (ko) | 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 | |
| US20030022450A1 (en) | Method to form elevated source/drain using poly spacer | |
| KR0166850B1 (ko) | 트랜지스터 제조방법 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
| KR100273291B1 (ko) | 모스 전계 효과 트랜지스터의 제조 방법 | |
| US6215153B1 (en) | MOSFET and method for fabricating the same | |
| KR960000229B1 (ko) | 트렌치(Trench) 구조를 이용한 수직 채널을 갖는 모스트랜지스터(MOSFET) 제조 방법 | |
| KR100349367B1 (ko) | 반도체 소자의 제조방법 | |
| KR19980039621A (ko) | 모스 트랜지스터 및 그의 제조 방법 | |
| KR100304974B1 (ko) | 모스트랜지스터제조방법 | |
| US20050133831A1 (en) | Body contact formation in partially depleted silicon on insulator device | |
| KR100239420B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US6936517B2 (en) | Method for fabricating transistor of semiconductor device | |
| KR20020002012A (ko) | 트랜지스터 및 그 제조 방법 | |
| KR940002781B1 (ko) | 곡면 이중 게이트를 갖는 반도체 장치의 제조방법 | |
| KR100304975B1 (ko) | 반도체소자제조방법 | |
| KR100406591B1 (ko) | 반도체소자의제조방법 | |
| KR100333356B1 (ko) | 반도체장치의 제조방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR100311177B1 (ko) | 반도체장치의 제조방법 | |
| JPH07273329A (ja) | 半導体装置及びその製造方法 | |
| KR100261171B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100537272B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |