KR980012623A - 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

전계 효과 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR980012623A
KR980012623A KR1019960031659A KR19960031659A KR980012623A KR 980012623 A KR980012623 A KR 980012623A KR 1019960031659 A KR1019960031659 A KR 1019960031659A KR 19960031659 A KR19960031659 A KR 19960031659A KR 980012623 A KR980012623 A KR 980012623A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
insulating film
gate electrode
impurity region
gate
Prior art date
Application number
KR1019960031659A
Other languages
English (en)
Other versions
KR100223927B1 (ko
Inventor
손정환
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960031659A priority Critical patent/KR100223927B1/ko
Priority to DE19703971A priority patent/DE19703971A1/de
Priority to US08/851,092 priority patent/US6066534A/en
Priority to JP9162439A priority patent/JPH1098189A/ja
Publication of KR980012623A publication Critical patent/KR980012623A/ko
Application granted granted Critical
Publication of KR100223927B1 publication Critical patent/KR100223927B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 전계 효과 트랜지스터 및, 그 제조방법에 관한 것으로서, 상세하게는 게이트의 면저항(sheet resistance)을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명의 실시예에 따른 전계 효과 트랜지스터의 구조는, 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역, 상기 반도체 기판의 표면 내에서 제 1 불순물 영역과 접촉되고 제 2 불순물 영역을 향해 형성된 LDD 영역 및, 상기 반도체 기판의 표면 상에서 LDD 영역과 제 2 불순불 영역사이에 걸쳐서 형성된 L형상(L-shaped)의 게이트 전극으로 이루어진다.

Description

전계 효과 트랜지스터 및 그 제조방법
본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 특히, 게이트의 면저항(sheet resistance)을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
고집적화된 반도체 장치는 일반적으로 수많은 전계 효과 트랜지스터(Field Effect Transistor)들로 구성되어 있다. 더욱 고집적화하기 위해 전계 효과 트랜지스터들이 아주 작은 크기로 형성하는데, 그 크기가 작아질수록 전계 효과 트랜지스터들이 아주 작은 크기로 형성하는데, 그 크기가 작아질수록 전계 효과 트랜지스터의 소오스/드레인 및 게이트의 면저항은 증가한다. 이와같은 소오스/드레인 및 게이트와 관련된 면저항이 증가하면 집적회로 내에서의 신호전송 시간이 지연되는 결과를 초래한다. 반대로 소오스/드레인 및 게이트와 관련된 면 저항이 감소하게 되면 신호전송 시간이 단축될 수 있다.
고집적화됨에 따라 또 다른 문제는 게이트 및 소오스/드레인과 배선층과의 접촉영역이 작아짐에 따라 접촉저항이 증가하는 것이다. 이는 상기와 마찬가지로 신호전송 시간을 지연시킨다.
이하 첨부한 도 1 및 도 2a 내지 2f를 참고로하여 종래기술에 의한 전계 효과 트랜지스터 및 그 제조방법을 살펴본다.
도 1은 종래기술에 의한 전계 효과 트랜지스터를 나타낸 단면도이다.
구체적으로 도 1은 필드 산화막(11)이 형성된 실리콘 기판(10)과, 상기 실리콘 기판의 활성영역에 형성되고 폴리실리콘막(13)과 실리사이드막(14)으로 이루어진 게이트와, 상기 게이트 양측면에 형성된 측벽 스페이서(16)와 상기 측벽 스페이서(16) 하단의 실리콘 기판(10) 표면에 형성된 LDD 영역(15)과, 상기 LDD 영역(15)에 접촉되고 상기 측벽 스페이서(16) 측면의 실리콘 기판(10) 표면에 걸쳐서 형성된 소오스/드레인 영역(17)으로 이루어진 전계 효과 트랜지스터를 나타낸다.
상기한 종래의 전계 효과 트랜지스터의 제조방법은 도 2a 내지 2f를 참고하여 설명한다.
우선, 도 2a에 도시된 것처럼 필드 산화막(101)이 형성된 P형 실리콘 기판(100) 전면에 게이트 절연막(102), 폴리 실리콘막(103) 및, 실리사이드막(104)을 연속적으로 적층한다.
이어서, 도 2b와 같이 게이트 마스크를 이용한 사진/식각 공정을 이용하여 실리사이드막(104) 및, 폴리 실리콘막(103)을 차례로 패터닝하여 게이트 전극 (103a, 104a)을 형성한다.
그 다음, 도, 2c와 같이 게이트 전극을 마스크로하여 저농도의 이온 주입을 실시하여 n-LDD(Lightly Doped Drain) 영역(105)을 형성한다.
이어서 도 2d에 도시된 것과 같이 상기 실리콘 기판(100) 전면에 절연막(106)을 증착한다.
그 다음은 도 2e에 도시된 것과 같이, 상기 절연막에 이방성 식각공정을 실시하여 게이트 전극(103a, 104a) 양측면에 측벽 스페이서(106a)를 형성한다. 이어 상기 게이트 전극(103a, 104a) 및, 측벽 스페이서(106a)를 마스크로 n+ 고농도의 이온주입을 실시한다.
마지막으로 도 2f는 상기 n-LDD 영역(105) 측면에 소오스/드레인 영역(107)이 형성된 단면도를 나타낸다.
종래기술이 따른 전계 효과 트랜지스터 및 그 제조방법에 의하면 짧은 게이트 길이를 갖는 게이트 형성이 어려울 뿐만 아니라, LDD 영역이 필요없는 소오스에도 LDD 영역이 형성되어 저항증가에 따른 전류 특성이 저하된다. 또한 게이트 길이가 짧은 경우 폴리사이드를 형성하여도 저항감소의 효과가 떨어진다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 게이트의 면저항을 감소시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 의한 전계 효과 트랜지스터를 도시한 단면도
제2a도 내지 제2f도는 종래 기술에 의한 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도.
제3도는 본 발명에 의한 전계 효과 트랜지스터를 도시한 단면도
제4a도 내지 제4g도는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도
제5a도 내지 제5g도는 본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20, 200, 300 : 실리콘 기판 21, 201, 301 : 필드 산화막
22, 202, 302 : 게이트 절연막 204a : 폴리실리콘막패턴
205a : 실리사이드막패턴 24, 207, 306 : LDD 영역
208a, 307a :측벽 스페이서 25, 209, 308 : 드레인
26, 210, 309 : 소오스
본 발명에 따른 전계 효과 트랜지스터는, 반도체 기판 ; 상기 반도체 기판 상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물를 영역과 제 2 불순물 영역 ; 상기 반도체 기판의 표면 내에서 제 1 불순물 영역과 접촉되고 제 2 불순물 영역을 향해 형성된 LDD 영역 ; 및 상기 반도체 기관의 표면 상에서 LDD 영역과 제 2 불순물 영역사이에 걸쳐서 형성된 L 형상(L-shaped)의 게이트 전극으로 구성된다.
본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판 상에 게이트 절연막과 제 1절연막물 형성하고 상기 제 1 절연막을 패터닝하여 제 1 절연막 패턴을 형성하는 단계 ; 상기 반도체 기판과 제 1 절연막 패턴 상에 제 1 도전체, 제 2 도전체, 및 제 2 절연막을 순차적으로 적층하는 단계 , 상기 제 2 물결막과 제 1 도전체 및, 제2 도전체를 이방성 식각하여 상기 제 1 절연막 패턴의 양측면에서 L 형상의 제 1 도전체 패턴, L 형상의 제2도전체 패턴, 제 2 절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 , 상기 반도체 기판 상의 제 1 절연막 패턴을 제거하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로하여 반도체 기판 표면 내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역을 형성하는 단계 ; 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 측면에 측벽 스페이서를 형성하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로하여 반도체 기판 표면 내에 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계 ; 및, 상기 제 2 절연막 패턴들을 제거하는 단계를 포함하여 구성된다.
본 발명의 제 2 실시예에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판상에 게이트 절연막과 제 1 절연막을 형성하고 상기 제 1 절연막을 패터닝하여 제 1 절연막 패턴을 형성하는 단계 ; 상기 반도체 기판과 제 1 절연막 패턴 상에 제 1 도전체와 제 2 절연막을 차례로 증착하는 단계 , 상기 제 2 절연막과 제 1 도선체를 이방성 식각하여 상기 제 1 절연막 패턴의 양측면에서 L 형상의 제 1 도전체 패턴과 제 2 절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ; 상기 반도체 기판 상의 제 1 절연막 패턴을 제거하는 단계 ; 상기 게이트 전극을 이온주입 마스크로 하여 반도체 기판 표면 내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역을 형성하는 단계 , 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계 ; 상기 게이트 전극을 이온 주입 마스크로하여 상기 반도체 기판 표면 내에 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계 ; 및, 상기 제 2 절연막 패턴들을 제거한 후, 샐리사이프 공정을 실시하여 샐리사이드를 형성하는 단계를 포함하여 구성된다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 의한 전계 효과 트랜지스터를 도시한 단면도이고 도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이며, 도 5a 내지 5g는 본 발명와 제 2 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이다.
우선, 도 3에 도시된 바와 같이 본 발명에 따른 전계 효과 트랜지스터는 실리콘 기판(20)과 상기 실리콘 기판 상에 형성된 게이트 절연막(21)과 상기 실리콘 기판(20) 내에 일정간격을 두고 소오스(26)와 드레인(25)이 형성되고 상기 드레인(25)에 접촉되어 소오스(26)를 향해 LDD 영역(24)이 형성된다. 상기 실리콘 기판(20) 표면 상에서 상기 LDD 영역(24)과 트레인(25)에 걸쳐서 형성되고 실리콘 기판(20) 표면에 대해 직교하는 수직바디와 실리콘 기판(20) 표면에 대해 평행한 수평바디를 포함하는 게이트 전극(72)으로 구성된다.
또한, 상기 게이트 전극(22)은 수평바디 상면과 수직바디 내측면에 실리사이드층(73)을 포함하여 이루어진다.
도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 4a와 같이 필드 산화막(201)이 형성된 p형 실리콘 기판(200) 상에 게이트 절연막(2G2)과 질화막(203)을 차례로 형성한 후, 상기 질화막(203)을 패터닝하여 질화막패턴(203a)을 형성한다.
그리고, 도 4b에 도시한 것처럼 상기 질화막패턴과 상기 P형 실리콘기판 전면에 폴리실리콘막(204), 실리사이드막(205) 및, 제 1 절연막(206)을 순차적으로 적층한다.
이어서, 도 4c와 같이 상기 제 1 절연막과 실리사이드막 및, 폴리실리콘막을 순차적으로 이방성 식각하여 질화막패턴의 양측면에 제 1 절연막패턴(206a), L형상(L-shaped)의 실리사이드막패턴(205a) 및, L 형상(L-shaped)의 폴리실리콘막패턴(204a)을 형성한다.
그다음 도 4d에 도시한 것처럼 상기 p형 실리콘 기판 상에 잔류하는 질화막패턴을 제거하고 상기 노출된 P형 실리콘 기판 전면에 LDD 영역(207)을 형성하기 위하여 상기 제 1 절연막패턴, 실리사이드막패턴 및, 폴리실리콘막패턴을 마스크로하여 예컨대 인(P)이나 아세닉(As) 이온을 저농도로 이온 주입한다.
그리고, 도 4e와 같이 상기 p형 실리콘 기판 전면에 제 2 절연막(208)을 형성하고 상기 제 2 절연막(208)을 식각하여 측벽 스페이서(208a)를 형성한다.
이어서 도 4f에 도시된 것처럼 상기 노출된 p형 실리콘 기판 전면에 상기 제 1 절 연막패턴, 실리사이드막패턴, 폴리실리콘막패턴 및, 측벽 스페이서를 마스크로 예컨대 고농도의 인(P)이나 아세닉(As) 등의 이온을 이온 주입하여 소오스 (210)와 드레인(209) 영역을 형성한다.
마지막으로 도 4g에 도시된 바와 같이 상기 제 1 절연막패턴을 식각 공정을 실시하여 제거하면 L 형상의 실리사이드막(205a)을 구비한 게이트 전극이 형성된다. 이러한 상기 게이트 전극은 드레인 측면에만 측벽 스페이서와 LDD영역이 형성되어 있다.
도 5a 내지 5g는 본 발명의 재 2 실시예에 따른 전계 효과 트랜지스터의 제조방법을 나타낸 공정 단면도이다.
도 5a에 도시된 바와 같이 필드 산화막(301)이 형성된 P형 실리콘 기판(300) 상에 게이트 절연막(302)과 질화막(3D3)을 형성한 후, 상기 질화막(303)을 패터닝하여 질화막패턴(303a)을 형성한다.
이어서, 도 5b와 같이 상기 P형 실리콘기판(300) 및, 질화막패턴(303a) 전면에 폴리실리콘막(304)과 절연막(305)을 차례로 증착한다.
그다음 도 5c에 도시된 것과 같이 상기 절연막(305) 및, 폴리실리콘막(304)을 이방성 식각공정을 실시하여 절연막패턴(305a) 및 L 형상(L-shaped)의 폴리실리콘막패턴(304a)을 형성한다.
이마 도 5d에 나타난 바와 같이 상기 질화막패턴(303a)을 선택적으로 식각하여 제거한 후, 상기 절연막패턴 및, 폴리실리콘막패턴을 마스크로하여 인(P)이나 아세닉(As) 등와 이온을 저농도로 이온주입공정을 실시하여 상기 노출된 p형 실리콘 기판 표면에 LDD영역(306)을 형성한다.
그다음 도 5e와 도시한 바와 같이 상기 p형 실리콘 기판 전면에 스페이서용 층(307)을 형성한 후, 이방성 식각공정을 실시하여 상기 폴리실리콘막패턴(304a) 양측면에 측벽 스폐이서(307a)를 형성한다.
도 5f와 같이 상기 노출된 p형 실리콘 기판 전면에 상기 절연막패턴(305a), 폴리실리콘막패턴(304a) 및, 측벽 스페이서(307a)를 마스크로 하여 고농도의 인(P)이나 아세닉(As) 등의 이온을 주입하여 LDD영역(306)측면에 소오스(309)와 드레인(308)을 형성한다.
도 5g에 나타난 바와 같이 상기 절연막패턴을 제거한 후, 샐리사이드 공정을 이용하여 샐리사이드(310)를 형성 한다.
본 발명에 따른 전계 효과 트랜지스터 및 그 제조방법에 의하면, 짧은 게이트 길이를 갖는 소자제조가 가능하고 게이트가 L 형상(L-shaped)의 구조로 되어 있어서 실리사이드가 형성되는 면적이 증가함으로 인한 게이트 면저항의 감소를 가져온다. 또한, 소오스의 불필요한 LDD 영역을 없애거나 크게 줄임으로써 상대적으로 드레인 쪽에만 LDD 영역이 형성되는 효과가 발생하여 소오스 저항을 줄이고 전류 특성을 향상시킨다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (11)

  1. 반도체 기판 ; 상기 반도체 기판 상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역 ; 상기 반도체 기판의 표면 내에서 제 1 불순물 영역과 접촉되고 제 2 불순물 영역을 향해 형성된 LDD 영역; 및, 상기 반도체 기판의 표면상에서 LDD영역과 제 2 불순물 영역사이에 걸쳐서 형성된 L형상(L-shaped)의 게이트 전극으로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1항에 있어서, 상기 L형상의 게이트 전극은 이중층 구조 (double-layerred structure)를 갖는 것을 특징으로 하는 전계 효과 트랜지스터,
  3. 제 2항에 있어서, 상기 이중층 구조는 L 형상의 불순물을 가지고 도전된 폴리실리콘층과 이 폴리실리콘층상에 적어도 일부분이 형성된 L 형상의 실리사이드층으로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  4. 반도체 기판 ; 상기 반도체 기판 상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역 ; 상기 반도체 기판의 표면 내에서 제 1 불순불 영역과 접촉되고 제 2 불순물 영역을 향해 형성된 LDD 영역 ; 상기 반도체 기판의 표면 상에서 LDD 영역과 제 2 불순 물 영역사이에 걸쳐서 형성되고, 상기 반도체 기판 표면에 대해 직교하는 수직바디(body)와 상기 반도체 기판 표면에 대해 평행한 수평바디(body)를 갖는 L형상(L-shaped)의 폴리실리콘층과 상기 수직바디 내측면과 상기 수평바디 상면에 실리사이드층을 포함하는 게이트 전극 ; 및 상기 LDD 영역의 표면 상에서 수직바디의 외측면에 형성된 측벽 스페이서로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  5. 반도체 기판 ; 상기 반도체 기판 상에 형성된 게이트 절연막 ; 상기 반도체 기판의 표면 내에 일정간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역 ; 상기 반도체 기판의 표면 내에서 제 1 불순물 영역과 제 2 불순물 영역에 각각 접촉되어 형성된 제 1 LDD 영역과 제 2 LDD 영역 ; 상기 반도체 기판의 표면 상에서 제 1 LDD 영역과 제 2 LDD 영역 사이에 걸쳐서 형성되고 상기 반도체 기판 표면에 대해 직교하는 수직바디(body)와 상기 반도체 기판 표면에 대해 평행한 수평바디(body)를 갖는 L형상(L-shaped)의 폴리실리콘층과 상기 수직바디의 상면 및, 내측면 그리고 수평바디의 상면에 형성된 실리사이드 층을 포함하는 게이트 전극; 상기 LDD 영역의 표면 상에서 수직바디의 외측면에 형성된 측벽 스페이서 ; 및, 상기 수평바디의 측면에 형성되는 측벽 스폐이서로 구성됨을 특징으로 하는 전계 효과 트랜지스터.
  6. (1) 반도체 기판 상에 게이트 절연막과 제 1 절연막을 형성하고 상기 제 1 절연막을 패터닝하여 제 1 절 연막 패턴을 형성하는 단계; (2)상기 반도체 기판과 제 1절연막 패턴 상에 제 1도전체, 제 2도전체, 및, 제 2 절연막을 순차적으로 적층하는 단계; (3) 상기 제 2 물질막과 제 1도전체 및, 제 2 도전체를 이방성 식각하여 상기 제 1 절연막 패턴의 양측면에서 L형상의 제 1도전체 패턴, L형상의 제 2 도전체 패턴, 제 2 절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 ; (4) 상기 반도체 기판 상의 제 1 절연막 패턴을 제거하는 단계 ; (5) 상기 게이트 전극을 이온 주입 마스크로하여 반도체 기판 표면 내에 저농도 불순물 이온은 주입하여 저농도 불순물 영역을 형상하는 단계 ; (6) 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층을 형성한 후, 상기 스페이서용 층을 식각하여 게이트 전극 측면에 측벽 스페이서를 형성하는 단계; (7) 상기 게이트 전극을 이온 주입 마스크로하여 상기 반도체 기판 표면 내에 불순물을 주이받여 고농도 불순물 영역을 형성하는 단계 ; 및, (8) 상기 제 2 절연막 패턴들을 제거하는 단계로 이루어진 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  7. 제 6항에 있어서, 제 상기 제 (1) 및, 제 (2) 단계에서 절연막은 산화막과 질화막 중 어느 하나이고 상기 제 2 절연막은 다른 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  8. 제 6항에 있어서, 제 (6) 단계에서 상기 스페이서용 층은 산화막과 폴리실리콘막 중 어느 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  9. (1) 반도체 기판 상에 게이트 절연막과 제 1 절연막을 형성하고 상기 제 1 절연막을 패터닝하여 제 1 절연막 패턴을 형성하는 단계 ; (2) 상기 반도체 기판과 제 1 절연막 패턴 상에 제 1 도전체와 제 2 절연막을 차례로 증착하는 단계 ; (3) 상기 제 2 절연막과 제 1도전체를 이방성 식각하여 상기 제 1절연막 패턴을 양측면에서 L 형상의 제 1 도전체 패턴과 제 2 절연막 패턴으로 구성된 게이트 전극을 형성하는 단계 , (4) 상기 반도체 기판 상의 제 1 절연막 패턴을 제거하는 단계 ; (5) 상기 게이트 전극을 이온주입 마스크로하여 반도체 기판 표면 내에 저농도 불순물 이온을 주입하여 저농도 불순물 영역들을 형성하는 단계 ; (6) 상기 반도체 기판과 상기 게이트 전극 상에 스페이서용 층을 형성한 후, 상기 스패이서용 층을 식각하여 게이트 전극 양측면에 측벽 스페이서들을 형성하는 단계 ; (7) 상기 게이트 전극과 측벽 스페이서들을 이온 주입 마스크로 하여 상기 반도체 기판 표면 내에 불순물을 주입하여 고농도 불순물 영역들을 형성하는 단계 ; 및, (8) 상기 제 2 절연막 패턴들을 제거한 후, 샐리사이드 공정을 실시하여 샐리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  10. 제 9항에 있어서, 제 (1) 및, 제 (2) 단계에서 상기 제 1 절연막은 산화막과 질화막 중 어느 하나이고 상기 제 2 절연막은 다른 하나인 것을 특징으로 하는 잔계 효과 트랜지스터 제조방법.
  11. 재 9항에 있어서, 제 (6) 단계에서 상기 스페이서용 층은 산화막과 질화막 중 어느 하나인 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019960031659A 1996-07-31 1996-07-31 전계 효과 트랜지스터 및 그 제조방법 KR100223927B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960031659A KR100223927B1 (ko) 1996-07-31 1996-07-31 전계 효과 트랜지스터 및 그 제조방법
DE19703971A DE19703971A1 (de) 1996-07-31 1997-02-03 Feldeffekttransistor und Verfahren zu seiner Herstellung
US08/851,092 US6066534A (en) 1996-07-31 1997-05-05 Method of manufacturing a field effect transistor
JP9162439A JPH1098189A (ja) 1996-07-31 1997-06-19 電界効果トランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960031659A KR100223927B1 (ko) 1996-07-31 1996-07-31 전계 효과 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR980012623A true KR980012623A (ko) 1998-04-30
KR100223927B1 KR100223927B1 (ko) 1999-10-15

Family

ID=19468271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960031659A KR100223927B1 (ko) 1996-07-31 1996-07-31 전계 효과 트랜지스터 및 그 제조방법

Country Status (4)

Country Link
US (1) US6066534A (ko)
JP (1) JPH1098189A (ko)
KR (1) KR100223927B1 (ko)
DE (1) DE19703971A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
JP2000091574A (ja) * 1998-09-07 2000-03-31 Denso Corp 半導体装置および半導体装置の製造方法
US6184116B1 (en) * 2000-01-11 2001-02-06 Taiwan Semiconductor Manufacturing Company Method to fabricate the MOS gate
US6746920B1 (en) * 2003-01-07 2004-06-08 Megawin Technology Co., Ltd. Fabrication method of flash memory device with L-shaped floating gate
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7656049B2 (en) 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
US7755132B2 (en) * 2006-08-16 2010-07-13 Sandisk Corporation Nonvolatile memories with shaped floating gates
KR101166563B1 (ko) * 2006-08-16 2012-07-19 샌디스크 테크놀로지스, 인코포레이티드 형상화된 플로팅 게이트를 갖는 비휘발성 메모리
US7494860B2 (en) * 2006-08-16 2009-02-24 Sandisk Corporation Methods of forming nonvolatile memories with L-shaped floating gates
WO2008056289A1 (en) * 2006-11-06 2008-05-15 Nxp B.V. Method of manufacturing a fet gate
US7592225B2 (en) * 2007-01-15 2009-09-22 Sandisk Corporation Methods of forming spacer patterns using assist layer for high density semiconductor devices
US7773403B2 (en) * 2007-01-15 2010-08-10 Sandisk Corporation Spacer patterns using assist layer for high density semiconductor devices
US7795080B2 (en) * 2007-01-15 2010-09-14 Sandisk Corporation Methods of forming integrated circuit devices using composite spacer structures
US7582529B2 (en) * 2007-04-02 2009-09-01 Sandisk Corporation Methods of fabricating non-volatile memory with integrated peripheral circuitry and pre-isolation memory cell formation
US7704832B2 (en) * 2007-04-02 2010-04-27 Sandisk Corporation Integrated non-volatile memory and peripheral circuitry fabrication
US7888210B2 (en) * 2007-12-19 2011-02-15 Sandisk Corporation Non-volatile memory fabrication and isolation for composite charge storage structures
US8546152B2 (en) * 2007-12-19 2013-10-01 Sandisk Technologies Inc. Enhanced endpoint detection in non-volatile memory fabrication processes
US7807529B2 (en) * 2007-12-19 2010-10-05 Sandisk Corporation Lithographically space-defined charge storage regions in non-volatile memory
US7615447B2 (en) * 2007-12-19 2009-11-10 Sandisk Corporation Composite charge storage structure formation in non-volatile memory using etch stop technologies
US7736973B2 (en) * 2008-01-25 2010-06-15 Sandisk Corporation Non-volatile memory arrays having dual control gate cell structures and a thick control gate dielectric and methods of forming
JP2011066158A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
JPS6066861A (ja) * 1983-09-22 1985-04-17 Toshiba Corp 半導体装置の製造方法
JPS60182171A (ja) * 1984-02-29 1985-09-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE3530065C2 (de) * 1984-08-22 1999-11-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines Halbleiters
JPH01101667A (ja) * 1987-10-15 1989-04-19 Fuji Electric Co Ltd 半導体集積回路装置の製造方法
US5202272A (en) * 1991-03-25 1993-04-13 International Business Machines Corporation Field effect transistor formed with deep-submicron gate
US5244823A (en) * 1991-05-21 1993-09-14 Sharp Kabushiki Kaisha Process for fabricating a semiconductor device
US5391510A (en) * 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device
DE4336054A1 (de) * 1993-10-22 1995-04-27 Bosch Gmbh Robert Monolithisch integriertes p-Kanal-Hochspannungs-Bauelement

Also Published As

Publication number Publication date
JPH1098189A (ja) 1998-04-14
DE19703971A1 (de) 1998-02-05
KR100223927B1 (ko) 1999-10-15
US6066534A (en) 2000-05-23

Similar Documents

Publication Publication Date Title
KR100223927B1 (ko) 전계 효과 트랜지스터 및 그 제조방법
KR930007754B1 (ko) 반도체장치의 제조방법
US5296401A (en) MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
KR970077229A (ko) 반도체 장치의 제조 방법
JP2951893B2 (ja) 半導体素子のトランジスター製造方法
US5705437A (en) Trench free process for SRAM
US5610424A (en) Metal oxide semiconductor field effect transistor
US5714410A (en) Method for fabricating CMOS analog semiconductor
KR100232197B1 (ko) 반도체 소자의 제조 방법
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR100227644B1 (ko) 반도체 소자의 트랜지스터 제조방법
US6686276B2 (en) Semiconductor chip having both polycide and salicide gates and methods for making same
US6057191A (en) Process for the fabrication of integrated circuits with contacts self-aligned to active areas
KR100399893B1 (ko) 아날로그 소자의 제조 방법
KR0183897B1 (ko) 반도체장치의 콘택 형성방법
JP2602589B2 (ja) Ｌｄｄトランジスタの製造方法
KR0161416B1 (ko) 이중-게이트 구조를 갖는 반도체장치의 제조방법
KR960012262B1 (ko) 모스(mos) 트랜지스터 제조방법
KR100273299B1 (ko) 모스 트랜지스터 제조방법
KR100309645B1 (ko) 반도체장치 및 그 제조방법
KR0170280B1 (ko) 샐리사이드 형성방법
JP3415360B2 (ja) 半導体装置の製造方法
KR0167669B1 (ko) 반도체장치의 제조방법
KR0175366B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070622

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee