KR0170280B1 - 샐리사이드 형성방법 - Google Patents
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Abstract
게이트 전극과 소오스/드레인 영역의 단락을 방지할 수 있을 뿐만 아니라 입출력부에 형성된 MOS 트랜지스터의 ESD(Electro-Static Discharge) 특성을 향상시킬 수 있는 샐리사이드 형성방법이 개시되었다. 본 발명은 게이트 절연막이 형성된 반도체 기판 상에 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계, 상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계, 상기 제2 절연막 및 게이트 절연막을 패터닝하여 상기 셀 영역의 소오스/드레인 영역을 노출시키는 게이트 절연막 패턴, 상기 제1 스페이서 상에 제2 스페이서가 형성된 이중충 스페이서, 및 상기 입출력부만 덮는 제2 절연막 패턴을 형성하는 단계, 상기 결과물 전면에 고융점 금속막을 형성한 후 열처리하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극 상에만 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법을 제공한다. 본 발명에 의하면, 게이트 전극과 소오스/드레인 영역의 단락을 방지할 수 있을 뿐만 아니라 입출력부의 MOS 트랜지스터에 있어서 ESD 특성을 향상시킬 수 있다.
Description
제1도 내지 제4도는 종래 기술에 의한 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
제5도 내지 제10도는 본 발명의 제1 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
제11도 내지 제13도는 본 발명의 제2 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
제14도 및 제15도는 본 발명의 제3 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
본 발명은 샐리사이드 형성방법에 관한 것으로, 특히 게이트 전극과 소오스/드레인 영역의 단락을 방지할 수 있을 뿐만 아니라 입출력부(Input/Output Part)에 형성된 MOS 트랜지스터의 ESD(Electro-Static Discharge) 특성을 향상시킬 수 있는 샐리사이드 형성방법에 관한 것이다.
고집적화된 반도체 장치는 일반적으로 수많은 MOS 트랜지스터들로 구성되어 있다. 따라서 집적도가 증가할수록 상기 MOS 트랜지스터들의 크기가 감소한다. 이렇게 MOS 트랜지스터의 크기가 감소할수록 상기 MOS 트랜지스터의 금속배선의 면저항은 증가한다. 이와같이 금속배선의 면저항이 증가하면 집적회로 내에서의 신호전송 시간이 지연되는 결과를 초래한다. 반대로 금속배선의 면저항이 감소하게 되면 신호전송 시간이 단축될 수 있다.
집적도가 증가함에 따라 면저항이 증가하는 것 이외의 또 다른 문제는 접촉영역이 작아짐에 따라 접촉저항이 증가하는 것이다. 이는 상기와 마찬가지로 신호전송 시간을 지연시킨다.
이와 같이 집적도 증가에 따른 금속배선의 면저항 및 접촉저항이 증가하는 문제를 해결하기 위해 샐리사이드(Self Aligned Silicide, Salicide)를 채용한 MOS 트랜지스터가 제안된 바 있다.
샐리사이드 제조공정을 간략히 설명하면, 금속을 MOS 트랜지스터의 소오스/드레인 영역 및 게이트 전극 상에 증착한 후 열처리를 하면 소오스/드레인 영역 및 게이트 전극의 실리콘과 화학반응을 일으켜 실리사이드를 형성하게 된다. 이때 실리콘과 접하지 않는 금속, 예컨대 게이트 전극 측벽의 스페이서 표면 및 필드 산화막 표면에 형성된 금속은 실리사이드를 형성하지 못한다. 따라서 남아있는 금속을 선택적으로 제거함으로써 소오스/드레인 영역 및 게이트 상에 형성된 실리사이드층만 선택적으로 남길 수 있다.
그러나, 통상의 샐리사이드 제조공정에 의하여 실리사이드를 형성할 경우에는 공정 조건에 따라 게이트 전극과 소오스/드레인 영역이 단락될 수 있다. 또한 입출력부에서는 ESD 특성이 나빠진다는 문제점이 있다.
제1도 내지 제4도는 종래 기술에 의한 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
제1도는 게이트 전극(40), 소오스/드레인 영역(50)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 주 표면에 활성영역의 분리를 위한 필드 산화막(20), 예컨데 실리콘 산화막과 트랜지스터의 게이트 절연막(30)이 형성된 반도체 기판(10) 상에 불순물이 도핑된 실리콘막(도시되지 않음)을 형성한다. 이어서 상기 실리콘막을 패터닝하여 상기 셀 영역(A)과 입출력부(B)에 있는 게이트 절연막(30)의 소정 영역 상에 게이트 전극(40)을 형성한다. 이어서, 상기 게이트 전극(40)을 이온주입 마스크로하여 저농도의 불순물을 주입함으로써 LDD(lightly doped drain)의 소오스/드레인 영역(50)을 형성한다.
제2도는 절연막(60)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 게이트 전극(40)이 형성된 기판 전면에 절연막(60), 예컨데 실리콘 산화막을 형성한다.
제3도는 게이트 절연막 패턴(70), 스페이서(80) 및 소오스/드레인 영역(90)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 절연막(60) 및 게이트 절연막(30)을 이방성 식각함으로써 상기 소오스/드레인 영역(50)을 노출시키는 게이트 절연막 패턴(70) 및 상기 게이트 전극(40)의 측벽에 스페이서(80)을 형성한다. 상기 게이트 전극(40) 및 스페이서(80)을 이온주입 마스크로하여 고농도의 불순물을 주입함으로써 상기 게이트 전극(40)의 양 끝 부분의 아래에 상기 LDD의 소오스/드레인 영역을 가지면서 고농도로 도핑된 소오스/드레인 영역(90)을 형성한다.
제4도는 실리사이드층(100), 게이트 전극(40a), 소오스/드레인 영역(90a) 및 잔여 고융점 금속막(110) 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 스페이서(80)가 형성된 기판 전면에 고융점 금속막(도시되지 않음), 예컨데 티타늄(Ti)을 형성한다. 이어서 상기 결과물을 열처리함으로써 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(40)의 실리콘과 상기 고융점 금속막이 반응하도록하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(40) 상에 실리사이드층(100)을 형성한다. 이 경우에 상기 소오스/드레인 영역 및 상기 게이트 전극(40) 표면의 실리콘은 반응에 관여하므로 표면의 실리콘이 소모된 소오스/드레인 영역(90a) 및 게이트 전극(40a)이 형성된다. 한편, 상기 스페이서(80), 필드 산화막(20) 및 상기 실리사이드층(100) 상의 고융점 금속막은 실리사이드층을 형성하지 못하여 잔여 고융점 금속막(110)으로 존재한다.
다음에, 도시되지 않았으나 습식식각에 의하여 상기 잔여 고융점 금속막(110)만을 선택적으로 제거함으로써 샐리사이드 형성공정이 완료된다. 이때, 공정조건에 따라 상기 스페이서(80) 및 필드 산화막(20)상의 고융점 금속막은 상기 스페이서 (80)및 필드 산화막(20)의 실리콘 산화막과 반응함으로써 전도성 물질이 형성될 수 있다. 또한 잔여 고융점 금속막(110)을 선택적으로 식각할 경우에 식각되지 않고 남아있는 경우가 있을 수 있다.
상술한 종래의 샐리사이드 형성방법에 의하면, 게이트 전극과 소오스/드레인 영역사이의 거리는 단지 스페이서에 의해서 결정되므로 매우 짧다. 따라서 공정 조건에 따라 스페이서 상에 형성된 전도성 물질 또는 제거되지 않은 잔여 고융점 금속막에 의해 상기 게이트 전극과 소오스/드레인 영역이 단락될 수 있다. 또한 입출력부에서 필드 산화막과 인접한 실리사이드층에 의하여 필드 산화막 부근의 소오스/드레인 영역은 상대적으로 얕은 접합이 된다. 따라서 필드 산화막 부근의 소오스/드레인 영역에 국부적으로 강한 전체가 발생하게 되어 ESD 특성이 나빠지게 된다.
따라서 본 발명의 목적은 게이트 전극과 소오스/드레인 영역의 단락을 방지할 수 있을 뿐만 아니라 입출력부의 MOS 트랜지스에 있어서 ESD 특성을 향상시킬 수 있는 샐리사이드 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 의하면 본 발명은, 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계;
상기 게이트 전극 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계;
상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계;
상기 셀 영역의 제2 절연막을 노출시키는 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 상기 게이트 절연막을 순차적으로 식각함으로서 상기 셀영역의 소오스/드레인 영역을 노출시키는 게이트 절연막 패턴, 상기 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부만 덮는 제2 절연막 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계;
상기 결과물 전면에 고융점 금속막을 형성하는 단계; 및 상기 고융점 금속막이 형성된 기판을 열처리하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 의하면 본 발명은, 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계;
상기 게이트 전극의 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계;
상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계;
상기 셀 영역에 형성된 제2 절연막, 상기 입출력부의 게이트 전극상에 형성된 제2 절연막 및 소오스/드레인 영역 상에 형성된 제2 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 그 아래의 게이트 절연막을 순차적으로 식각함으로써 상기 소오스/드레인 영역의 가운데 부분을 노출시키는 게이트 절연막 패턴, 상기 셀 영역의 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부의 제1 스페이서 및 소오스/드레인 영역의 가장자리 상에 남은 게이트 절연막 패턴을 덮은 제2 절연막 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계;
상기 포토레지스트 패턴이 제거된 결과물 전면에 고융점 금속막을 형성하는 단계: 및 상기 결과물을 열처리하여 상기 소오스/드레인 영역과 상기 게이트 전국 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법을 제공한다.
상기 목적은 달성하기 위한 본 발명의 제3 실시예에 의하면 본 발명은, 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계;
상기 게이트 전극의 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계;
상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계;
상기 셀 영역에 형성된 제2 절연막, 상기 입출력부의 소오스/드레인 영역 상에 제2 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 그 아래의 게이트 절연막을 순차적으로 이방성 식각함으로써 상기 소오스/드레인 영역의 일부를 노출시키는 게이트 절연막 패턴, 상기 셀 영역의 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부의 제1 스페이서 및 소오스/드레인 영역의 가장자리 상에 남은 게이트 절연막 패턴 및 게이트 전극을 덮는 제2 절연막 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계;
상기 포토레지스트 패턴이 제거된 결과물 전면에 고융점 금속각을 형성하는 단계; 및 상기 결과물을 열처리하여 상기 소오스/드레인 영역와 상기 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법을 제공한다.
이하 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
[실시예 1]
제5도 내지 제10도는 본 발명의 제1 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
제5도는 게이트 전극(41), 소오스/드레인 영역(51)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 주 표면에 셀 영역(C)과 입출력부(D)를 구별하기 위한 필드 산화막(21), 예컨데 실리콘 산화막과 트랜지스터의 게이트 절연막(31)이 형성된 반도체 기판(10) 상에 불순물이 도핑된 실리콘막(도시되지 않음), 예컨데 다결정 실리콘막을 형성한다. 이어서 상기 실리콘막을 패터닝하여 상기 셀 영역(C)과 입출력부(D)에 있는 게이트 절연막(31)의 소정 영역 상에 게이트 전극(41)을 형성한다. 이어서, 상기 게이트 전극(41)을 이온주입 마스크로하여 저농도의 불순물을 주입함으로써 LDD 소오스/드레인 영역(51)을 형성한다.
제6도는 제1 스페이서(61) 및 소오스/드레인 영역(71)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 게이트 전극(41)이 형성된 기판 전면에 제1 절연막(도시되지 않음), 예컨데 실리콘 산화막을 형성한다. 이어서 상기 제1 절연막을 이방성 식각함으로써 상기 게이트 전극(41)의 측벽에 제1 스페이서(61)를 형성한다. 다음에 상기 게이트 전극(41), 제1 스페이서(61)를 이온주입 마스크로하여 고농도 불순물을 주입함으로써 상기 게이트 전극(41)의 양 끝 부분의 아래에 상기 LDD 소오스/드레인 영역을 가지면서 고농도로 도핑된 소오스/드레인 영역(71)을 형성한다.
제7도는 제2 절연막(81) 및 포토레지스트 패턴(91)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제1 스페이서(61)가 형성된 기판 전면에 제2 절연막(81), 예컨데 실리콘 산화막을 형성한다. 이어서 상기 셀 영역(C)의 제2 절연막을 노출시키는 포토레지스트 패턴(91)을 형성한다.
제8도는 게이트 절연막 패턴(101), 이중층 스페이서(111) 및 제2 절연막 패턴(121)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 포토레지스트 패턴(91)을 식각 마스크로하여 상기 노출된 제2 절연막(81) 및 상기 게이트 절연막(31)을 순차적으로 이방성 식각함으로써 상기 셀 영역(C)의 소오스/드레인 영역을 노출시키는 게이트 절연막 패턴(101), 상기 제1 스페이서(61) 상에 제2 스페이서(도시되지 않음)가 형성된 이중층 스페이서(111), 및 상기 셀 영역(C)의 게이트 전극과 소오스/드레인 영역을 노출시키는 제2 절연막 패턴(121)을 형성한다.
제9도는 실리사이드층(131), 게이트 전극(41a), 소오스/드레인 영역(71a) 및 잔여 고융점 금속막(141)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 포토레지스트 패턴(91)을 제거한다. 이어서 상기 결과물 전면에 고융점 금속막(도시되지않음)을 증착한다. 여기서 상기 고융점 금속막은 Ti, Co, Ta 및 Mo 중에서 선택된 어느 하나로 형성한다. 다음에 상기 결과물을 열처리함으로써 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41)의 실리콘과 상기 고융점 금속막이 반응하도록하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41) 상에 실리사이드층(131)을 형성한다. 이 경우에 상기 소오스/드레인 영역(71) 및 게이트 전극(41) 표면의 실리콘은 반응에 관여하므로 표면의 실리콘이 소모된 소오스/드레인 영역(71a) 및 게이트 전극(41a)이 형성된다. 한편, 상기 이중층 스페이서(111), 필드 산화막(21), 제2 절연막 패턴(121) 및 상기 실리사이드층(131) 상의 고융점 금속막은 실리사이드층을 형성하지 못하여 잔여 고융점 금속막(131)으로 존재한다. 이 경우에 열처리 시간을 길게하거나 상기 고융점 금속막이 얇게 형성되었을 경우에는 상기 실리사이드층(131) 상에 반응하지 못한 잔여 고융점 금속막이 존재하지 않을 수도 있다.
제10도는 소오스/드레인 전극(151), 제2 절연막 패턴(121a), 게이트 절연막 패턴(101a)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 습식식각에 의해 상기 잔여 고융점 금속막(141)만 선택적으로 제거한다. 다음에 통상적인 방법으로 소오스/드레인 전극(151)을 형성한다. 즉, 상기 제2 절연막 패턴(121), 게이트 절연막 패턴(101)을 패터닝함으로써 소오스/드레인 영역의 소정 부위를 노출하는 제2 절연막 패턴(12a) 및 게이트 절연막 패턴(101a)을 형성한다. 이어서 상기 노출된 소오스/드레인 영역이 형성된 기판 전면에 도전막(도시되지 않음), 예컨데 다결정 실리콘을 형성한다. 그리고 상기 도전막을 패터닝함으로써 상기 입출력부(D)에 소오스/드레인 전극(151)을 형성한다. 따라서 필드 산화막 부근의 소오스/드레인 영역에 국부적으로 강한 전계가 발생하는 것을 방지할 수 있어 ESD 특성을 향상시킬 수 있다.
따라서 제1 실시예에 의하면, 상기 이중층 스페이서(111)에 의해 상기 게이트 전극(41a)과 소오스/드레인 영역(71a)의 단락을 방지할 수 있을 뿐만 아니라 상기 입출력부(D)에 있는 소오스/드레인 영역에 실리사이드를 형성시키지 않고 통상의 방법으로 소오스/드레인 전극을 형성함으로써 입출력부에 있는 MOS 트랜지스터의 ESD 특성을 향성시킬 수 있다.
[실시예 2]
제11도 내지 제13도는 본 발명의 제2 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
여기에서 제5도 및 제6도와 동일한 참조번호는 동일 부분을 나타낸다.
제11도는 제2 절연막(81) 및 포토레지스트 패턴(92)을 형성하는 단계를 설명하기 위한 단면도로서, 게이트 전극(41), 소오스/드레인 영역(51), 제1 스페이스(61), 소오스/드레인 영역(71)을 형성하는 방법은 제5도 및 제6도에서 설명한 본 발명의 제1 실시예와 동일하다. 다음에, 상기 제1 스페이서(61)가 형성된 기판 전면에 제2 절연막(81), 예컨데 실리콘 산화막을 형성한다. 이어서 상기 셀 영역(C)에 형성된 제2 절연막, 상기 입출력부(D)의 게이트 전극 상에 형성된 제2 절연막 및 소오스/드레인 영역 상에 형성된 제2 절연막의 일부를 노출시키는 포토레지스트 패턴(92)을 형성한다.
제12도는 게이트 절연막 패턴(102), 이중층 스페이서(112) 및 제2 절연막 패턴(122)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 포토레지스트 패턴(92)을 식각 마스크로하여 상기 노출된 제2 절연막(81) 및 그 아래의 게이트 절연막(31)을 순차적으로 이방성 식각함으로써 상기 셀 영역(C)의 소오스/드레인 영역 및 상기 입출력부(D)의 소오스/드레인 영역의 일부를 노출시키는 게이트 절연막 패턴(102), 상기 제1 스페이서(61) 상에 제2 스페이서(도시되지 않음)가 형성된 이중층 스페이서(112), 및 제2 절연막 패턴(122)을 형성한다. 여기서 상기 제2 절연막 패턴(122)은 상기 셀 영역(C)의 게이트 전극과 소오스/드레인 영역을 노출시키는 동시에 상기 입출력부(D)소오스/드레인 영역의 일부 및 게이트 전극을 노출시킨다. 이 경우 상기 제2 절연막 패턴에 의해 노출되는 입출력부(D)의 소오스/드레인 영역은 상기 필드 산화막(21)과 소정의 거리만큼 떨어져 있는 것이 바람직하다. 이어서, 상기 포토레지스트 패턴(92)을 제거한다.
제13도는 실리사이드층(132)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 포토레지스트 패턴(92)이 제거된 결과물 전면에 고융점 금속막(도시되지 않음)을 증착한다. 여기서 상기 고융점 금속막은 Ti, Co, Ta 및 Mo 중에서 선택된 어느 하나로 형성한다. 다음에 상기 결과물을 열처리 함으로써 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41)의 실리콘과 상기 고융점 금속막이 반응하도록하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41) 상에 실리사이드층(132)을 형성한다. 이 경우에 상기 소오드/드레인 영역(71) 및 게이트 전극(41) 표면의 실리콘은 반응에 관여하므로 표면의 실리콘이 소모된 소오스/드레인 영역(72a) 및 게이트 전극(42a)이 형성된다. 한편, 상기 이중층 스페이서(112), 필드 산화막(21), 제2 절연막 패턴(122) 및 상기 실리사이드층(132) 상의 고융점 금속막은 실리사이드층을 형성하지 못하여 잔여 고융점 금속막(도시되지 않음)으로 존재한다. 이 경우에 상기 제1 실시예에서 설명한 바와 같이, 열처리 시간을 길게하거나 상기 고융점 금속막(81)이 얇게 형성되었을 경우에는 상기 실리사이드층(132)상에 반응하지 못한 잔여 고융점 금속막이 존재하지 않을 수도 있다.
따라서 제2 실시예에 의하면, 상기 이중층 스페이서(112) 및 제2 절연막 패턴(122)에 의해 상기 게이트 전극(42a)과 소오스/드레인 영역(72a)의 단락을 방지할 수 있을 뿐만 아니라 선택적으로 샐리사이드를 형성함으로써 즉, 상기 입출력부(D)에 있는 소오스/드레인 영역 상에 형성된 실리사이드층은 상기 필드 산화막(21)과 소정의 거리만큼 떨어져서 형성되므로 국부적으로 강한 전계가 발생되지 않아 ESD 특성을 향상시킬 수 있다.
[실시예 3]
제14도 및 제15도는 본 발명의 제3 실시예에 따른 샐리사이드 형성방법을 설명하기 위한 단면도들이다.
여기에서 제5도 및 제6도와 동일한 참조번호는 동일 부분을 나타낸다.
제14도는 제2 절연막(81) 및 포토레지스트 패턴(93)을 형성하는 단계를 설명하기 위한 단면도로서, 게이트 전극(41), 소오스/드레인 영역(51), 제1 스페이서(61), 소오스/드레인 영역(71)을 형성하는 방법은 제5도 및 제6도에서 설명한 본 발명의 제1 실시예와 동일하다. 다음에, 상기 제1 스페이서(61)가 형성된 기판 전면에 제2 절연막(81), 예컨데 실리콘 산화막을 형성한다. 이어서 상기 셀 영역(C)에 형성된 제2 절연막, 상기 입출력부(D)의 소오스/드레인 영역 상에 형성된 제2 절연막의 일부를 노출시키는 포토레지스트 패턴(93)을 형성한다.
제15도는 게이트 절연막 패턴(103), 이중층 스페이서(113), 제2 절연막 패턴(123) 및 실리사이드층(123)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 포토레지스트 패턴(93)을 식각 마스크로하여 상기 노출된 제2 절연막(81) 및 그 아래의 게이트 절연막(31)을 순차적으로 이방성 식각함으로써 상기 셀 영역(C)의 소오스/드레인 영역 및 상기 입출력부(D)의 소오스/드레인 영역의 일부를 노출시키는 게이트 절연막 패턴(103), 상기 제1 스페이서(60) 상에 제2 스페이서(도시되지 않음)가 형성된 이중층 스페이서(113), 및 제2 절연막 패턴(123)을 형성한다. 여기서 상기 제2 절연막 패턴(122)은 상기 셀 영역(C)의 게이트 전극과 소오스/드레인 영역을 노출시키는 동시에 상기 입출력(D)의 소오스/드레인 영역의 일부를 노출시킨다. 이 경우 상기 제2 절연막 패턴에 의해 노출되는 입출력부(D)의 소오스/드레인 영역의 일부는 상기 필드 산화막(21)과 소정의 거리만큼 떨어져 있는 것이 바람직하다. 이어서, 상기 포토레지스트 패턴(93)을 제거한다. 다음에 상기 포토레지스트 패턴(93)이 제거된 결과물 전면에 고융점 금속막(도시되지 않음)을 증착한다. 여기서 상기 고융점 금속막은 Ti, Co, Ta 및 Mo 중에서 선택된 어느 하나로 형성한다. 다음에 상기 결과물을 열처리 함으로써 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41)의 실리콘과 상기 고융점 금속막이 반응하도록하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극(41) 상에 실리사이드층(133)을 형성한다. 이 경우에 상기 소오스/드레인 영역(71)및 게이트 전극(41)표면의 실리콘은 반응에 관여하므로 표면의 실리콘이 소모된 소오스/드레인 영역(73a) 및 게이트 전극(43a)이 형성된다. 한편 상기 이중층 스페이서(113), 필드 산화막(21), 제2 절연막 패턴(123) 및 상기 실리사이드층(133) 상의 고융점 금속막은 실리사이드층을 형성하지 못하여 잔여 고융점 금속막(도시되지 않음)으로 존재한다. 이 경우에도 상기 제1 실시예 및 제2 실시에에서 설명한 바와 마찬가지로, 열처리 시간 및 상기 고융점 금속막(81)의 두께에 따라 상기 실리사이드층(133)상에 반응하지 못한 잔여 고융점 금속막이 존재하지 않을 수도 있다.
따라서 제3 실시예에 의하면, 상기 제2 실시예에서 설명한 바와 마찬가지로 상기 게이트 전극(43a)과 소오스/드레인 영역(73a)의 단락을 방지 할 수 있을 뿐만 아니라 ESD 특성을 향상시킬 수 있다.
이상 상술한 바와 같이 본 발명의 실시예들에 의하면, 이중층 스페이서에 의하여 게이트 전극과 소오스/드레인 영역의 단락을 방지할 수 있을 뿐만 아니라 선택적으로 샐리사이드를 형성함으로써 입출력부의 MOS 트랜지스터에 있어서 ESD특성을 향상시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (8)
- 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계; 상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계; 상기 셀 영역의 제2 절연막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 상기 게이트 절연막을 순차적으로 식각함으로써 상기 셀 영역의 소오스/드레인 영역을 노출시키는 게이트 절연막 패턴, 상기 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부만 덮는 제2 절연막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 결과물 전면에 고융점 금속막을 형성하는 단계; 및 상기 고융점 금속막이 형성된 기판을 열처리하여 상기 노출된 소오스/드레인 영역 및 상기 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법.
- 제1항에 있어서, 상기 고융점 금속막은 Te, Co, Ta 및 Mo 중에서 선택된 어느 하나인 것을 특징으로 하는 샐리사이드 형성방법.
- 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력분에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계; 상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계; 상기 셀 영역에 형성된 제2 절연막, 상기 입출력부의 게이트 전극상에 형성된 제2 절연막 및 소오스/드레인 영역 상에 형성된 제2 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 제2 절연막 및 그 아래의 게이트 절연막을 순차적으로 식각함으로써 상기 소오스/드레인 영역의 가운데 부분을 노출시키는 게이트 절연막 패턴, 상기 셀 영역의 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부의 제1 스페이서 및 소오스/드레인 영역의 가장자리 상에 남은 게이트 절연막 패턴을 덮은 제2 절연막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 포토레지스트 패턴이 제거된 결과물 전면에 고융점 금속막을 형성하는 단계; 및 상기 결과물을 열처리하여 상기 소오스/드레인 영역과 상기 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법.
- 제3항에 있어서, 상기 고융점 금속막은 Ti, Co, Ta 및 Mo 중에서 선택된 어느 하나인 것을 특징으로 하는 샐리사이드 형성방법.
- 제3항에 있어서, 상기 제2 절연막 패턴에 의해 노출되는 입출력부의 소오스/드레인 영역은 상기 필드 산화막과 소정의 거리만큼 떨어져 있는 것을 특징으로 하는 샐리사이드 형성방법.
- 게이트 절연막이 형성된 반도체 기판의 셀 영역과 입출력부에 게이트 전극 및 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 제1 절연막으로 이루어진 제1 스페이서를 형성하는 단계; 상기 제1 스페이서가 형성된 기판 전면에 제2 절연막을 형성하는 단계; 상기 셀 영역에 형성된 제2 절연막, 상기 입출력부의 소오스/드레인 영역 상에 형성된 제2 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 절연막 및 그 아래의 게이트 절연막을 순차적으로 이방성 식각함으로써 상기 소오스/드레인 영역의 일부를 노출시키는 게이트 절연막 패턴, 상기 셀 영역의 제1 스페이서 상에 제2 스페이서가 형성된 이중층 스페이서, 및 상기 입출력부의 제1 스페이서 및 소오스/드레인 영역의 가장자리상에 남은 게이트 절연막 패턴 및 게이트 전극을 덮는 제2 절연막 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 포토레지스트 패턴이 제거된 결과물 전면에 고융점 금속막을 형성하는 단계; 및 상기 결과물을 열처리하여 상기 소오스/드레인 영역와 상기 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 샐리사이드 형성방법.
- 제6항에 있어서, 상기 고융점 금속막은 Ti, Co, Ta 및 Mo 중에서 선택된 어느 하나인 것을 특징으로 하는 샐리사이드 형성방법.
- 제6항에 있어서, 상기 제2 절연막 패턴에 의해 노출되는 소오스/드레인 영역은 상기 필드 산화막으로부터 소정의 거리만큼 떨어져 있는 것을 특징으로 하는 샐리사이드 형성방법.
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| KR1019950049703A KR0170280B1 (ko) | 1995-12-14 | 1995-12-14 | 샐리사이드 형성방법 |
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| KR1019950049703A KR0170280B1 (ko) | 1995-12-14 | 1995-12-14 | 샐리사이드 형성방법 |
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-
1995
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| KR970054380A (ko) | 1997-07-31 |
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