KR100640571B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리사이드층을 구비하는 반도체 소자의 제조 방법에 있어, 실리사이드층이 형성되지 않아야 할 부분을 실리사이드 방지막으로 차단하지 않고 대신 실리사이드층이 형성되지 않되 이온 주입과 같은 별도의 공정이 필요한 부분이 노출되게 포토레지스트마스크를 이용하여 실리사이드를 위한 금속층을 식각하고, 포토레지스트 마스크가 존재하는 동안 반도체 장치의 노출된 기판에 이온 주입과 같은 독립적인 공정을 실시하여, 반도체 소자 중 트랜지스터의 특성에만 의존하지 않는 반도체 소자 예를 들면 저항 소자를 형성할 수 있다.
실리사이드 방지막

Description

반도체 장치의 제조 방법{Manufacturing method of semiconductor memory device}
도 1a 내지 도 1c는 실리사이드 방지막을 채용하여 반도체 장치를 제조하는 공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 제조 과정을 나타내는 공정 단면도
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 실리사이드 반응을 위한 금속막을 이용하여 소정 부분의 실리사이드화를 방지하고 실리사이드가 일어나지 않은 부분의 전기적 특성을 제어 할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 단위소자의 크기가 줄어들고 콘택의 수도 증가하므로, 콘택 저항을 낮출 필요성이 대두되면서, 게이트 전극 및 소스와 드레인 영역의 표면을 실리사이드화하는 공정이 개발되었다.
실리사이드 공정 시 실리사이드화가 필요하지 않은 영역은 실리사이드 방지 막을 사용하여 실리사이드용 금속과 기판의 실리콘 성분과의 반응을 억제하였다.
도 1a 내지 도 1c를 참고로 실리사이드 방지막을 이용하여 기판의 소정 부분의 실리사이드화를 방지하는 방법을 설명한다.
도 1a에서, 실리콘 기판(10) 상에 소자들을 전기적으로 분리하기 위한 소자분리막(12)을 형성한다. 기판 전면에 산화물 및 폴리실리콘을 도포한 뒤 패터닝하여 게이트 산화막(15) 및 폴리실리콘게이트(14)를 형성한다. 다음 LDD(Lightly Doped Drain/Source) 또는 DDD(Doule Doped Drain/Source)접합 구조를 형성하기 위해 폴리실리콘 게이트전극(14)측면에 산화막스페이서(16)를 형성한다. 결과물 전면에 산화막 또는 질화막 등으로 구성되는 실리사이드 방지막(18)을 형성한다.
도 1b에서, 실리사이드 방지막(18)을 패터닝하여 실리사이드층이 형성되지 않을 부분을 덮는 패턴(18a)을 형성한다. 실리사이드 반응을 위해 기판 전면에 Co, Pt, Ti 또는 Ni 등과 같은 고융점 금속(18)을 도포한다.
이후 실리콘 기판은 열처리를 받게 되어, 고융점 금속이 실리콘 성분과 접촉하는 부분에서 실리사이드 반응이 일어나고, 실리콘 성분과 접촉하지 않는 금속층에는 실리사이드반응이 나타나지 않는다. 즉, 폴리실리콘 게이트전극의 상부에는 실리사이드층(146)이 형성되고, 트랜지스터의 소스 및 드레인이 형성될 영역(22a, 22b) 및 실리사이드 방지막(18a) 양측 기판 영역(22c, 22d)에 실리사이드층이 형성된다. 실리사이드반응이 일어나지 않은 금속층이 제거되면 도 1c와 같이 된다. 여기서 실리사이드 방지막 패턴(18a) 하부 영역(24)에는 예를 들면 저항과 같은 소자를 형성할 수 있다.
다음, 트랜지스터의 소스 및 드레인을 형성하기 위해 이온주입공정을 실시하며 이때 영역(24)에도 불순물이 도핑되어 확산에 의한 저항 소자가 형성될 수 있다.
그런데, 트랜지스터의 특성, 예를 들면, 문턱 전압 및 브레이크다운 전압을 결저하는 한 요소가 소스 및 드레인에 도핑되는 불순물의 농도이며, 확산 저항소자가 트랜지스터의 소스 및 드레인 영역 공정 시에 형성되므로, 트랜지스터 특성과는 별도로 저항 소자의 저항값을 결정하기 곤란하다. 설계자가 원하는 저항값을 획득하기 위해서는 소스 및 드레인 형성 공정 이전 또는 이후에 별도의 포토레지스트 마스크를 이용하여 저항 소자가 형성될 영역에 이온주입 공정을 실시해야 한다.
또한, 이방성 식각을 이용하여 실리사이드 방지막 패턴(18a)을 형성할 경우, 폴리실리콘 게이트전극(14) 측벽에 2차 스페이서가 형성된다. 이렇게 형성된 2차 스페이서는 공정 중 원하지 않는 파티클을 발생시키거나 브리지의 원인이 된다.
한편, 실리사이드 방지막 도포 시 유도된 입자가 실리사이드층이 형성될 부분에 놓이게 되어 실리사이드 반응을 막고 나아가 브리지를 유발하게 되어 반도체 장치의 수율을 감소시킨다.
따라서, 본 발명의 목적은 실리사이드화를 위한 금속층으로 기판의 소정 부분의 실리사이드화를 막을 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위해, 다수의 소자분리영역과 다수의 활성영역으로 구분된 실리콘 기판을 준비한다. 다수의 활성 영역 중에서 트랜지스터가 형성될 영역인 제 1 부분에 해당하는 실리콘 기판 상면에 폴리실리콘으로 이루어진 게이트 전극을 형성한다. 포토레지스트 마스크를 이용하여 다수의 활성 영역 중에서 상기 트랜지스터 이외의 다른 소자가 형성될 영역인 제 2 부분을 노출시키도록 실리사이드 반응을 위한 금속층을 형성한다. 금속층 상부에 형성된 포토레지스트 마스크를 이용하여 노출된 제 2 부분의 일부에 이온주입공정을 실시한다. 이후, 포토레지스트 마스크를 제거하고 실리사이드층을 형성하기 위해 실리콘 기판을 가열하여 폴리실리콘게이트전극의 상부 및 실리콘 기판과 금속층이 접촉하는 부분에 실리사이드층을 형성한다. 이후에 실리사이드화반응이 일어나지 않은 금속층은 제거되고, 트랜지스터의 소스 및 드레인 형성을 위한 이온주입 공정을 실시한다.
이하 도 2a 내지 도 2d를 참고로 본 발명을 상세히 설명한다.
도 2a에서, 반도체 기판 예를 들면 실리콘 기판(40)에 개별 소자들을 분리하기 위한 소자 분리공정, 예를 들면 LOCOS 또는 트렌치한 후 그 내부를 절연물로 매립하는 방법 등을 실시하여 소자분리영역(42)을 형성한다. 다음, 반도체 장치의 전기적 특성을 얻기 위한 이온주입 공정 또는 확산 공정을 진행한 뒤 기판을 열처리한다. 트랜지스터가 형성될 기판 상부에는 게이트 산화막(45)과 폴리실리콘 게이트전극(44)을 형성하고 LDD 또는 DDD구조의 트랜지스터 형성을 위해 폴리실리콘게이트전극(44)의 측벽에 스페이서(46)를 형성한다.
도 2b에서, 결과물 전면에 실리사이드 반응을 위해 고융점 금속 예를 들면 Co, Ti, Pt 또는 Ni등의 금속을 증착하여 금속층(48)을 형성한다. 한편, 금속층의 산화방지를 위해 Ti, TiN과 같은 산화방지 금속층을 상기 금속층(48) 상면에 형성 할 수 있다. 다음, 활성 영역중 트랜지스터 이외의 다른 소자 예를 들면 저항 소자가 형성될 부분의 금속층을 노출시키는 개구부(52)가 제공된 포토레지스트 마스크 패턴(50)을 형성한다.
다음, 도 2c에서, 개구부(52) 하부의 금속층을 고융점 금속과 실리콘의 선택비가 높은 용액을 사용하여 제거한다. 그런데, 산화방지 금속층이 더 형성된 경우에는 산화방지금속층을 H2O2 등을 이용하여 1차로 식각한 뒤 개구부(52) 하부의 금속층(48)을 제거한다. 포토레지스트 마스크 패턴(50)이 존재할때, 개구부(52) 하부에 저항과 같은 반도체 소자의 특성을 조정하기 위한 이온주입공정을 실시한다.
종래의 기술에 따르면 저항 소자의 형성은 트랜지스터의 소스 및 드레인 영역 형성을 위한 이온주입 공정과 동시에 진행되므로, 저항 소자의 저항값이 독립적으로 결정되어야하는 경우에는 트랜지스터 형성 이전 또는 이후에 실리사이드층 형성을 위한 금속층과 아무런 연관없이 포토 레지스트 마스크 패턴을 형성하여 별도의 식각 및 이온 주입 공정을 실시해야했다. 그러나, 본 발명에서는 도 2c에 나타난 바와 같이, 금속층(48)을 실리사이드 반응이 일어나야 할 부분은 덮고 실리사이드층은 필요하지 않고 이온주입 공정이 필요한 부분은 노출시키는 포토레지스트 마스크 패턴(50)을 이용하여 패터닝한 후, 포토레지스트 마스크 패턴(50)이 제거되지 않은 상태에서 저항소자의 저항값을 결정하기 위한 이온주입공정을 실시하여 불순물 확산 영역(54)을 형성한다.
다음, 도 2d에서, 포토레지스트 마스크 패턴(50)은 제거되고, 실리콘 기판을 가열된다. 1차 RTP(Rapid Thermal Process)를 실시하여 금속층(42)의 금속과 실리 콘 기판(40)의 실리콘 성분이 반응하여 이들의 경계면에 실리사이드층을 형성한다. 실리사이드층은 폴리실리콘게이트전극 상부(56) 및 기판과 접촉하는 부분(58a, 58b, 58c, 58d)에 형성된다. 제 1 차 RTP후에 반응하지 않은 금속은 제거되고 제 2차 RTP를 실시한다.
이후에 소스 및 드레인 영역 형성을 위한 이온주입 공정을 실시하고, ㄱ결과물 전면에 절연막을 도포하여 평탄화하며, 금속 배선 공정을 실시하여 반도체 장치를 완성한다.
전술한 본 발명을 적용하면, 첫째 저항소자의 저항 특성을 트랜지스터의 소스 및 드레인 영역 형성 시의 이온 주입공정에 의존하지 않으며 별도의 포토레지스트 마스크 공정 없이 독립적으로 이온 주입되는 불순물 양을 조절할 수 있다.
둘째, 본 발명에서는 종래 기술에서 사용하던 실리사이드 방지막을 사용하지 않으므로 실리사이드방지막으로부터 초래된 문제 즉, 폴리실리콘 게이트 전극 측벽에 형성되는 추가 스페이서 및 파티클이 발생되지 않아, 궁극적으로 반도체 장치의 제조 수율 감소를 막을 수 있다,

Claims (3)

  1. 다수의 소자분리영역과 다수의 활성영역으로 구분된 실리콘 기판을 제공하는 단계,
    상기 다수의 활성영역 중에서 트랜지스터가 형성될 영역인 제 1 부분에 해당하는 실리콘 기판 상면에 폴리실리콘게이트 전극을 형성하는 단계,
    포토레지스트 마스크를 이용하여 상기 다수의 활성영역 중에서 상기 트랜지스터 이외의 다른 소자가 형성될 영역인 제 2 부분을 노출시키는 금속층을 형성하는 단계,
    상기 포토레지스트 마스크를 제거한 뒤 상기 실리콘 기판을 가열하여 상기 폴리실리콘게이트전극의 상부 및 상기 실리콘 기판과 상기 금속층이 접촉하는 부분에 실리사이드층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서, 상기 금속층 형성 단계와 상기 포토레지스트 마스크 제거 단계 사이에 상기 포토레지스트 마스크를 이용하여 상기 제 2 부분의 노출된 영역에 이온주입공정을 실시하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 폴리실리콘게이트전극 형성 단계와 상기 금속층 형성 단계 사이에 상기 폴리실리콘게이트전극의 측면에 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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