JPH08293604A - 金属ゲート電極を有するトランジスタ及びその製造方法 - Google Patents
金属ゲート電極を有するトランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 電気抵抗の小さい金属ゲート電極を有するト
ランジスタ及びその製造方法を提供する。 【解決手段】 窒化系金属よりなる第１金属膜パターン
６８ａと比抵抗が非常に小さい第２金属膜パターン７８
が順次に積層されたゲート電極を具備することにより、
ゲート電極の抵抗を大きく減少させながら表面チャネル
を形成させうるＮチャネルトランジスタおよびＰチャネ
ルトランジスタを提供できる。
ランジスタ及びその製造方法を提供する。 【解決手段】 窒化系金属よりなる第１金属膜パターン
６８ａと比抵抗が非常に小さい第２金属膜パターン７８
が順次に積層されたゲート電極を具備することにより、
ゲート電極の抵抗を大きく減少させながら表面チャネル
を形成させうるＮチャネルトランジスタおよびＰチャネ
ルトランジスタを提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のトラン
ジスタ及びその製造方法に係り、特に金属ゲート電極を
有するトランジスタ及びその製造方法に関する。
ジスタ及びその製造方法に係り、特に金属ゲート電極を
有するトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体装置の高集積化及び高速化
によって半導体装置の動作速度に重要な影響を与える配
線の抵抗が重要に思われている。即ち、電気的信号の伝
達時間は配線の抵抗（R ）と配線周囲に寄生的に発生す
る静電容量（C ）を掛けたRC時定数（time constant ）
に直接的に影響を受けるからである。
によって半導体装置の動作速度に重要な影響を与える配
線の抵抗が重要に思われている。即ち、電気的信号の伝
達時間は配線の抵抗（R ）と配線周囲に寄生的に発生す
る静電容量（C ）を掛けたRC時定数（time constant ）
に直接的に影響を受けるからである。
【０００３】また、トランジスタの大きさが小さくなる
ことによりそのチャンネルの長さも一緒に小さくなると
ころ、この際、ＰチャンネルトランジスタはＮチャンネ
ルトランジスタに比べて短いチャンネル効果がさらに深
刻に発生する。これは、Ｐチャンネルトランジスタが埋
立形チャンネルを有するからである。図１は従来の技術
によって製造されたトランジスタ構造を示した断面図
で、参照番号１０は半導体基板、１２は前記半導体基板
１０の所定領域に形成された複数のフィールド酸化膜、
１４は前記フィールド酸化膜１２の間の半導体基板の表
面に形成されたゲート酸化膜、１６は前記ゲート酸化膜
１４の上に導電物質よりなるゲート電極、１８は前記ゲ
ート電極１６の両側壁に酸化膜で形成されたスペーサ、
２０は前記ゲート電極１６の両側の半導体基板の表面に
不純物でドーピングされたソース／ドレイン領域、そし
て２２は前記ゲート電極１６、前記スペーサ１８、前記
ゲート酸化膜１４、及び前記フィールド酸化膜１２を覆
う絶縁膜を示す。ここで、前記ゲート電極１６はＮ形の
不純物でドーピングされたポリシリコン膜またはタング
ステンポリサイド膜で形成する。
ことによりそのチャンネルの長さも一緒に小さくなると
ころ、この際、ＰチャンネルトランジスタはＮチャンネ
ルトランジスタに比べて短いチャンネル効果がさらに深
刻に発生する。これは、Ｐチャンネルトランジスタが埋
立形チャンネルを有するからである。図１は従来の技術
によって製造されたトランジスタ構造を示した断面図
で、参照番号１０は半導体基板、１２は前記半導体基板
１０の所定領域に形成された複数のフィールド酸化膜、
１４は前記フィールド酸化膜１２の間の半導体基板の表
面に形成されたゲート酸化膜、１６は前記ゲート酸化膜
１４の上に導電物質よりなるゲート電極、１８は前記ゲ
ート電極１６の両側壁に酸化膜で形成されたスペーサ、
２０は前記ゲート電極１６の両側の半導体基板の表面に
不純物でドーピングされたソース／ドレイン領域、そし
て２２は前記ゲート電極１６、前記スペーサ１８、前記
ゲート酸化膜１４、及び前記フィールド酸化膜１２を覆
う絶縁膜を示す。ここで、前記ゲート電極１６はＮ形の
不純物でドーピングされたポリシリコン膜またはタング
ステンポリサイド膜で形成する。
【０００４】前述のように従来のトランジスタの構造に
よれば、ゲート電極がＮ形でドーピングされたポリシリ
コン膜またはタングステンポリサイド膜で形成されてい
るので、通常の厚さ（2000〜3000Å）を有するゲート電
極は数十Ω/ □または数百Ω/ □の面抵抗を示す。そし
て前記ゲート電極は一般的に半導体装置の配線の一部に
使用される。従って、動作速度が速い半導体装置を製作
するためにはさらに小さい抵抗を有するゲート電極が必
要である。また、Ｎ形の不純物でドーピングされたポリ
シリコン膜をゲート電極またはゲート電極の下部層とし
て使用するのでＰチャンネルトランジスタは埋立形チャ
ンネル構造を有することになる。これは高集積化のため
にチャンネルの長さを短く形成する場合、短いチャンネ
ル効果が激しく発生してトランジスタの大きさを減らす
のに制約を与える。
よれば、ゲート電極がＮ形でドーピングされたポリシリ
コン膜またはタングステンポリサイド膜で形成されてい
るので、通常の厚さ（2000〜3000Å）を有するゲート電
極は数十Ω/ □または数百Ω/ □の面抵抗を示す。そし
て前記ゲート電極は一般的に半導体装置の配線の一部に
使用される。従って、動作速度が速い半導体装置を製作
するためにはさらに小さい抵抗を有するゲート電極が必
要である。また、Ｎ形の不純物でドーピングされたポリ
シリコン膜をゲート電極またはゲート電極の下部層とし
て使用するのでＰチャンネルトランジスタは埋立形チャ
ンネル構造を有することになる。これは高集積化のため
にチャンネルの長さを短く形成する場合、短いチャンネ
ル効果が激しく発生してトランジスタの大きさを減らす
のに制約を与える。
【０００５】
【発明が解決しょうとする課題】従って、本発明の第１
目的はゲート電極の抵抗を減少させながらＮチャンネル
とＰチャンネル共に表面形チャンネルを有しうるトラン
ジスタを提供することにある。本発明の第２目的はゲー
ト電極の抵抗を減少させうるトランジスタを提供するこ
とにある。
目的はゲート電極の抵抗を減少させながらＮチャンネル
とＰチャンネル共に表面形チャンネルを有しうるトラン
ジスタを提供することにある。本発明の第２目的はゲー
ト電極の抵抗を減少させうるトランジスタを提供するこ
とにある。
【０００６】本発明の第３目的は、前記第１目的を達成
するに適合な製造方法を提供することにある。本発明の
第４目的は、前記第２目的を達成するに適合な製造方法
を提供することにある。
するに適合な製造方法を提供することにある。本発明の
第４目的は、前記第２目的を達成するに適合な製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】前記第１目的を達成する
ために本発明は、第１導電形の半導体基板と、前記半導
体基板の主表面の所定領域に素子分離のために形成され
た複数のフィールド酸化膜と、前記フィールド酸化膜の
間の半導体基板上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上の一部に窒化系金属よりなる第１金属膜パ
ターン、及び比抵抗が小さい第２金属膜パターンが順次
に積層された構造を有するゲート電極と、前記ゲート電
極の両側壁に酸化膜の蝕刻液に対した蝕刻選択比が優秀
な物質膜で形成されたスペーサと、前記ゲート電極の両
側の半導体基板の表面に前記第１導電形と反対形の第２
導電形不純物でドーピングされたソース／ドレイン領域
を含むことを特徴とするトランジスタを提供する。
ために本発明は、第１導電形の半導体基板と、前記半導
体基板の主表面の所定領域に素子分離のために形成され
た複数のフィールド酸化膜と、前記フィールド酸化膜の
間の半導体基板上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上の一部に窒化系金属よりなる第１金属膜パ
ターン、及び比抵抗が小さい第２金属膜パターンが順次
に積層された構造を有するゲート電極と、前記ゲート電
極の両側壁に酸化膜の蝕刻液に対した蝕刻選択比が優秀
な物質膜で形成されたスペーサと、前記ゲート電極の両
側の半導体基板の表面に前記第１導電形と反対形の第２
導電形不純物でドーピングされたソース／ドレイン領域
を含むことを特徴とするトランジスタを提供する。
【０００８】前記第２目的を達成するために本発明は、
前記ゲート電極が前記第１金属膜パターンの下部にポリ
シリコン膜パターンをさらに具備することを特徴とする
トランジスタを提供する。前記第３目的を達成するため
に本発明は、第１導電形の半導体基板の主表面にフィー
ルド酸化膜を形成することにより、活性領域と非活性領
域を限定する段階と、前記活性領域と前記非活性領域が
限定された半導体基板の全面にゲート絶縁膜、窒化系金
属よりなる第１金属膜、及びキャッピング絶縁膜を順次
に形成する段階と、前記キャッピング絶縁膜と前記第１
金属膜を連続的にパタニングして前記活性領域上のゲー
ト絶縁膜上の一部に第１金属膜パターン、及びキャッピ
ング絶縁膜パターンが順次に積層されたゲートパターン
を形成する段階と、前記ゲートパターン及び前記フィー
ルド酸化膜をイオン注入マスクとして第２導電形の不純
物を前記第１ドーズでイオン注入することにより、前記
ゲートパターンの両側の半導体基板の表面に第２導電形
の低濃度ソース／ドレイン領域を形成する段階と、前記
ゲートパターンの両側壁に前記キャッピング絶縁膜を蝕
刻する溶液に対した蝕刻選択比が優秀な物質膜よりなる
スペーサを形成した後、前記キャッピング絶縁膜パター
ンを除去して前記第１金属膜パターンを露出させる段階
と、前記露出された第１金属膜パターン上にのみ比抵抗
が小さい第２金属膜パターンを選択的に形成して前記第
１金属膜パターンと前記第２金属膜パターンよりなるゲ
ート電極を形成する段階を含むことを特徴とするトラン
ジスタの製造方法を提供する。
前記ゲート電極が前記第１金属膜パターンの下部にポリ
シリコン膜パターンをさらに具備することを特徴とする
トランジスタを提供する。前記第３目的を達成するため
に本発明は、第１導電形の半導体基板の主表面にフィー
ルド酸化膜を形成することにより、活性領域と非活性領
域を限定する段階と、前記活性領域と前記非活性領域が
限定された半導体基板の全面にゲート絶縁膜、窒化系金
属よりなる第１金属膜、及びキャッピング絶縁膜を順次
に形成する段階と、前記キャッピング絶縁膜と前記第１
金属膜を連続的にパタニングして前記活性領域上のゲー
ト絶縁膜上の一部に第１金属膜パターン、及びキャッピ
ング絶縁膜パターンが順次に積層されたゲートパターン
を形成する段階と、前記ゲートパターン及び前記フィー
ルド酸化膜をイオン注入マスクとして第２導電形の不純
物を前記第１ドーズでイオン注入することにより、前記
ゲートパターンの両側の半導体基板の表面に第２導電形
の低濃度ソース／ドレイン領域を形成する段階と、前記
ゲートパターンの両側壁に前記キャッピング絶縁膜を蝕
刻する溶液に対した蝕刻選択比が優秀な物質膜よりなる
スペーサを形成した後、前記キャッピング絶縁膜パター
ンを除去して前記第１金属膜パターンを露出させる段階
と、前記露出された第１金属膜パターン上にのみ比抵抗
が小さい第２金属膜パターンを選択的に形成して前記第
１金属膜パターンと前記第２金属膜パターンよりなるゲ
ート電極を形成する段階を含むことを特徴とするトラン
ジスタの製造方法を提供する。
【０００９】前記第４目的を達成するために本発明は、
第１導電形の半導体基板の主表面にフィールド酸化膜を
形成することにより、活性領域と非活性領域を限定する
段階と、前記活性領域と前記非活性領域が限定された半
導体基板の全面にゲート絶縁膜、ポリシリコン膜、窒化
系金属よりなる第１金属膜、及びキャッピング絶縁膜を
順次に形成する段階と、前記キャッピング絶縁膜、前記
第１金属膜、そして前記ポリシリコン膜を連続的にパタ
ニングして前記活性領域上のゲート絶縁膜上の一部にポ
リシリコン膜パターン、第１金属膜パターン及びキャッ
ピング絶縁膜パターンが順次に積層されたゲートパター
ンを形成する段階と、前記ゲートパターン及び前記フィ
ールド酸化膜をイオン注入マスクとして第２導電形の不
純物を第１ドーズでイオン注入することにより、前記ゲ
ートパターンの両側の半導体基板の表面に第２導電形の
低濃度ソース／ドレイン領域を形成する段階と、前記ゲ
ートパターンの両側壁に前記キャッピング絶縁膜を蝕刻
する溶液に対した蝕刻選択比が優秀な物質膜よりなるス
ペーサを形成した後、前記キャッピング絶縁膜パターン
を除去して前記第１金属膜パターンを露出させる段階
と、前記露出された第１金属膜パターン上にのみ比抵抗
が小さい第２金属膜パターンを選択的に形成して前記ポ
リシリコン膜パターン、前記第１金属膜パターン、そし
て前記第２金属膜パターンよりなるゲート電極を形成す
る段階を含むことを特徴とするトランジスタの製造方法
を提供する。
第１導電形の半導体基板の主表面にフィールド酸化膜を
形成することにより、活性領域と非活性領域を限定する
段階と、前記活性領域と前記非活性領域が限定された半
導体基板の全面にゲート絶縁膜、ポリシリコン膜、窒化
系金属よりなる第１金属膜、及びキャッピング絶縁膜を
順次に形成する段階と、前記キャッピング絶縁膜、前記
第１金属膜、そして前記ポリシリコン膜を連続的にパタ
ニングして前記活性領域上のゲート絶縁膜上の一部にポ
リシリコン膜パターン、第１金属膜パターン及びキャッ
ピング絶縁膜パターンが順次に積層されたゲートパター
ンを形成する段階と、前記ゲートパターン及び前記フィ
ールド酸化膜をイオン注入マスクとして第２導電形の不
純物を第１ドーズでイオン注入することにより、前記ゲ
ートパターンの両側の半導体基板の表面に第２導電形の
低濃度ソース／ドレイン領域を形成する段階と、前記ゲ
ートパターンの両側壁に前記キャッピング絶縁膜を蝕刻
する溶液に対した蝕刻選択比が優秀な物質膜よりなるス
ペーサを形成した後、前記キャッピング絶縁膜パターン
を除去して前記第１金属膜パターンを露出させる段階
と、前記露出された第１金属膜パターン上にのみ比抵抗
が小さい第２金属膜パターンを選択的に形成して前記ポ
リシリコン膜パターン、前記第１金属膜パターン、そし
て前記第２金属膜パターンよりなるゲート電極を形成す
る段階を含むことを特徴とするトランジスタの製造方法
を提供する。
【００１０】
【発明の実施の形態】まず、図２及び図３を参照して本
発明の実施例によるトランジスタの構造を説明する。図
２は本発明の第１実施例によるトランジスタの構造を示
した断面図で、参照番号６０は第１導電形の半導体基
板、６２は前記半導体基板６０の所定領域に形成された
複数のフィールド酸化膜、６４は前記フィールド酸化膜
６２の間の半導体基板上に形成されたゲート絶縁膜、６
６ａは前記ゲート絶縁膜６４上の一部に形成されたＮ形
の不純物でドーピングされたポリシリコン膜パターン、
６８ａは前記ポリシリコン膜パターン６６ａ上に形成さ
れた第１金属膜パタ−ン、そして７８は前記第１金属膜
パターン６８ａの上に形成された第２金属膜パターンを
示す。ここで、前記第１金属膜パターン６８ａは窒化タ
ングステン、窒化チタン、そして窒化タンタルよりなる
グループから選択されたいずれか一つで形成することが
望ましく、前記第２金属膜パターン７８は比抵抗が非常
に低い金または銅で形成することが望ましい。
発明の実施例によるトランジスタの構造を説明する。図
２は本発明の第１実施例によるトランジスタの構造を示
した断面図で、参照番号６０は第１導電形の半導体基
板、６２は前記半導体基板６０の所定領域に形成された
複数のフィールド酸化膜、６４は前記フィールド酸化膜
６２の間の半導体基板上に形成されたゲート絶縁膜、６
６ａは前記ゲート絶縁膜６４上の一部に形成されたＮ形
の不純物でドーピングされたポリシリコン膜パターン、
６８ａは前記ポリシリコン膜パターン６６ａ上に形成さ
れた第１金属膜パタ−ン、そして７８は前記第１金属膜
パターン６８ａの上に形成された第２金属膜パターンを
示す。ここで、前記第１金属膜パターン６８ａは窒化タ
ングステン、窒化チタン、そして窒化タンタルよりなる
グループから選択されたいずれか一つで形成することが
望ましく、前記第２金属膜パターン７８は比抵抗が非常
に低い金または銅で形成することが望ましい。
【００１１】参照番号７６は、前記ポリシリコン膜パタ
ーン６６ａ、前記第１金属膜パターン６８ａ、前記第２
金属膜パターン７８の側壁に酸化膜の蝕刻溶液に対した
蝕刻選択比が優秀な物質膜、例えば、シリコン窒化膜、
ポリシリコン膜、タンタル酸化膜（Ta2O5 ）及びチタン
酸化膜（TiO2）よりなるグループから選択された何れか
１つで形成されたスペーサ、８０は前記ポリシリコン膜
パターン６６ａ両側の半導体基板の表面に前記第１導電
形と反対形の第２導電形の不純物でドーピングされて前
記スペーサ７６の下の低濃度の領域を含む第２導電形の
ソース／ドレイン領域、それから８２は前記フィールド
酸化膜６２、前記第２金属膜パターン７８、前記スペー
サ７６、及び前記ゲート絶縁膜６４を覆う層間絶縁膜を
示す。
ーン６６ａ、前記第１金属膜パターン６８ａ、前記第２
金属膜パターン７８の側壁に酸化膜の蝕刻溶液に対した
蝕刻選択比が優秀な物質膜、例えば、シリコン窒化膜、
ポリシリコン膜、タンタル酸化膜（Ta2O5 ）及びチタン
酸化膜（TiO2）よりなるグループから選択された何れか
１つで形成されたスペーサ、８０は前記ポリシリコン膜
パターン６６ａ両側の半導体基板の表面に前記第１導電
形と反対形の第２導電形の不純物でドーピングされて前
記スペーサ７６の下の低濃度の領域を含む第２導電形の
ソース／ドレイン領域、それから８２は前記フィールド
酸化膜６２、前記第２金属膜パターン７８、前記スペー
サ７６、及び前記ゲート絶縁膜６４を覆う層間絶縁膜を
示す。
【００１２】図３は本発明の第２実施例によるトランジ
スタの構造を示した断面図で、参照番号３０は第１導電
形の半導体基板、３２は前記半導体基板３０の所定領域
に形成された複数のフィールド酸化膜、３４は前記フィ
ールド酸化膜３２の間の半導体基板の表面に形成された
ゲート絶縁膜、３６ａは前記ゲート絶縁膜３４上の一部
に形成された第１金属膜パターン、４６は前記第１金属
膜パターン３６ａ上に形成された第２金属膜パターン、
そして４４は前記第１金属膜パターン３６ａ及び前記第
２金属膜パターン４６の側壁に酸化膜の蝕刻溶液に対し
た蝕刻選択比が優秀な物質膜、例えば、シリコン窒化
膜、ポリシリコン膜、タンタル酸化膜（Ta 2O5 ）及びチ
タン酸化膜（TiO2）よりなるグループから選択された何
れか１つで形成されたスペーサを示す。ここで、前記第
１金属膜パターン３６ａは窒化タングステン、窒化チタ
ン、そして窒化タンタルよりなるグループから選択され
た何れか一つで形成することが望ましく、前記第２金属
膜パターン４６は比抵抗が非常に低い金または銅で形成
することが望ましい。
スタの構造を示した断面図で、参照番号３０は第１導電
形の半導体基板、３２は前記半導体基板３０の所定領域
に形成された複数のフィールド酸化膜、３４は前記フィ
ールド酸化膜３２の間の半導体基板の表面に形成された
ゲート絶縁膜、３６ａは前記ゲート絶縁膜３４上の一部
に形成された第１金属膜パターン、４６は前記第１金属
膜パターン３６ａ上に形成された第２金属膜パターン、
そして４４は前記第１金属膜パターン３６ａ及び前記第
２金属膜パターン４６の側壁に酸化膜の蝕刻溶液に対し
た蝕刻選択比が優秀な物質膜、例えば、シリコン窒化
膜、ポリシリコン膜、タンタル酸化膜（Ta 2O5 ）及びチ
タン酸化膜（TiO2）よりなるグループから選択された何
れか１つで形成されたスペーサを示す。ここで、前記第
１金属膜パターン３６ａは窒化タングステン、窒化チタ
ン、そして窒化タンタルよりなるグループから選択され
た何れか一つで形成することが望ましく、前記第２金属
膜パターン４６は比抵抗が非常に低い金または銅で形成
することが望ましい。
【００１３】引き続き、参照番号４８は前記第１金属膜
パターン３６ａの両側の半導体基板の表面に前記第１導
電形と反対形の第２導電形の不純物でドーピングされ、
前記スペーサ４４の下に低濃度の領域を含むソース／ド
レイン領域を示し、５０は前記フィールド酸化膜３２、
前記第２金属膜パターン４６、前記スペーサ４４、及び
前記ゲート絶縁膜３４を覆う層間絶縁膜を示す。
パターン３６ａの両側の半導体基板の表面に前記第１導
電形と反対形の第２導電形の不純物でドーピングされ、
前記スペーサ４４の下に低濃度の領域を含むソース／ド
レイン領域を示し、５０は前記フィールド酸化膜３２、
前記第２金属膜パターン４６、前記スペーサ４４、及び
前記ゲート絶縁膜３４を覆う層間絶縁膜を示す。
【００１４】次に、本発明の望ましい実施例によるトラ
ンジスタ等を製造するための方法を添付した図面を参照
して詳細に説明することにする。図４〜図７は本発明に
よる図２のトランジスタを形成する方法を説明するため
の断面図である。図４はポリシリコン膜６６、第１金属
膜６８及びキャッピング絶縁膜７０を形成する段階を示
したもので、第１導電形の半導体基板６０の所定領域に
素子分離のためのフィールド酸化膜６２を形成すること
により、活性領域と非活性領域を限定する。次いで、前
記活性領域上にゲート絶縁膜６４、例えば、熱酸化膜を
形成した後、前記ゲート絶縁膜６４が形成された半導体
全面にＮ形の不純物でドーピングされたポリシリコン膜
６６、第１金属膜６８及びキャッピング絶縁膜７０を順
次に形成する。ここで、前記第１金属膜６８は窒化タン
グステン膜、窒化チタン膜、及び窒化タンタルよりなる
グループから選択された何れか一つで形成することが望
ましく、前記キャッピング絶縁膜７０はプラズマ酸化膜
で形成することが望ましい。
ンジスタ等を製造するための方法を添付した図面を参照
して詳細に説明することにする。図４〜図７は本発明に
よる図２のトランジスタを形成する方法を説明するため
の断面図である。図４はポリシリコン膜６６、第１金属
膜６８及びキャッピング絶縁膜７０を形成する段階を示
したもので、第１導電形の半導体基板６０の所定領域に
素子分離のためのフィールド酸化膜６２を形成すること
により、活性領域と非活性領域を限定する。次いで、前
記活性領域上にゲート絶縁膜６４、例えば、熱酸化膜を
形成した後、前記ゲート絶縁膜６４が形成された半導体
全面にＮ形の不純物でドーピングされたポリシリコン膜
６６、第１金属膜６８及びキャッピング絶縁膜７０を順
次に形成する。ここで、前記第１金属膜６８は窒化タン
グステン膜、窒化チタン膜、及び窒化タンタルよりなる
グループから選択された何れか一つで形成することが望
ましく、前記キャッピング絶縁膜７０はプラズマ酸化膜
で形成することが望ましい。
【００１５】図５はゲートパターン及び第２導電形の低
濃度のソース／ドレイン領域７２を形成する段階を示し
たもので、前記キャッピング絶縁膜７０、前記第１金属
膜６８、前記ポリシリコン膜６６をパタニングして前記
ゲート絶縁膜６４上の一部に前記ポリシリコン膜パター
ン６６ａ、前記第１金属膜パターン６８ａ及びキャッピ
ング絶縁膜パターン７０ａが順次に積層されたゲートパ
ターンを形成する、次に、前記ゲートパターン及び前記
フィールド酸化膜６２をイオン注入マスクとして前記ゲ
ートパターンの両側の半導体基板の表面に前記第１導電
形と反対形の第２導電形の不純物を第１ドーズでイオン
注入することにより、第２導電形の低濃度ソース／ドレ
イン領域７２を形成する。
濃度のソース／ドレイン領域７２を形成する段階を示し
たもので、前記キャッピング絶縁膜７０、前記第１金属
膜６８、前記ポリシリコン膜６６をパタニングして前記
ゲート絶縁膜６４上の一部に前記ポリシリコン膜パター
ン６６ａ、前記第１金属膜パターン６８ａ及びキャッピ
ング絶縁膜パターン７０ａが順次に積層されたゲートパ
ターンを形成する、次に、前記ゲートパターン及び前記
フィールド酸化膜６２をイオン注入マスクとして前記ゲ
ートパターンの両側の半導体基板の表面に前記第１導電
形と反対形の第２導電形の不純物を第１ドーズでイオン
注入することにより、第２導電形の低濃度ソース／ドレ
イン領域７２を形成する。
【００１６】図６はスペーサ７６を形成する段階を示し
たものである。具体的に、前記低濃度ソース／ドレイン
領域７２が形成された半導体基板の全面に酸化膜の蝕刻
溶液に対した蝕刻選択比が優秀な物質膜、例えば、シリ
コン窒化膜、ポリシリコン膜、タンタル酸化膜（Ta
2O5 ）及びチタン酸化膜（TiO2）よりなるグループから
選択された何れか１つを形成する。
たものである。具体的に、前記低濃度ソース／ドレイン
領域７２が形成された半導体基板の全面に酸化膜の蝕刻
溶液に対した蝕刻選択比が優秀な物質膜、例えば、シリ
コン窒化膜、ポリシリコン膜、タンタル酸化膜（Ta
2O5 ）及びチタン酸化膜（TiO2）よりなるグループから
選択された何れか１つを形成する。
【００１７】次に前記物質膜を異方性蝕刻して前記ゲー
トパターンの側壁にスペーサ７６を形成する。ついで、
前記ゲートパターンを構成するキャッピング絶縁膜パタ
ーン７０ａを湿式蝕刻工程で除去して前記第１金属膜パ
ターン６８ａが露出されるようにする。この際、プラズ
マ酸化膜で形成された前記キャッピング絶縁膜パターン
７０ａの蝕刻率は熱酸化膜で形成された前記ゲート絶縁
膜６４の蝕刻率に比べて１０倍以上速いので、前記窒化
シリコン膜が異方性蝕刻されて露出された前記ゲート絶
縁膜６４が完全に除去されないように調節しうる。
トパターンの側壁にスペーサ７６を形成する。ついで、
前記ゲートパターンを構成するキャッピング絶縁膜パタ
ーン７０ａを湿式蝕刻工程で除去して前記第１金属膜パ
ターン６８ａが露出されるようにする。この際、プラズ
マ酸化膜で形成された前記キャッピング絶縁膜パターン
７０ａの蝕刻率は熱酸化膜で形成された前記ゲート絶縁
膜６４の蝕刻率に比べて１０倍以上速いので、前記窒化
シリコン膜が異方性蝕刻されて露出された前記ゲート絶
縁膜６４が完全に除去されないように調節しうる。
【００１８】図７はゲート電極、第２導電形のソース／
ドレイン領域８０、及び層間絶縁膜８２を形成すること
により、本発明による図２のトランジスタを完成する段
階を示したものである。さらに具体的に、前記キャッピ
ング絶縁膜パターン７０ａが除去されて露出された第１
金属膜パターン６８ａ上に金または銅をMOCVD 方法で選
択的に蒸着して第２金属膜パターン７８を形成する。こ
こで、銅（Cu）を選択的に蒸着する場合にはウェーハの
温度を約１７０℃で加熱した状態で（hfac）Cu（VTMS）
を主原料で使用し、金（Au）の場合にはウェーハの温度
を約１７０℃で加熱した状態で（hfac）Au（VTMS）を主
原料で使用する。この際、前記第２金属膜パターン７８
は絶縁膜、例えばフィールド酸化膜６２、ゲート絶縁膜
６４、または、スペーサ７６の表面には形成されない。
ドレイン領域８０、及び層間絶縁膜８２を形成すること
により、本発明による図２のトランジスタを完成する段
階を示したものである。さらに具体的に、前記キャッピ
ング絶縁膜パターン７０ａが除去されて露出された第１
金属膜パターン６８ａ上に金または銅をMOCVD 方法で選
択的に蒸着して第２金属膜パターン７８を形成する。こ
こで、銅（Cu）を選択的に蒸着する場合にはウェーハの
温度を約１７０℃で加熱した状態で（hfac）Cu（VTMS）
を主原料で使用し、金（Au）の場合にはウェーハの温度
を約１７０℃で加熱した状態で（hfac）Au（VTMS）を主
原料で使用する。この際、前記第２金属膜パターン７８
は絶縁膜、例えばフィールド酸化膜６２、ゲート絶縁膜
６４、または、スペーサ７６の表面には形成されない。
【００１９】次に、前記ゲート電極、前記スペーサ７
６、そして前記フィールド酸化膜６２をマスクとして第
２導電形の不純物を前記第１ドーズより多い第２ドーズ
でイオン注入することにより、前記ゲート電極の両側の
半導体基板の表面に前記スペーサ７６の下の低濃度ソー
ス／ドレイン領域を含む第２導電形のソース／ドレイン
領域８０を形成する。次いで、前記ソース／ドレイン領
域８０が形成された半導体基板の全面に層間絶縁膜８２
を形成して本発明による図２のトランジスタを完成す
る。
６、そして前記フィールド酸化膜６２をマスクとして第
２導電形の不純物を前記第１ドーズより多い第２ドーズ
でイオン注入することにより、前記ゲート電極の両側の
半導体基板の表面に前記スペーサ７６の下の低濃度ソー
ス／ドレイン領域を含む第２導電形のソース／ドレイン
領域８０を形成する。次いで、前記ソース／ドレイン領
域８０が形成された半導体基板の全面に層間絶縁膜８２
を形成して本発明による図２のトランジスタを完成す
る。
【００２０】図８〜図１１は本発明による図３のトラン
ジスタを形成する方法を説明するための断面図である。
図８は第１金属膜３６とキャッピング絶縁膜３８を形成
する段階を示したもので、第１導電形の半導体基板３０
に素子分離のためのフィールド酸化膜３２を形成するこ
とにより、活性領域と非活性領域を限定する。次いで、
前記活性領域上にゲート絶縁膜３４、例えば、熱酸化膜
を形成した後、前記ゲート絶縁膜３４が形成された半導
体基板の全面に第１金属膜３６とキャッピング絶縁膜３
８を順次に形成する。ここで、前記第１金属膜３６は窒
化タングステン膜、窒化チタニウム膜、及び窒化タンタ
ルよりなるグループから選択された何れか一つで形成
し、前記キャッピング絶縁膜３８はプラズマ酸化膜で形
成する。
ジスタを形成する方法を説明するための断面図である。
図８は第１金属膜３６とキャッピング絶縁膜３８を形成
する段階を示したもので、第１導電形の半導体基板３０
に素子分離のためのフィールド酸化膜３２を形成するこ
とにより、活性領域と非活性領域を限定する。次いで、
前記活性領域上にゲート絶縁膜３４、例えば、熱酸化膜
を形成した後、前記ゲート絶縁膜３４が形成された半導
体基板の全面に第１金属膜３６とキャッピング絶縁膜３
８を順次に形成する。ここで、前記第１金属膜３６は窒
化タングステン膜、窒化チタニウム膜、及び窒化タンタ
ルよりなるグループから選択された何れか一つで形成
し、前記キャッピング絶縁膜３８はプラズマ酸化膜で形
成する。
【００２１】図９はゲートパターン及び第２導電形の低
濃度ソース／ドレイン領域４０を形成する段階を示した
もので、前記キャッピング絶縁膜３８と前記第１金属膜
３６をパタニングして前記ゲート絶縁膜３４上の一部に
第１金属膜パターン３６ａとキャッピング絶縁膜パター
ン３８ａが順次に積層されたゲートパターンを形成す
る。前記ゲートパターン及び前記フィールド酸化膜３２
をイオン注入マスクとして前記第１導電形と反対形の第
２導電形の不純物を第１ドーズでイオン注入することに
より、前記ゲートパターンの両側の半導体基板の表面に
第２導電形の低濃度ソース／ドレイン領域４０を形成す
る。
濃度ソース／ドレイン領域４０を形成する段階を示した
もので、前記キャッピング絶縁膜３８と前記第１金属膜
３６をパタニングして前記ゲート絶縁膜３４上の一部に
第１金属膜パターン３６ａとキャッピング絶縁膜パター
ン３８ａが順次に積層されたゲートパターンを形成す
る。前記ゲートパターン及び前記フィールド酸化膜３２
をイオン注入マスクとして前記第１導電形と反対形の第
２導電形の不純物を第１ドーズでイオン注入することに
より、前記ゲートパターンの両側の半導体基板の表面に
第２導電形の低濃度ソース／ドレイン領域４０を形成す
る。
【００２２】図１０はスペーサ４４を形成する段階を示
したものである。具体的に、前記第２導電形の低濃度ソ
ース／ドレイン領域４０が形成された半導体基板の全面
に酸化膜の蝕刻溶液に対した蝕刻選択比が優秀な物質
膜、例えば、シリコン窒化膜、ポリシリコン膜、タンタ
ル酸化膜（Ta2O5 ）及びチタン酸化膜（TiO2）よりなる
グループから選択された何れか１つを形成する。次に前
記物質膜を異方性蝕刻して前記ゲートパターンの側壁に
スペーサ４４を形成する。ついで、前記ゲートパターン
の上部層であるキャッピング絶縁膜パターン３８ａを湿
式蝕刻工程で除去してその下の第１金属膜パターン３６
ａが露出されるようにする。この際、プラズマ酸化膜で
形成された前記キャッピング絶縁膜パターン３８ａの蝕
刻率は熱酸化膜で形成された前記ゲート絶縁膜３４の蝕
刻率に比べて１０倍以上速いので、前記窒化シリコン膜
が異方性蝕刻されて露出されたゲート絶縁膜３４が完全
に除去されないように調節しうる。
したものである。具体的に、前記第２導電形の低濃度ソ
ース／ドレイン領域４０が形成された半導体基板の全面
に酸化膜の蝕刻溶液に対した蝕刻選択比が優秀な物質
膜、例えば、シリコン窒化膜、ポリシリコン膜、タンタ
ル酸化膜（Ta2O5 ）及びチタン酸化膜（TiO2）よりなる
グループから選択された何れか１つを形成する。次に前
記物質膜を異方性蝕刻して前記ゲートパターンの側壁に
スペーサ４４を形成する。ついで、前記ゲートパターン
の上部層であるキャッピング絶縁膜パターン３８ａを湿
式蝕刻工程で除去してその下の第１金属膜パターン３６
ａが露出されるようにする。この際、プラズマ酸化膜で
形成された前記キャッピング絶縁膜パターン３８ａの蝕
刻率は熱酸化膜で形成された前記ゲート絶縁膜３４の蝕
刻率に比べて１０倍以上速いので、前記窒化シリコン膜
が異方性蝕刻されて露出されたゲート絶縁膜３４が完全
に除去されないように調節しうる。
【００２３】図１１はゲート電極、第２導電形のソース
／ドレイン領域４８、及び層間絶縁膜５０を形成するこ
とにより、本発明による図３のトランジスタを完成する
段階を示したものである。さらに具体的に、前記キャッ
ピング絶縁膜パターン３８ａが除去されて露出された第
１金属膜パターン３６ａ上部に金または銅を選択的に蒸
着して第２金属膜パターン４６を形成する。ここで、前
記第２金属膜パターン４６を形成するために金または銅
を選択的に蒸着する方法は前記図７に説明した第２金属
膜パターン７８を形成する方法と同一である。
／ドレイン領域４８、及び層間絶縁膜５０を形成するこ
とにより、本発明による図３のトランジスタを完成する
段階を示したものである。さらに具体的に、前記キャッ
ピング絶縁膜パターン３８ａが除去されて露出された第
１金属膜パターン３６ａ上部に金または銅を選択的に蒸
着して第２金属膜パターン４６を形成する。ここで、前
記第２金属膜パターン４６を形成するために金または銅
を選択的に蒸着する方法は前記図７に説明した第２金属
膜パターン７８を形成する方法と同一である。
【００２４】次に、前記ゲート電極、前記スペーサ４
４、そして前記フィールド酸化膜３２をマスクとして第
２導電形の不純物を前記第１ドーズより多い第２ドーズ
でイオン注入することにより、前記第１金属膜パターン
３６ａの両側の半導体基板の表面に前記スペーサ４４の
下の低濃度ソース／ドレイン領域を含む第２導電形のソ
ース／ドレイン領域４８を形成する。次いで、前記ソー
ス／ドレイン領域４８が形成された半導体基板の全面に
層間絶縁膜５０を形成して本発明による図３のトランジ
スタを完成する。
４、そして前記フィールド酸化膜３２をマスクとして第
２導電形の不純物を前記第１ドーズより多い第２ドーズ
でイオン注入することにより、前記第１金属膜パターン
３６ａの両側の半導体基板の表面に前記スペーサ４４の
下の低濃度ソース／ドレイン領域を含む第２導電形のソ
ース／ドレイン領域４８を形成する。次いで、前記ソー
ス／ドレイン領域４８が形成された半導体基板の全面に
層間絶縁膜５０を形成して本発明による図３のトランジ
スタを完成する。
【００２５】
【発明の効果】前述した本発明の実施例等によれば、ゲ
ート電極を比抵抗が非常に低い金または銅を含む多層の
金属膜で形成することにより、ゲート電極よりなる配線
の抵抗を大きく減らすことが出来る。従って、配線の抵
抗（R ）と静電容量（C ）の掛け算である時定数と係っ
ている電気信号の遅延時間を小さくして半導体装置の動
作速度を速くしうる。やはり、図３に示されたように、
ゲート絶縁層と接触する第１金属膜を窒化系金属、例え
ば、窒化タングステン、窒化チタニウム、及び窒化タン
タルよりなるグループから選択された何れか一つで形成
することにより、全て表面チャンネルを有するＮチャン
ネルトランジスタ及びＰチャンネルトランジスタを形成
しうる。従って、Ｐチャンネルトランジスタの場合に短
いチャンネル効果を大きく抑制させることができ、その
大きさを従来の埋立形チャンネルを有するＰチャンネル
トランジスタよりさらに小さく形成しうる。これは、半
導体装置の集積度を増加させうるようにする。
ート電極を比抵抗が非常に低い金または銅を含む多層の
金属膜で形成することにより、ゲート電極よりなる配線
の抵抗を大きく減らすことが出来る。従って、配線の抵
抗（R ）と静電容量（C ）の掛け算である時定数と係っ
ている電気信号の遅延時間を小さくして半導体装置の動
作速度を速くしうる。やはり、図３に示されたように、
ゲート絶縁層と接触する第１金属膜を窒化系金属、例え
ば、窒化タングステン、窒化チタニウム、及び窒化タン
タルよりなるグループから選択された何れか一つで形成
することにより、全て表面チャンネルを有するＮチャン
ネルトランジスタ及びＰチャンネルトランジスタを形成
しうる。従って、Ｐチャンネルトランジスタの場合に短
いチャンネル効果を大きく抑制させることができ、その
大きさを従来の埋立形チャンネルを有するＰチャンネル
トランジスタよりさらに小さく形成しうる。これは、半
導体装置の集積度を増加させうるようにする。
【００２６】本発明が前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野で通常の知識を
有する者により可能であることは明白である。
の変形が本発明の技術的思想内で当分野で通常の知識を
有する者により可能であることは明白である。
【図１】従来の技術により製造されたトランジスタを示
す断面図である。
す断面図である。
【図２】本発明の第１実施例によるトランジスタを示す
断面図である。
断面図である。
【図３】本発明の第２実施例によるトランジスタを示す
断面図である。
断面図である。
【図４】図２に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図５】図２に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図６】図２に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図７】図２に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図８】図３に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図９】図３に示すトランジスタの製造方法を説明する
ための断面図である。
ための断面図である。
【図１０】図３に示すトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
【図１１】図３に示すトランジスタの製造方法を説明す
るための断面図である。
るための断面図である。
３０、６０ 半導体基板 ３２、６２ フィールド酸化膜 ３４、６４ ゲート絶縁膜 ６６ ポリシリコン膜 ６６ａ ポリシリコン膜パターン ３６、６８ 第１金属膜 ３６ａ、６８ａ 第１金属膜パターン ３８、７０ キャッピング絶縁膜 ３８ａ、７０ａ キャッピング絶縁膜パターン ４４、７６ スペーサ ４６、７８ 第２金属膜パターン ４８、８０ ソース／ドレイン領域
Claims (19)
- 【請求項１】 第１導電形の半導体基板と、 前記半導体基板の主表面の所定領域に素子分離のために
形成された複数のフィールド酸化膜と、 前記フィールド酸化膜の間の半導体基板上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上の一部に窒化系金属よりなる第１金
属膜パターン、及び比抵抗が小さい第２金属膜パターン
が順次に積層された構造を有するゲート電極と、 前記ゲート電極の両側壁に酸化膜の蝕刻液に対した蝕刻
選択比が優秀な物質膜で形成されたスペーサと、 前記電極の両側の半導体基板の表面に前記第１導電形と
反対形の第２導電形不純物でドーピングされたソース／
ドレイン領域を含むことを特徴とするトランジスタ。 - 【請求項２】 前記第１金属膜パターンは窒化タングス
テン、窒化チタン、及び窒化タンタルよりなるグループ
から選択された何れか一つで形成することを特徴とする
請求項１記載のトランジスタ。 - 【請求項３】 前記第２金属膜パターンは金または銅で
形成することを特徴とする請求項１記載のトランジス
タ。 - 【請求項４】 前記ゲート電極は前記第１金属膜パター
ンの下部にポリシリコン膜パターンをさらに具備するこ
とを特徴とする請求項１記載のトランジスタ。 - 【請求項５】 前記スペーサはシリコン窒化膜、ポリシ
リコン膜、タンタル酸化膜（Ta2O5 ）及びチタン酸化膜
（TiO2）よりなるグループから選択された何れか１つで
形成することを特徴とする請求項１記載のトランジス
タ。 - 【請求項６】 第１導電形の半導体基板の主表面にフィ
ールド酸化膜を形成することにより、活性領域と非活性
領域を限定する段階と、 前記活性領域と前記非活性領域が限定された半導体基板
の全面にゲート絶縁膜、ポリシリコン膜、窒化系金属よ
りなる第１金属膜、及びキャッピング絶縁膜を順次に形
成する段階と、 前記キャッピング絶縁膜、前記第１金属膜、そして前記
ポリシリコン膜を連続的にパタニングして前記活性領域
上のゲート絶縁膜上の一部にポリシリコン膜パターン、
第１金属膜パターン、及びキャッピング絶縁膜パターン
が順次に積層されたゲートパターンを形成する段階と、 前記ゲートパターン及び前記フィールド酸化膜をイオン
注入マスクとして第２導電形の不純物を第１ドーズでイ
オン注入することにより、前記ゲートパターンの両側の
半導体基板の表面に第２導電形の低濃度ソース／ドレイ
ン領域を形成する段階と、 前記ゲートパターンの両側壁に前記キャッピング絶縁膜
を蝕刻する溶液に対した蝕刻選択比が優秀な物質膜より
なるスペーサを形成した後、前記キャッピング絶縁膜パ
ターンを除去して前記第１金属膜パターンを露出させる
段階と、 前記露出された第１金属膜パターン上にのみ比抵抗が小
さい第２金属膜パターンを選択的に形成して前記ポリシ
リコン膜パターン、前記第１金属膜パターン、そして前
記第２金属膜パターンよりなるゲート電極を形成する段
階を含むことを特徴とするトランジスタの製造方法。 - 【請求項７】 前記ゲート電極を形成する段階の以降
に、前記ゲート電極、前記スペーサ、そして前記フィー
ルド酸化膜をイオン注入マスクとして第２導電形の不純
物を前記第１ドーズより多い第２ドーズでイオン注入す
ることにより前記ポリシリコン膜パターンの両側の半導
体基板の表面に前記スペーサの下の低濃度ソース／ドレ
イン領域を含む第２導電形のソース／ドレイン領域を形
成する段階をさらに具備することを特徴とする請求項６
記載のトランジスタの製造方法。 - 【請求項８】 前記キャッピング絶縁膜はプラズマ酸化
膜で形成することを特徴とする請求項６記載のトランジ
スタの製造方法。 - 【請求項９】 前記第１金属膜は窒化チタン、窒化タン
グステン、及び窒化タンタルよりなるグループから選択
された何れか一つで形成することを特徴とする請求項６
記載のトランジスタの製造方法。 - 【請求項１０】 前記第２金属膜パターンは金または銅
で形成することを特徴とする請求項６記載のトランジス
タの製造方法。 - 【請求項１１】 前記第２金属膜パターンはMOCVD 方法
による選択蒸着法で形成することを特徴とする請求項６
記載のトランジスタの製造方法。 - 【請求項１２】 前記スペーサはシリコン窒化膜、ポリ
シリコン膜、タンタル酸化膜（Ta2O5 ）及びチタン酸化
膜（TiO2）よりなるグループから選択された何れか１つ
で形成することを特徴とする請求項６記載のトランジス
タの製造方法。 - 【請求項１３】 第１導電形の半導体基板の主表面にフ
ィールド酸化膜を形成することにより、活性領域と非活
性領域を限定する段階と、 前記活性領域と前記非活性領域が限定された半導体基板
の全面にゲート絶縁膜、窒化系金属よりなる第１金属
膜、及びキャッピング絶縁膜を順次に形成する段階と、 前記キャッピング絶縁膜と第１金属膜を連続的にパタニ
ングして前記活性領域上のゲート絶縁膜上の一部に第１
金属膜パターンとキャッピング絶縁膜パターンが順次に
積層されたゲートパターンを形成する段階と、 前記ゲートパターン及び前記フィールド酸化膜をイオン
注入マスクとして第２導電形の不純物を前記第１ドーズ
でイオン注入することにより、前記ゲートパターンの両
側の半導体基板の表面に第２導電形の低濃度ソース／ド
レイン領域を形成する段階と、 前記ゲートパターンの両側壁に前記キャッピング絶縁膜
を蝕刻する溶液に対した蝕刻選択比が優秀な物質膜より
なるスペーサを形成した後、前記キャッピング絶縁膜パ
ターンを除去して前記第１金属膜パターンを露出させる
段階と、 前記露出された第１金属膜パターン上にのみ比抵抗が小
さい第２金属膜パターンを選択的に形成して前記第１金
属膜パターンと前記第２金属膜パターンよりなるゲート
電極を形成する段階を含むことを特徴とするトランジス
タの製造方法。 - 【請求項１４】 前記ゲート電極を形成する段階の以降
に、前記ゲート電極、前記スペーサ、そして前記フィー
ルド酸化膜をイオン注入マスクとして第２導電形の不純
物を前記第１ドーズより多い第２ドーズでイオン注入す
ることにより、前記第１金属膜パターンの両側の半導体
基板の表面に前記スペーサの下の低濃度ソース／ドレイ
ン領域を含んで第２導電形のソース／ドレイン領域を形
成する段階を含むことを特徴とする請求項１３記載のト
ランジスタの製造方法。 - 【請求項１５】 前記キャッピング絶縁膜はプラズマ酸
化膜で形成することを特徴とする請求項１３記載のトラ
ンジスタの製造方法。 - 【請求項１６】 前記第１金属膜は窒化チタン、窒化タ
ングステン、及び窒化タンタルよりなるグループから選
択された何れか一つで形成することを特徴とする請求項
１３記載のトランジスタの製造方法。 - 【請求項１７】 前記第２金属膜パターンは金または銅
で形成することを特徴とする請求項１３記載のトランジ
スタの製造方法。 - 【請求項１８】 前記第２金属膜パターンはMOCVD 方法
による選択蒸着法で形成することを特徴とする請求項１
３記載のトランジスタの製造方法。 - 【請求項１９】 前記スペーサはシリコン窒化膜、ポリ
シリコン膜、タンタル酸化膜（Ta2O5 ）及びチタン酸化
膜（TiO2）よりなるグループから選択された何れか１つ
で形成することを特徴とする請求項１３記載のトランジ
スタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P9451 | 1995-04-21 | ||
| KR1019950009451A KR960039434A (ko) | 1995-04-21 | 1995-04-21 | 금속 게이트 전극을 갖는 트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293604A true JPH08293604A (ja) | 1996-11-05 |
Family
ID=19412668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013256A Pending JPH08293604A (ja) | 1995-04-21 | 1996-01-29 | 金属ゲート電極を有するトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08293604A (ja) |
| KR (1) | KR960039434A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999023694A1 (en) * | 1997-11-05 | 1999-05-14 | Tokyo Electron Limited | Wiring structure of semiconductor device, electrode, and method for forming them |
| US6861356B2 (en) | 1997-11-05 | 2005-03-01 | Tokyo Electron Limited | Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film |
| KR100589865B1 (ko) * | 1997-03-31 | 2006-09-20 | 프리스케일 세미컨덕터, 인크. | 반도체장치및상기장치를형성하기위한공정 |
| JP2010519724A (ja) * | 2007-01-04 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | 金属電極を有する半導体素子の形成、及び半導体素子の構造 |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1995
- 1995-04-21 KR KR1019950009451A patent/KR960039434A/ko not_active Application Discontinuation
-
1996
- 1996-01-29 JP JP8013256A patent/JPH08293604A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100589865B1 (ko) * | 1997-03-31 | 2006-09-20 | 프리스케일 세미컨덕터, 인크. | 반도체장치및상기장치를형성하기위한공정 |
| WO1999023694A1 (en) * | 1997-11-05 | 1999-05-14 | Tokyo Electron Limited | Wiring structure of semiconductor device, electrode, and method for forming them |
| US6838376B2 (en) | 1997-11-05 | 2005-01-04 | Tokyo Electron Limited | Method of forming semiconductor wiring structures |
| US6861356B2 (en) | 1997-11-05 | 2005-03-01 | Tokyo Electron Limited | Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film |
| KR100588887B1 (ko) * | 1997-11-05 | 2006-06-13 | 동경 엘렉트론 주식회사 | 질화막 형성 방법, 반도체 장치의 배선 형성 방법 |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8071981B2 (en) | 1999-04-12 | 2011-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8129721B2 (en) | 1999-04-12 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8866143B2 (en) | 1999-04-12 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2010519724A (ja) * | 2007-01-04 | 2010-06-03 | フリースケール セミコンダクター インコーポレイテッド | 金属電極を有する半導体素子の形成、及び半導体素子の構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960039434A (ko) | 1996-11-25 |
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