KR100255136B1 - 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및그 제조방법 - Google Patents
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Abstract
본 발명은 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판의 활성 영역 위에 게이트 산화막을 내재하여 비정질 폴리실리콘으로 이루어진 게이트 전극을 형성한 후에 게이트 전극 측벽에 씨드 폴리실리콘으로 이루어진 스페이서를 형성하고, 열공정으로 게이트 전극의 막질을 수평 방향의 결정립 구조로 변경하고, 스페이서 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 고농도로 주입된 소스/드레인 영역을 형성하는 것을 특징으로 한다. 따라서, 본 발명은 수평 결정립 구조를 가지는 게이트 전극 구조에 의해 후속 살리사이드 공정시 게이트 전극 에지 하부 근방에 형성되는 불순물 영역으로부터의 저항성이 높아져 피모스 트랜지스터의 전기적 특성을 안정적으로 확보할 수 있다.
Description
본 발명은 게이트 전극을 가지는 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 폴리사이드 구조의 반도체 장치의 전기적 특성을 향상시킬 수 있는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 고직접화에 의해 소자 동작 속도의 향상 효과가 없어지고, 디자인 룰 미세화에 의해 배선 저항(R)과 배선 피치 축소에 의한 용량(C)이 증가됨에 따라 RC의 전달지연이 큰 문제로 되고 있다. 이를 해결하기 위해 반도체 장치는 소스/드레인 영역 표면에 Ti, Co, Ni 등의 금속 박막을 증착하여 저저항성의 실리사이드(Silicide)를 형성함과 동시에 게이트 전극 상부면에 위와 동일한 실리사이드를 형성한다. 이때, 게이트 전극과 셀프 얼라인하도록 실리사이드를 형성하는 것을 살리사이드(Salicide) 공정이라고 한다.
한편, 반도체 장치는 게이트 전극에 도전성을 부가하기 위하여 불순물을 도핑하게 되는데, 씨모스 트랜지스터의 경우 엔모스 트랜지스터와 피모스 트랜지스터에 동일한 도전형 불순물이 도핑된 게이트 전극을 사용하게 되면 피모스 트랜지스터의 전기적 특성이 저하된다. 이 때문에 씨모스 트랜지스터의 경우 엔모스 트랜지스터에는 n+ 불순물이 도핑된 게이트 전극을 사용하며, 피모스 트랜지스터에는 p+ 불순물이 도핑된 게이트 전극을 사용한다.
그러나, 이와 같은 게이트 전극을 가지는 씨모스 트랜지스터는 살리사이드 공정시 엔모스 및 피모스 트랜지스터의 각 소스/드레인 영역에 있는 도펀트 종류가 다르기 때문에 실리콘과의 확산 차가 발생하게 된다. 즉, 엔모스 트랜지스터는 피모스 트랜지스터보다 살리사이드 형성 속도가 늦어져 엔모스 트랜지스터의 살리사이드 두께가 피모스 트랜지스터의 두께보다 얇게 형성된다. 이러한 살리사이드 두께 차는 씨모스 트랜지스터의 소스/드레인 저항값의 변화를 야기시키며, 공정 마진을 감소시키는 문제점이 있었다.
또한, 씨모스 트랜지스터는 게이트 전극 형성시 비정질 폴리실리콘을 증착하고, 불순물을 이온 주입하여 폴리실리콘을 결정화시키는 방법을 사용하여 피모스 트랜지스터의 전기적 특성 저하를 막고자 하지만, 이 경우에도 폴리실리콘의 결정립이 임의의 방향을 가지고 있기 때문에 결정 방향이나 그 크기에 따라서 각 트랜지스터의 게이트 전극이 해당 도펀트에 대해 투과 저항성이 매우 낮아져 전기적 특성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 도전형 막질로 이루어진 게이트 전극의 결정 방향 및 그 크기를 제어할 수 있는 스페이서를 게이트 전극 측벽에 형성하므로써, 폴리사이드 구조의 반도체 장치의 전기적 특성을 향상시킬 수 있는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명에 따른 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치를 나타낸 단면도이다.
도 2 내지 도 6은 도 1에 도시된 반도체 장치를 형성하기 위한 공정 순서도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘 기판 12: 소자 분리 영역
14: 게이트 산화막 16: 게이트 전극
18: 저농도 불순물 영역 20: 산화질화막 패턴
22: 씨드 폴리실리콘막 22': 제 1 스페이서
24: 제 2 스페이서 26: 소스/드레인 영역
28: 금속층 28': 살리사이드층
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판의 활성 영역 위에 형성된 게이트 산화막; 상기 게이트 산화막 위에 기판 표면에 대응해서 수평 방향의 결정립 구조를 가지는 도전층 막질로 이루어진 게이트 전극; 상기 게이트 전극 측벽에 형성되며 씨드 폴리실리콘으로 이루어진 제 1 스페이서; 상기 제 1 스페이서의 측벽에 형성되며 절연막으로 이루어진 제 2 스페이서; 상기 제 1 스페이서 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 고농도로 주입된 소스/드레인 영역; 및 상기 게이트 전극 및 소스/드레인 영역 위에 형성되며 금속으로 이루어진 살리사이드층을 구비하는 것을 특징으로 한다.
본 발명의 장치에 있어서, 상기 게이트 전극은 활성 영역과 동일한 도전형 불순물이 주입된 폴리실리콘으로 이루어지도록 한다.
본 발명의 장치에 있어서, 상기 게이트 전극 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 저농도로 주입된 저농도 불순물 영역을 더 구비하도록 한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판 표면에 대응해서 수평 방향의 결정립 구조를 가지는 도전층 막질로 이루어진 게이트 전극을 구비하는 반도체 장치를 형성함에 있어서, 상기 기판에 활성 영역과 소자 분리 영역을 정의하는 단계; 상기 활성 영역 위에 실리콘산화막, 비정질 폴리실리콘을 적층하고 비정질 폴리실리콘을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 상부면에 산화질화막으로 이루어진 패턴을 형성하는 단계; 상기 게이트 전극 위에 씨드 폴리실리콘을 증착하고 상기 산화질화막의 패턴을 식각 장벽으로 하여 게이트 전극 측벽에 제 1 스페이서를 형성하는 단계; 열공정을 실시하여 상기 게이트 전극의 막질을 수평 방향의 결정립 구조로 결정화시키는 단계; 상기 제 1 스페이서의 측벽에 절연막으로 이루어진 제 2 스페이서를 형성하는 단계; 및 상기 제 1 스페이서 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 고농도로 주입된 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 저농도로 주입된 저농도 불순물 영역을 형성하는 단계를 더 포함하도록 한다.
본 발명의 제조 방법에 있어서, 상기 소스/드레인 영역을 형성하는 단계 후, 상기 게이트 전극 및 소스/드레인 영역의 각 상부면에 금속층으로 이루어진 살리사이드층을 형성하는 단계를 더 포함하도록 한다.
본 발명에 의하면, 비정질 폴리실리콘으로 이루어진 게이트 전극을 형성한 후에 게이트 전극 측벽에 씨드 폴리실리콘으로 이루어진 스페이서를 형성하므로써 게이트 전극이 후속 불순물 도핑 공정에 의해 도전성을 갖기 전, 열공정으로 게이트 전극의 결정립이 스페이서 방향, 즉 수평 방향으로 결정화가 이루어지게 된다. 그러므로, 본 발명은 후속 살리사이드 공정시 수평 결정립 구조를 가지는 게이트 전극 구조에 의해 게이트 전극 에지 하부 근방에 형성되는 불순물 영역으로부터의 저항성이 높아지게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치를 나타낸 단면도이다. 여기서, 반도체 장치는 설명의 간략화를 위해 피모스 트랜지스터만을 도시한다.
본 발명의 피모스 트랜지스터는 실리콘 기판(10) 내에 제 1 활성 영역으로서 n형 웰(도시하지 않음)과, 소자간 분리를 위한 필드 산화막(12)과, n형 웰 표면에 형성된 게이트 산화막(14)과, 게이트 산화막(14) 위에 기판(10) 표면과 평행한 수평 방향의 결정립 구조를 가지면서 p+ 불순물이 주입된 폴리실리콘으로 이루어진 게이트 전극(16)과, 게이트 전극(16) 측벽에 형성되며 씨드 폴리실리콘으로 이루어진 제 1 스페이서(22')와, 제 1 스페이서(22')의 측벽에 산소를 함유한 실리콘질화절연막으로 이루어진 제 2 스페이서(24)와, 게이트 전극(16) 에지 하부 근방의 n형 웰 내에 p 형 불순물이 저농도로 주입된 저농도 불순물 영역(18)과, 제 1 스페이서(22') 에지 하부 근방의 n형 웰 내에 p형 불순물이 고농도로 주입된 소스/드레인 영역(26)과, 게이트 전극(16) 상부면과 소스/드레인 영역(26) 위에 형성되며 금속층으로 이루어진 살리사이드층(28')으로 구성된다.
이러한 구조를 가지는 본 발명은 게이트 전극(16) 측벽에 씨드 폴리실리콘으로 이루어진 제 1 스페이서(22')에 의해 수평 방향의 결정립 구조를 가지는 게이트 전극(16)을 형성하므로써, 피모스 트랜지스터의 소스/드레인 영역(26) 형성시 게이트 전극(16)으로의 불순물 침투를 미연에 방지한다. 또한, 본 발명은 게이트 전극(16)과 오버랩되는 소스 및 드레인 영역(26) 간격을 제 1 스페이서(22')의 두께로 조절할 수 있기 때문에 트랜지스터의 핫-캐리어 효과를 감소시킬 수 있다.
도 2 내지 도 6은 도 1에 도시된 반도체 장치를 형성하기 위한 공정 순서도로서, 이는 피모스 트랜지스터를 형성하기 위한 제조 공정을 나타낸 것이다.
본 발명의 제조 공정은 실리콘 기판(10)에 통상의 제조 공정에 따라 n웰(도시하지 않음)을 형성하고, LOCOS(LOCal Oxidation of Silicon) 공정을 이용하여 도 2에 나타난 바와 같이 소자간 분리를 위한 필드 산화막(12)을 형성한다. 그리고, 기판(10)의 활성 영역 전면에 산화막 및 비정질 폴리실리콘을 순차적으로 증착한 후에 사진 및 식각 공정으로 비정질 폴리실리콘층을 패터닝하여 게이트 전극을 형성한다. 그리고, 이후 소스/드레인 영역이 형성될 부위의 활성 영역 위에 산화막을 제거하여 게이트 전극(16) 하부에 게이트 산화막(14)을 형성한다. 이어서 게이트 전극(16)을 마스크로 하는 불순물 이온 주입 공정을 실시하는데, 주입 불순물은 p형 불순물을 사용한다. 이로 인해 게이트 전극(16) 에지 하부 근방의 n형 웰 내에는 p형 불순물이 주입된 저농도 불순물 영역(18)이 형성된다.
그 다음 도 3에 나타난 바와 같이 기판(10) 전면에 산화질화막을 형성한 후에 사진 및 식각 공정으로 이 막을 패터닝하여 게이트 전극(16) 상부면에 산화질화막 패턴(20)을 형성한다. 그리고, 산화질화막 패턴(20)이 형성된 기판(10)의 결과물에 클리닝 공정을 실시하여 게이트 전극(16) 측벽에 잔여물이 남지 않도록 한다. 이는 이후 게이트 전극(16) 측벽에 순수한 씨드 폴리실리콘으로 이루어진 스페이서를 형성하기 위한 전처리 공정이다. 그 다음 산화질화막 패턴(20)이 형성된 기판(10) 전면에 씨드 폴리실리콘층(22)을 증착한다.
이어서 도 4에 나타난 바와 같이 블랭킷 건식 식각 공정으로 씨드 폴리실리콘층(22)을 식각해서 게이트 전극(16) 측벽에 제 1 스페이서(22')를 형성한다. 상기 공정시 실리콘질화막 패턴(20)을 식각 장벽으로 이용하여 게이트 전극(16) 상부면에 해당하는 씨드 폴리실리콘층(22)을 완전히 제거시켜 제 1 스페이서(22') 형성하고, 실리콘질화막 패턴(20)을 제거한다. 그 다음 웨이퍼에 열공정을 실시하여 게이트 전극(16)의 비정질 막질을 수평 방향의 결정립 구조로 결정화시킨다. 이 공정은 게이트 전극(16) 양측벽에 형성된 제 1 스페이서(22')에 의해 결정립의 방향이 미리 결정되기 때문에 게이트 전극이 수평 방향의 결정 구조로 결정화되는 것이다.
이어서 수평 방향의 결정립 구조로 이루어진 게이트 전극(16)이 형성된 기판 전면에 절연막으로서 산화막을 증착한 후에 건식 식각 공정으로 이 산화막을 식각해서 도 5에 나타난 바와 같이 제 1 스페이서(22') 측벽에 제 2 스페이서(24)를 형성한다. 이때, 제 2 스페이서(24)는 게이트 전극(16)과 이후 형성할 소스/드레인 영역의 오버랩을 조절하며, 후속 살리사이드 공정시 게이트 전극(16)과 소스/드레인 영역 간의 브릿지를 방지하는 역할을 한다. 이어서 제 2 스페이서(24)가 형성된 기판(10) 전면에 p형 불순물을 고농도로 이온 주입하여 제 1 스페이서(22') 에지 하부 근방의 n형 웰 내에 소스/드레인 영역(26)을 형성한다.
그 다음 도 6에 나타난 바와 같이 소스/드레인 영역(26)이 형성된 기판(10) 전면에 금속층(28)으로서 Ti을 증착한 후에 열공정을 실시한다. 그리고, 열공정시 실리콘과 반응을 하지 않는 영역의 Ti만을 식각하여 게이트 전극(16)과 소스/드레인 영역(26) 상부면에 살리사이드층(28')을 형성한다.
본 발명에 의하면, 게이트 산화막 위에 비정질 폴리실리콘으로 이루어진 게이트 전극을 형성한 후에 게이트 전극 측벽에 씨드 폴리실리콘을 스페이서 형태로 형성하므로써 게이트 전극이 후속 불순물 도핑 공정에 의해 도전성을 갖기 전, 열공정으로 게이트 전극의 결정립이 스페이서 방향, 즉 수평 방향으로 결정화가 이루어지게 된다. 이에 따라, 본 발명은 수평 결정립 구조를 가지는 게이트 전극 구조에 의해 후속 살리사이드 공정시 게이트 전극 에지 하부 근방에 형성되는 불순물 영역으로부터의 저항성이 높아지게 된다. 그러므로, 본 발명은 트랜지스터의 전기적 특성을 안정적으로 확보할 수 있어 반도체 소자의 신뢰성을 높일 수 있는 효과가 있다.
Claims (6)
- 반도체 기판의 활성 영역 위에 형성된 게이트 산화막;상기 게이트 산화막 위에 기판 표면에 대응해서 수평 방향의 결정립 구조를 가지는 도전층 막질로 이루어진 게이트 전극;상기 게이트 전극 측벽에 형성되며 씨드 폴리실리콘으로 이루어진 제 1 스페이서;상기 제 1 스페이서의 측벽에 형성되며 절연막으로 이루어진 제 2 스페이서;상기 제 1 스페이서 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 고농도로 주입된 소스/드레인 영역; 및상기 게이트 전극 및 소스/드레인 영역 위에 형성되며 금속으로 이루어진 살리사이드층을 구비하는 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치.
- 제1항에 있어서, 상기 게이트 전극은 활성 영역과 동일한 도전형 불순물이 주입된 폴리실리콘으로 이루어진 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치.
- 제1항에 있어서, 상기 게이트 전극 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 저농도로 주입된 저농도 불순물 영역을 더 구비하는 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치.
- 반도체 기판 표면에 대응해서 수평 방향의 결정립 구조를 가지는 도전층 막질로 이루어진 게이트 전극을 구비하는 반도체 장치를 형성함에 있어서,상기 기판에 활성 영역과 소자 분리 영역을 정의하는 단계;상기 활성 영역 위에 실리콘산화막, 비정질 폴리실리콘을 적층하고 비정질 폴리실리콘을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극 상부면에 산화질화막으로 이루어진 패턴을 형성하는 단계;상기 게이트 전극 위에 씨드 폴리실리콘을 증착하고 상기 산화질화막의 패턴을 식각 장벽으로 하여 게이트 전극 측벽에 제 1 스페이서를 형성하는 단계;열공정을 실시하여 상기 게이트 전극의 막질을 수평 방향의 결정립 구조로 결정화시키는 단계;상기 제 1 스페이서의 측벽에 절연막으로 이루어진 제 2 스페이서를 형성하는 단계; 및상기 제 1 스페이서 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 고농도로 주입된 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 게이트 전극을 형성하는 단계 후,상기 게이트 전극 에지 하부 근방의 활성 영역 내에 활성 영역과 다른 도전형 불순물이 저농도로 주입된 저농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치의 제조 방법.
- 제4항에 있어서, 상기 소스/드레인 영역을 형성하는 단계 후,상기 게이트 전극 및 소스/드레인 영역의 각 상부면에 금속층으로 이루어진 살리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970079353A KR100255136B1 (ko) | 1997-12-30 | 1997-12-30 | 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970079353A KR100255136B1 (ko) | 1997-12-30 | 1997-12-30 | 수평 결정립 구조의 게이트 전극을 가지는 반도체 장치 및그 제조방법 |
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1997
- 1997-12-30 KR KR1019970079353A patent/KR100255136B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR19990059156A (ko) | 1999-07-26 |
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