JP2658569B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS（Metal Oxide Semiconductor）型半導体
装置の構造に関し、特に絶縁膜上の薄膜MOSトランジス
タの構造に関する。
装置の構造に関し、特に絶縁膜上の薄膜MOSトランジス
タの構造に関する。
従来の多結晶シリコン薄膜トランジスタの構造を第４
図と第５図に示す。
図と第５図に示す。
シリコン基板61上に酸化膜62を形成し、更に多結晶シ
リコン薄膜63を堆積する。多結晶シリコン薄膜63の結晶
性、特に平均粒径は形成されるトランジスタの特性に強
い影響を与えることから、非晶質シリコンをまず堆積
し、600℃程度の温度で長時間熱処理を行い粒径増大を
図ることが多い。その後、ホトリソグラフィー技術とイ
オンエッチング技術を用い、多結晶シリコン薄膜63をパ
ターニングした後、表面にゲート酸化膜64を形成する。
ゲート酸化膜の形成は、多結晶シリコン薄膜63の表面を
熱酸化する場合と、化学堆積法でシリコン酸化膜を堆積
する場合がある。その後、多結晶シリコンを全面に堆積
し、拡散法あるいはイオン注入法でリンなどを高濃度に
多結晶シリコン中にドープした後、ホトリソグラフィー
技術とイオンエッチング技術を用いパターニングし、多
結晶シリコン・ゲート65を形成する。ヒ素のイオン注入
によりソース領域66とドレイン領域67を形成することに
より多結晶シリコン薄膜トランジスタの基本構造が形成
される。第４図の構造は導電部である多結晶シリコン薄
膜の上にゲートが有ることから、上部ゲート型と呼ばれ
る。
リコン薄膜63を堆積する。多結晶シリコン薄膜63の結晶
性、特に平均粒径は形成されるトランジスタの特性に強
い影響を与えることから、非晶質シリコンをまず堆積
し、600℃程度の温度で長時間熱処理を行い粒径増大を
図ることが多い。その後、ホトリソグラフィー技術とイ
オンエッチング技術を用い、多結晶シリコン薄膜63をパ
ターニングした後、表面にゲート酸化膜64を形成する。
ゲート酸化膜の形成は、多結晶シリコン薄膜63の表面を
熱酸化する場合と、化学堆積法でシリコン酸化膜を堆積
する場合がある。その後、多結晶シリコンを全面に堆積
し、拡散法あるいはイオン注入法でリンなどを高濃度に
多結晶シリコン中にドープした後、ホトリソグラフィー
技術とイオンエッチング技術を用いパターニングし、多
結晶シリコン・ゲート65を形成する。ヒ素のイオン注入
によりソース領域66とドレイン領域67を形成することに
より多結晶シリコン薄膜トランジスタの基本構造が形成
される。第４図の構造は導電部である多結晶シリコン薄
膜の上にゲートが有ることから、上部ゲート型と呼ばれ
る。
多結晶シリコン・ゲート73の形成をまず行い、ゲート
酸化膜74を形成し、その後で導電部である多結晶シリコ
ン薄膜75の形成を行うと第５図のような構造ができる。
酸化膜74を形成し、その後で導電部である多結晶シリコ
ン薄膜75の形成を行うと第５図のような構造ができる。
第４図に対し、第５図では、導電部である多結晶シリ
コン薄膜の下にゲートが有ることから、下部ゲート型と
呼ばれる。
コン薄膜の下にゲートが有ることから、下部ゲート型と
呼ばれる。
多結晶シリコン薄膜トランジスタは、導電部が多結晶
シリコンであることから単結晶と較べると特性が劣る。
特性が劣る第１の原因は多結晶シリコン中の粒界である
といわれていて、大粒径化は粒界の密度を減らす点で有
効である。しかし、ある程度の大粒径化が達成される
と、トランジスタのPN接合部にどのぐらい粒界が分布し
ているかで特性、特にオフ時のもれ電流は大きく影響を
受ける。PN接合面積を減らすことは有効であり、従って
膜厚の減少は漏れ電流を減少させる有効な手段である
が、オン電流が減る、あるいはサブスレッシュホールド
特性が悪化するなどの欠点があった。
シリコンであることから単結晶と較べると特性が劣る。
特性が劣る第１の原因は多結晶シリコン中の粒界である
といわれていて、大粒径化は粒界の密度を減らす点で有
効である。しかし、ある程度の大粒径化が達成される
と、トランジスタのPN接合部にどのぐらい粒界が分布し
ているかで特性、特にオフ時のもれ電流は大きく影響を
受ける。PN接合面積を減らすことは有効であり、従って
膜厚の減少は漏れ電流を減少させる有効な手段である
が、オン電流が減る、あるいはサブスレッシュホールド
特性が悪化するなどの欠点があった。
本発明の薄膜トランジスタは、絶縁膜上に形成された
ゲート電極と前記ゲート電極上に形成されたゲート酸化
膜と、前記ゲート電極の側壁を覆う側壁絶縁膜を有し、
前記ゲート酸化膜と前記側壁絶縁膜と前記絶縁膜とに接
して多結晶シリコン薄膜が形成され、前記多結晶シリコ
ン薄膜は前記ゲート電極に接する部分で他の部分よりも
厚くなっていることを特徴とする。
ゲート電極と前記ゲート電極上に形成されたゲート酸化
膜と、前記ゲート電極の側壁を覆う側壁絶縁膜を有し、
前記ゲート酸化膜と前記側壁絶縁膜と前記絶縁膜とに接
して多結晶シリコン薄膜が形成され、前記多結晶シリコ
ン薄膜は前記ゲート電極に接する部分で他の部分よりも
厚くなっていることを特徴とする。
また、他の本発明の薄膜トランジスタは、前記他の部
分の多結晶シリコン薄膜にソース領域とドレイン領域と
が形成され、前記ゲート酸化膜に接する部分の多結晶シ
リコン薄膜の粒径が前記他の部分の多結晶シリコン薄膜
の粒径より小さいことを特徴とする。
分の多結晶シリコン薄膜にソース領域とドレイン領域と
が形成され、前記ゲート酸化膜に接する部分の多結晶シ
リコン薄膜の粒径が前記他の部分の多結晶シリコン薄膜
の粒径より小さいことを特徴とする。
また、他の本発明の薄膜トランジスタは、絶縁膜上に
形成された多結晶シリコン薄膜上にゲート電極と前記ゲ
ート電極の直下の領域に形成されたゲート酸化膜とを有
し、前記ゲート電極の側壁は側壁絶縁膜で覆われてお
り、前記多結晶シリコン薄膜は前記ゲート酸化膜の側面
と前記側壁絶縁膜と前記絶縁膜の表面上に延伸してこれ
らを覆うように形成され、前記多結晶シリコン薄膜は前
記ゲート酸化膜に接する部分で前記絶縁膜に接する部分
よりも厚く、かつ、前記ゲート酸化膜に接する部分で結
晶粒径が前記絶縁膜に接する部分よりも小さいことを特
徴とする。
形成された多結晶シリコン薄膜上にゲート電極と前記ゲ
ート電極の直下の領域に形成されたゲート酸化膜とを有
し、前記ゲート電極の側壁は側壁絶縁膜で覆われてお
り、前記多結晶シリコン薄膜は前記ゲート酸化膜の側面
と前記側壁絶縁膜と前記絶縁膜の表面上に延伸してこれ
らを覆うように形成され、前記多結晶シリコン薄膜は前
記ゲート酸化膜に接する部分で前記絶縁膜に接する部分
よりも厚く、かつ、前記ゲート酸化膜に接する部分で結
晶粒径が前記絶縁膜に接する部分よりも小さいことを特
徴とする。
一方、本発明の薄膜トランジスタの製造方法は、半導
体基板上に絶縁膜を形成する工程と、前記絶縁膜上の所
定の領域に多結晶シリコンからなるゲート電極とゲート
酸化膜と第１の多結晶シリコン薄膜が順次積層されたゲ
ート構造を形成する工程と、前記ゲート構造の側壁に露
出した前記ゲート電極、前記ゲート酸化膜、前記第１の
多結晶シリコン薄膜を覆うシリコン酸化膜側壁を形成す
る工程と、前記第１の多結晶シリコン薄膜と前記シリコ
ン酸化膜側壁と前記所定の領域外の前記絶縁膜の表面上
に非晶質シリコン薄膜を形成する工程と、前記非晶質シ
リコン薄膜を熱処理によって多結晶化し、多結晶シリコ
ンの粒径が前記第１の多結晶シリコン薄膜に接する部分
から離れるほど大きい第２の多結晶シリコン薄膜を形成
する工程とを有することを特徴とする。
体基板上に絶縁膜を形成する工程と、前記絶縁膜上の所
定の領域に多結晶シリコンからなるゲート電極とゲート
酸化膜と第１の多結晶シリコン薄膜が順次積層されたゲ
ート構造を形成する工程と、前記ゲート構造の側壁に露
出した前記ゲート電極、前記ゲート酸化膜、前記第１の
多結晶シリコン薄膜を覆うシリコン酸化膜側壁を形成す
る工程と、前記第１の多結晶シリコン薄膜と前記シリコ
ン酸化膜側壁と前記所定の領域外の前記絶縁膜の表面上
に非晶質シリコン薄膜を形成する工程と、前記非晶質シ
リコン薄膜を熱処理によって多結晶化し、多結晶シリコ
ンの粒径が前記第１の多結晶シリコン薄膜に接する部分
から離れるほど大きい第２の多結晶シリコン薄膜を形成
する工程とを有することを特徴とする。
また、他の本発明の薄膜トランジスタの製造方法は、
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上
の所定の領域に第１の多結晶シリコン薄膜とゲート酸化
膜と多結晶シリコンからなるゲート電極とが順次積層さ
れたゲート構造を形成する工程と、前記ゲート構造の上
面と側面に露出した前記ゲート電極表面を覆う絶縁被覆
膜を形成する工程と、前記絶縁被覆膜と前記ゲート構造
の側面に露出した第１の多結晶シリコン薄膜と前記所定
の領域外の前記絶縁膜の表面上に非晶質シリコン薄膜を
形成する工程と、前記非晶質シリコン薄膜を熱処理によ
って多結晶化し、多結晶シリコンの粒径が前記所定の領
域外の前記絶縁膜上の部分で前記第１の多結晶シリコン
薄膜の多結晶の粒径に比べて大きい第２の多結晶シリコ
ン薄膜を形成する工程とを有することを特徴とする。
半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上
の所定の領域に第１の多結晶シリコン薄膜とゲート酸化
膜と多結晶シリコンからなるゲート電極とが順次積層さ
れたゲート構造を形成する工程と、前記ゲート構造の上
面と側面に露出した前記ゲート電極表面を覆う絶縁被覆
膜を形成する工程と、前記絶縁被覆膜と前記ゲート構造
の側面に露出した第１の多結晶シリコン薄膜と前記所定
の領域外の前記絶縁膜の表面上に非晶質シリコン薄膜を
形成する工程と、前記非晶質シリコン薄膜を熱処理によ
って多結晶化し、多結晶シリコンの粒径が前記所定の領
域外の前記絶縁膜上の部分で前記第１の多結晶シリコン
薄膜の多結晶の粒径に比べて大きい第２の多結晶シリコ
ン薄膜を形成する工程とを有することを特徴とする。
次に本発明を実施例により説明する。
第１図は本発明の一実施例の作成プロセスを説明する
ための縦断面図である。
ための縦断面図である。
第１の従来例と同様にして多結晶シリコンゲートのパ
ターニングを終えた状態を第１図（ａ）は示している。
すなわち、シリコン酸化膜11の上に導電部となる多結晶
シリコン薄膜12,熱酸化膜13、更にその上にゲートであ
る多結晶シリコン膜14が形成されている。導電部となる
多結晶シリコン薄膜は、非晶質シリコン薄膜を堆積した
後、600℃前後の温度で長時間熱処理することによって
大粒径化した。
ターニングを終えた状態を第１図（ａ）は示している。
すなわち、シリコン酸化膜11の上に導電部となる多結晶
シリコン薄膜12,熱酸化膜13、更にその上にゲートであ
る多結晶シリコン膜14が形成されている。導電部となる
多結晶シリコン薄膜は、非晶質シリコン薄膜を堆積した
後、600℃前後の温度で長時間熱処理することによって
大粒径化した。
続いて多結晶シリコンゲートをマスク（もちろん多結
晶シリコンゲートのパターニング時に続けてもかまわな
い）とした異方性エッチングで熱酸化膜13をエッチング
し、導電部である多結晶シリコン薄膜12をエッチングに
よって更に薄膜化する。ソースおよびドレイン領域を形
成するために高濃度不純物のイオン注入を行う際には、
ドレイン領域はゲート端15から離す、すなわちドレイン
領域16とゲート端15との間に不純物が注入されない領域
17を設けている。その状態を第１図（ｂ）に示す。この
領域を設けることでドレイン端の電界を緩和することに
なるが、不純物の拡散まで考慮してドレイン領域が多結
晶シリコン薄膜12の更に薄膜化した領域18の中にあるよ
うにするためには不純物が注入されない領域17を設ける
ことは不可欠である。このようなプロセスによってゲー
ト酸化膜下の多結晶シリコン薄膜の厚さに較べ、ドレイ
ン端のPN接合が形成される領域の厚さが薄いという薄膜
トランジスタを形成することができる。このような構造
にすることによって、ドレイン端部での薄膜化を行わな
かった場合にくらべ、オン電流やサブスレッシュホール
ド特性がほとんど変わらずにオフ電流が膜厚に比例する
程度以下であるような薄膜トランジスタが得られる。
晶シリコンゲートのパターニング時に続けてもかまわな
い）とした異方性エッチングで熱酸化膜13をエッチング
し、導電部である多結晶シリコン薄膜12をエッチングに
よって更に薄膜化する。ソースおよびドレイン領域を形
成するために高濃度不純物のイオン注入を行う際には、
ドレイン領域はゲート端15から離す、すなわちドレイン
領域16とゲート端15との間に不純物が注入されない領域
17を設けている。その状態を第１図（ｂ）に示す。この
領域を設けることでドレイン端の電界を緩和することに
なるが、不純物の拡散まで考慮してドレイン領域が多結
晶シリコン薄膜12の更に薄膜化した領域18の中にあるよ
うにするためには不純物が注入されない領域17を設ける
ことは不可欠である。このようなプロセスによってゲー
ト酸化膜下の多結晶シリコン薄膜の厚さに較べ、ドレイ
ン端のPN接合が形成される領域の厚さが薄いという薄膜
トランジスタを形成することができる。このような構造
にすることによって、ドレイン端部での薄膜化を行わな
かった場合にくらべ、オン電流やサブスレッシュホール
ド特性がほとんど変わらずにオフ電流が膜厚に比例する
程度以下であるような薄膜トランジスタが得られる。
第２図は本発明の一実施例の作製プロセスを説明する
ための縦断面図である。
ための縦断面図である。
シリコン基板21上に熱酸化膜22を形成した後、多結晶
シリコン膜を堆積し、拡散あるいはイオン注入で多結晶
シリコン膜23に不純物を導入して低抵抗化する。多結晶
シリコン膜23の表面にゲートとなるシリコン酸化膜24を
形成し続いて非晶質シリコン薄膜を堆積する。600℃程
度の温度で長時間熱処理することによって非晶質シリコ
ン薄膜を大粒径の多結晶シリコン薄膜25とした後、ホト
リソグラフィー技術とイオンエッチング技術を用い、多
結晶シリコン膜23までパターニングした状態を第２図
（ａ）は示している。この後シリコン酸化膜26を堆積
し、異方性イオンエッチングによって多結晶シリコン膜
23の側面だけにそのシリコン酸化膜26を残す。その後全
面に非晶質シリコン薄膜を堆積し、600℃程度の温度で
長時間熱処理することによって大粒径の多結晶シリコン
薄膜27とした状態を第２図（ｂ）は示している。この場
合、先に大粒径化してあった多結晶シリコン薄膜25に接
した部分から非晶質シリコン薄膜の結晶化が生じる。そ
の結果、ランダムな結晶化に較べると大粒径化が著し
く、特に多結晶シリコン薄膜25の端部28から離れるほど
粒径が大きくなる。第２図（ｃ）はその平面構造を示
す。第１の実施例と同様に、ドレイン領域29とゲート端
30との間に不純物が注入されない領域31を設けるように
してソース32およびドレイン領域29を形成した状態を第
２図（ｄ）に示す。このようなプロセスによってゲート
電極23の直上のゲート酸化膜24に接する多結晶シリコン
薄膜の厚さに較べ、ドレイン端のPN接合が形成される領
域の厚さが薄いという薄膜トランジスタを形成すること
ができる。同程度のオン電流あるいはサブスレッシュホ
ールド特性が得られる従来構造と比較するとオフ電流の
減少が著しい。一旦大粒径化してある多結晶シリコン薄
膜25の端部27を種として、ドレイン端のPN接合が形成さ
れる領域の結晶化が行われるため、第１の実施例にくら
べててもその領域が大粒径化し、従って、オフ電流の減
少効果は更に大きいという結果が得られた。
シリコン膜を堆積し、拡散あるいはイオン注入で多結晶
シリコン膜23に不純物を導入して低抵抗化する。多結晶
シリコン膜23の表面にゲートとなるシリコン酸化膜24を
形成し続いて非晶質シリコン薄膜を堆積する。600℃程
度の温度で長時間熱処理することによって非晶質シリコ
ン薄膜を大粒径の多結晶シリコン薄膜25とした後、ホト
リソグラフィー技術とイオンエッチング技術を用い、多
結晶シリコン膜23までパターニングした状態を第２図
（ａ）は示している。この後シリコン酸化膜26を堆積
し、異方性イオンエッチングによって多結晶シリコン膜
23の側面だけにそのシリコン酸化膜26を残す。その後全
面に非晶質シリコン薄膜を堆積し、600℃程度の温度で
長時間熱処理することによって大粒径の多結晶シリコン
薄膜27とした状態を第２図（ｂ）は示している。この場
合、先に大粒径化してあった多結晶シリコン薄膜25に接
した部分から非晶質シリコン薄膜の結晶化が生じる。そ
の結果、ランダムな結晶化に較べると大粒径化が著し
く、特に多結晶シリコン薄膜25の端部28から離れるほど
粒径が大きくなる。第２図（ｃ）はその平面構造を示
す。第１の実施例と同様に、ドレイン領域29とゲート端
30との間に不純物が注入されない領域31を設けるように
してソース32およびドレイン領域29を形成した状態を第
２図（ｄ）に示す。このようなプロセスによってゲート
電極23の直上のゲート酸化膜24に接する多結晶シリコン
薄膜の厚さに較べ、ドレイン端のPN接合が形成される領
域の厚さが薄いという薄膜トランジスタを形成すること
ができる。同程度のオン電流あるいはサブスレッシュホ
ールド特性が得られる従来構造と比較するとオフ電流の
減少が著しい。一旦大粒径化してある多結晶シリコン薄
膜25の端部27を種として、ドレイン端のPN接合が形成さ
れる領域の結晶化が行われるため、第１の実施例にくら
べててもその領域が大粒径化し、従って、オフ電流の減
少効果は更に大きいという結果が得られた。
第３図は本発明の一実施例の作製プロセスを説明する
ための縦断面図である。
ための縦断面図である。
これは実施例２のような２段階の結晶化をトップゲー
ト型に対して行った例である。
ト型に対して行った例である。
酸化膜41上に非晶質シリコン薄膜を堆積し、600℃程
度の温度で長時間熱処理することによって大粒径の多結
晶シリコン薄膜42とする。その表面にゲート酸化膜43を
形成し、更に多結晶シリコン膜44を堆積し、拡散法ある
いはイオン注入法でリンなどを高濃度に多結晶シリコン
中にドーピングした後、シリコン酸化膜45を全面に形成
し、ホトリソグラフィー技術とイオンエッチング技術を
用い多結晶シリコン薄膜44までパターニングした状態を
第３図（ａ）は示している。その後多結晶シリコン薄膜
44の上部および側面にシリコン酸化膜46を形成した後、
全面に窒化シリコン47を堆積し、異方性イオンエッチン
グで側面だけに窒化シリコン47を残す。ゲートである多
結晶シリコン薄膜44をマスクとし、異方性イオンエッチ
ングでゲート酸化膜43と多結晶シリコン薄膜42をエッチ
ングした状態を第３図（ｂ）は示している。その後、全
面に非晶質シリコン薄膜を堆積し、600℃程度の温度で
長時間熱処理することによって大粒径の多結晶シリコン
薄膜を堆積し、600℃程度の温度で長時間熱処理するこ
とによって大粒径の多結晶シリコン薄膜48とする。この
場合、先に大粒径化してあった多結晶シリコン薄膜42に
接した部分から非晶質シリコン薄膜の結晶化が生じる結
果、ランダムな結晶化に較べると大粒径化が著しく、特
に多結晶シリコン薄膜42の端部から離れるほど粒径が大
きくなる。
度の温度で長時間熱処理することによって大粒径の多結
晶シリコン薄膜42とする。その表面にゲート酸化膜43を
形成し、更に多結晶シリコン膜44を堆積し、拡散法ある
いはイオン注入法でリンなどを高濃度に多結晶シリコン
中にドーピングした後、シリコン酸化膜45を全面に形成
し、ホトリソグラフィー技術とイオンエッチング技術を
用い多結晶シリコン薄膜44までパターニングした状態を
第３図（ａ）は示している。その後多結晶シリコン薄膜
44の上部および側面にシリコン酸化膜46を形成した後、
全面に窒化シリコン47を堆積し、異方性イオンエッチン
グで側面だけに窒化シリコン47を残す。ゲートである多
結晶シリコン薄膜44をマスクとし、異方性イオンエッチ
ングでゲート酸化膜43と多結晶シリコン薄膜42をエッチ
ングした状態を第３図（ｂ）は示している。その後、全
面に非晶質シリコン薄膜を堆積し、600℃程度の温度で
長時間熱処理することによって大粒径の多結晶シリコン
薄膜を堆積し、600℃程度の温度で長時間熱処理するこ
とによって大粒径の多結晶シリコン薄膜48とする。この
場合、先に大粒径化してあった多結晶シリコン薄膜42に
接した部分から非晶質シリコン薄膜の結晶化が生じる結
果、ランダムな結晶化に較べると大粒径化が著しく、特
に多結晶シリコン薄膜42の端部から離れるほど粒径が大
きくなる。
第１あるいは第２の実施例と同様、ドレイン領域49と
ゲート端50との間に不純物が注入されない領域51を設け
るようにしてソース52およびドレイン領域49を形成した
状態を第３図（ｃ）に示す。
ゲート端50との間に不純物が注入されない領域51を設け
るようにしてソース52およびドレイン領域49を形成した
状態を第３図（ｃ）に示す。
同程度のオン電流あるいはサブスレッシュホールド特
性が得られる従来構造と比較するとオフ電流の減少が著
しい。一旦大粒径化してある多結晶シリコン薄膜42の端
部を種として、ドレイン端のPN接合が形成される領域の
結晶化が行われるため、第２の実施例と同様にその領域
が大粒径化し、従って、ドレイン端の薄膜化以上にオフ
電流の減少効果は著しい。
性が得られる従来構造と比較するとオフ電流の減少が著
しい。一旦大粒径化してある多結晶シリコン薄膜42の端
部を種として、ドレイン端のPN接合が形成される領域の
結晶化が行われるため、第２の実施例と同様にその領域
が大粒径化し、従って、ドレイン端の薄膜化以上にオフ
電流の減少効果は著しい。
以上述べたように本発明は、ゲート電極の直上、また
は、直下に形成されたゲート酸化膜に接する導電部のシ
リコン薄膜の膜厚に較べそれ以外の薄膜部、特にドレイ
ン端の薄膜部が薄い構造を採ることにより、薄膜トラン
ジスタ特性が改善された。同程度のオン電流あるいはサ
ブスレッシュホールド特性が得られる従来構造と比較す
るオフ電流を減少させることができた。２段階の結晶化
を用いる場合には、ドレイン部のPN接合が形成される領
域の膜厚を独立に制御することと併せると、オフ電流を
少なくとも１桁程度は下げることができ、従って従来構
造に較べオン／オフ比が１桁程度は改善された。
は、直下に形成されたゲート酸化膜に接する導電部のシ
リコン薄膜の膜厚に較べそれ以外の薄膜部、特にドレイ
ン端の薄膜部が薄い構造を採ることにより、薄膜トラン
ジスタ特性が改善された。同程度のオン電流あるいはサ
ブスレッシュホールド特性が得られる従来構造と比較す
るオフ電流を減少させることができた。２段階の結晶化
を用いる場合には、ドレイン部のPN接合が形成される領
域の膜厚を独立に制御することと併せると、オフ電流を
少なくとも１桁程度は下げることができ、従って従来構
造に較べオン／オフ比が１桁程度は改善された。
第１図から第３図は夫々本発明の実施例の縦断面図（一
部に平面図を含む）、第４図と第５図は従来構造の断面
図である。 11,24,41,45,46……シリコン酸化膜、12,42,44,48,63,7
5……多結晶シリコン薄膜、13,22,62……熱酸化膜、14,
23,27,65,73……多結晶シリコン・ゲート、15,30,50…
…ゲート端、16,29,49,67……ドレイン領域、17,31,51
……不純物が注入されない領域、18……薄膜化した領
域、21,61……シリコン基板、32,52,66……ソース領
域、43,64,74……ゲート酸化膜、47……窒化シリコン
膜、12,32……熱酸化膜、28……多結晶シリコン薄膜25
の端部。
部に平面図を含む）、第４図と第５図は従来構造の断面
図である。 11,24,41,45,46……シリコン酸化膜、12,42,44,48,63,7
5……多結晶シリコン薄膜、13,22,62……熱酸化膜、14,
23,27,65,73……多結晶シリコン・ゲート、15,30,50…
…ゲート端、16,29,49,67……ドレイン領域、17,31,51
……不純物が注入されない領域、18……薄膜化した領
域、21,61……シリコン基板、32,52,66……ソース領
域、43,64,74……ゲート酸化膜、47……窒化シリコン
膜、12,32……熱酸化膜、28……多結晶シリコン薄膜25
の端部。
Claims (5)
- 【請求項１】絶縁膜上に形成されたゲート電極と前記ゲ
ート電極上に形成されたゲート酸化膜と、前記ゲート電
極の側壁を覆う側壁絶縁膜を有し、前記ゲート酸化膜と
前記側壁絶縁膜と前記絶縁膜とに接して多結晶シリコン
薄膜が形成され、前記多結晶シリコン薄膜は前記ゲート
電極に接する部分で他の部分よりも厚くなっていること
を特徴とする薄膜トランジスタ。 - 【請求項２】前記他の部分の多結晶シリコン薄膜にソー
ス領域とドレイン領域とが形成され、前記ゲート酸化膜
に接する部分の多結晶シリコン薄膜の結晶粒径が前記他
の部分の多結晶シリコン薄膜の結晶粒径より小さいこと
を特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】絶縁膜上に形成された多結晶シリコン薄膜
上にゲート電極と前記ゲート電極の直下の領域に形成さ
れたゲート酸化膜とを有し、前記ゲート電極の側壁は側
壁絶縁膜で覆われており、前記多結晶シリコン薄膜は前
記ゲート酸化膜の側面と前記側壁絶縁膜と前記絶縁膜の
表面上に延伸してこれらを覆うように形成され、前記多
結晶シリコン薄膜は前記ゲート酸化膜に接する部分で前
記絶縁膜に接する部分よりも厚く、かつ、前記ゲート酸
化膜に接する部分で結晶粒径が前記絶縁膜に接する部分
よりも小さいことを特徴とする薄膜トランジスタ。 - 【請求項４】半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上の所定の領域に多結晶シリコンからなるゲ
ート電極とゲート酸化膜と第１の多結晶シリコン薄膜が
順次積層されたゲート構造を形成する工程と、前記ゲー
ト構造の側壁に露出した前記ゲート電極、前記ゲート酸
化膜、前記第１の多結晶シリコン薄膜を覆うシリコン酸
化膜側壁を形成する工程と、前記第１の多結晶シリコン
薄膜と前記シリコン酸化膜側壁と前記所定の領域外の前
記絶縁膜の表面上に非晶質シリコン薄膜を形成する工程
と、前記非晶質シリコン薄膜を熱処理によって多結晶化
し、多結晶シリコンの粒径が前記第１の多結晶シリコン
薄膜に接する部分から離れるほど大きい第２の多結晶シ
リコン薄膜を形成する工程とを有することを特徴とする
薄膜トランジスタの製造方法。 - 【請求項５】半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上の所定の領域に第１の多結晶シリコン薄膜
とゲート酸化膜と多結晶シリコンからなるゲート電極と
が順次積層されたゲート構造を形成する工程と、前記ゲ
ート構造の上面と側面に露出した前記ゲート電極表面を
覆う絶縁被覆膜を形成する工程と、前記絶縁被覆膜と前
記ゲート構造の側面に露出した第１の多結晶シリコン薄
膜と前記所定の領域外の前記絶縁膜の表面上に非晶質シ
リコン薄膜を形成する工程と、前記非晶質シリコン薄膜
を熱処理によって多結晶化し、多結晶シリコンの粒径が
前記所定の領域外の前記絶縁膜上の部分で前記第１の多
結晶シリコン薄膜の多結晶の粒径に比べて大きい第２の
多結晶シリコン薄膜を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327916A JP2658569B2 (ja) | 1990-11-28 | 1990-11-28 | 薄膜トランジスタおよびその製造方法 |
| US07/795,736 US5396099A (en) | 1990-11-28 | 1991-11-21 | MOS type semiconductor device having a high ON current/OFF current ratio |
| KR1019910021402A KR940011482B1 (ko) | 1990-11-28 | 1991-11-27 | Mos형 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327916A JP2658569B2 (ja) | 1990-11-28 | 1990-11-28 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196490A JPH04196490A (ja) | 1992-07-16 |
| JP2658569B2 true JP2658569B2 (ja) | 1997-09-30 |
Family
ID=18204432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327916A Expired - Lifetime JP2658569B2 (ja) | 1990-11-28 | 1990-11-28 | 薄膜トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5396099A (ja) |
| JP (1) | JP2658569B2 (ja) |
| KR (1) | KR940011482B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3318384B2 (ja) * | 1993-02-05 | 2002-08-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその作製方法 |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
| DE69430687T2 (de) * | 1993-02-10 | 2002-11-21 | Seiko Epson Corp | Aktives matrix-substrat und dünnfilmtransistor und verfahren zur herstellung |
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR0151195B1 (ko) * | 1994-09-13 | 1998-10-01 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| JP3497627B2 (ja) * | 1994-12-08 | 2004-02-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5670399A (en) * | 1995-12-06 | 1997-09-23 | Micron Technology, Inc. | Method of making thin film transistor with offset drain |
| JP6496132B2 (ja) | 2013-12-02 | 2019-04-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102329267B1 (ko) * | 2014-09-29 | 2021-11-22 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130883A (en) * | 1978-04-01 | 1979-10-11 | Agency Of Ind Science & Technol | Production of semiconductor device |
| JPS5529136A (en) * | 1978-08-21 | 1980-03-01 | Nec Corp | Manufacturing of mos type transistor |
| JPS5574177A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing sos mos transistor |
| JPS5574176A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Field effect type transistor |
| JPS56161676A (en) * | 1980-05-16 | 1981-12-12 | Japan Electronic Ind Dev Assoc<Jeida> | Electrode structure for thin film transistor |
| JPS6257252A (ja) * | 1985-09-06 | 1987-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタ |
| FR2590409B1 (fr) * | 1985-11-15 | 1987-12-11 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede |
| JPS6439065A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Thin film field-effect transistor |
| JPH0196961A (ja) * | 1987-10-08 | 1989-04-14 | Fujitsu Ltd | 高耐圧ｍｉｓトランジスタとその製造方法 |
| JPH01155663A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 非晶質シリコン薄膜トランジスタ |
| GB2215126B (en) * | 1988-02-19 | 1990-11-14 | Gen Electric Co Plc | Process for manufacturing a thin film transistor |
-
1990
- 1990-11-28 JP JP2327916A patent/JP2658569B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-21 US US07/795,736 patent/US5396099A/en not_active Expired - Fee Related
- 1991-11-27 KR KR1019910021402A patent/KR940011482B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5396099A (en) | 1995-03-07 |
| JPH04196490A (ja) | 1992-07-16 |
| KR940011482B1 (ko) | 1994-12-19 |
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