JPH0196961A - 高耐圧ｍｉｓトランジスタとその製造方法 - Google Patents
高耐圧ｍｉｓトランジスタとその製造方法Info
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- JPH0196961A JPH0196961A JP25510387A JP25510387A JPH0196961A JP H0196961 A JPH0196961 A JP H0196961A JP 25510387 A JP25510387 A JP 25510387A JP 25510387 A JP25510387 A JP 25510387A JP H0196961 A JPH0196961 A JP H0196961A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要］
ＳＩＭＯＸによる貰耐圧ＭＩＳＦＥＴとその形成方法に
関し、 素子特性の良いＦＥＴを形成することを目的とし、 絶縁膜を介在させた絶縁性基板上に島状に設けられた半
導体層と、該半導体層上にゲート絶縁膜を介して設けら
れたゲート電極を備え、該半導体層がソース拡散層、ド
レイン拡散層および該ドレイン拡散層と前記ゲート電極
直下の半導体層との間に設けられたオフセット低濃度層
を有し、前記ソース拡散層とドレイン拡散層とオフセッ
ト低濃度層直下の半導体層との下の前記絶縁膜の膜厚が
前記ゲート電極直下の半導体層の下の前記絶縁膜の膜厚
より厚く構成されることを特徴とする。
関し、 素子特性の良いＦＥＴを形成することを目的とし、 絶縁膜を介在させた絶縁性基板上に島状に設けられた半
導体層と、該半導体層上にゲート絶縁膜を介して設けら
れたゲート電極を備え、該半導体層がソース拡散層、ド
レイン拡散層および該ドレイン拡散層と前記ゲート電極
直下の半導体層との間に設けられたオフセット低濃度層
を有し、前記ソース拡散層とドレイン拡散層とオフセッ
ト低濃度層直下の半導体層との下の前記絶縁膜の膜厚が
前記ゲート電極直下の半導体層の下の前記絶縁膜の膜厚
より厚く構成されることを特徴とする。
且つ、その製造方法として、２回に分けた酸素イオン注
入法によって膜厚の厚い絶縁膜を有する絶縁性基板を形
成して、ゲート電極下の半導体層を良結晶性に維持する
。
入法によって膜厚の厚い絶縁膜を有する絶縁性基板を形
成して、ゲート電極下の半導体層を良結晶性に維持する
。
［産業上の利用分野］
本発明は高耐圧Ｍｉｓ）ランジスタとその製造方法、特
に、ＳＩＭＯＸによる高耐圧ＭＩＳＦＥＴとその形成方
法に関する。
に、ＳＩＭＯＸによる高耐圧ＭＩＳＦＥＴとその形成方
法に関する。
ＭＩＳＦＥＴにおいてはＭＯＳ Ｆ ＥＴが汎用されて
おり、最近、そのＭ ＯＳ Ｆ Ｅ Ｔの高耐圧用が注
目されて、哀詩性をもった高耐圧トランジスタの開発が
望まれている。
おり、最近、そのＭ ＯＳ Ｆ Ｅ Ｔの高耐圧用が注
目されて、哀詩性をもった高耐圧トランジスタの開発が
望まれている。
［従来の技術と発明が解決しようとする問題点］高耐圧
ＭＯＳ Ｆ ＥＴとはドレインに高電圧（例えば、数百
ボルト）を印加して動作させるトランジスタのことで、
最近、高ドレイン耐圧を維持しながら他のトランジスタ
特性を低下させないものが開発されている。
ＭＯＳ Ｆ ＥＴとはドレインに高電圧（例えば、数百
ボルト）を印加して動作させるトランジスタのことで、
最近、高ドレイン耐圧を維持しながら他のトランジスタ
特性を低下させないものが開発されている。
第３図は既に提案されているＳ Ｏｒ （Ｓｉｌｉｃ
ｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）構造の高耐圧ＭＯＳ
Ｆ ＥＴの断面図を示しており、■はシリコン基板、２
は酸化シリコン（ＳｉＯ２）膜からなる絶縁膜、３はｐ
−型シリコン層、４は５ｉ０２膜からなるゲート絶縁膜
。
ｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）構造の高耐圧ＭＯＳ
Ｆ ＥＴの断面図を示しており、■はシリコン基板、２
は酸化シリコン（ＳｉＯ２）膜からなる絶縁膜、３はｐ
−型シリコン層、４は５ｉ０２膜からなるゲート絶縁膜
。
５はゲート電極、６はｎ−型オフセット低濃度層。
７はｎ＋＋ソース拡散層、８はｎ＋型トドレイン拡散層
ある。
ある。
この形成方法は、膜厚１μｍ程度の５ｉ０２膜からなる
絶縁膜２を熱酸化して形成し、その絶縁膜２を設けたシ
リコン基板１ （絶縁性基板）上に膜厚０．５μｍ程度
の多結晶シリコン膜を被着し、公知のレーザアニールな
どのビームアニール法によって多結晶シリコン膜を再結
晶化して結晶シリコン層を生成し、これをメサ形にエツ
チングして島状のシリコン層３に形成し、次いで、ゲー
ト絶縁膜４．ゲート電極５を形成して、ｎ−型オフセッ
ト低濃度層６とｎ＋＋ソース拡散層７．ｎ＋型トドレイ
ン拡散層８イオン注入法によって形成するものである。
絶縁膜２を熱酸化して形成し、その絶縁膜２を設けたシ
リコン基板１ （絶縁性基板）上に膜厚０．５μｍ程度
の多結晶シリコン膜を被着し、公知のレーザアニールな
どのビームアニール法によって多結晶シリコン膜を再結
晶化して結晶シリコン層を生成し、これをメサ形にエツ
チングして島状のシリコン層３に形成し、次いで、ゲー
ト絶縁膜４．ゲート電極５を形成して、ｎ−型オフセッ
ト低濃度層６とｎ＋＋ソース拡散層７．ｎ＋型トドレイ
ン拡散層８イオン注入法によって形成するものである。
このようなＳＯＩ構造のＦＥＴは厚い絶縁膜がシリコン
基板との間に介在するためにドレイン・基板間のブレイ
クダウンを抑制して耐圧を高くでき、且つ、低濃度のオ
フセット層が存在するため、このオフセット低濃度層６
とシリコン層３との濃度を適当に選択すれば、オフセッ
ト低濃度層およびその直下の結晶シリコン層を完全に空
乏化してソース・ドレイン耐圧を向上させつつ、オン抵
抗を低くすることができる構造で、既に２００■程度の
ものが得られている。
基板との間に介在するためにドレイン・基板間のブレイ
クダウンを抑制して耐圧を高くでき、且つ、低濃度のオ
フセット層が存在するため、このオフセット低濃度層６
とシリコン層３との濃度を適当に選択すれば、オフセッ
ト低濃度層およびその直下の結晶シリコン層を完全に空
乏化してソース・ドレイン耐圧を向上させつつ、オン抵
抗を低くすることができる構造で、既に２００■程度の
ものが得られている。
且つ、ＳＯＩ構造は通常、絶縁基板のために寄生容量が
減少して高速動作に有利であり、例えば、立体的に積層
して高集積化すると、高速動作の超ＬＳＩの実現が可能
なものとされている構造である。
減少して高速動作に有利であり、例えば、立体的に積層
して高集積化すると、高速動作の超ＬＳＩの実現が可能
なものとされている構造である。
しかし、上記ＳＯＩ構造の高耐圧ＭＯＳ Ｆ ＥＴはビ
ームアニール法によって多結晶シリコン膜を再結晶化し
て、素子領域となる結晶シリコン膜を形成するために結
晶性が良（ないのが大きな欠点である。特に、細いビー
ムを走査して熔融するために、走査線と走査線との重ね
合わせ部分に凹凸ができて、その部分の結晶性が悪くな
り、それが原因となって特性のバラツキが起こって、素
子（トランジスタ）特性の均一性かえられないと云う問
題がある。
ームアニール法によって多結晶シリコン膜を再結晶化し
て、素子領域となる結晶シリコン膜を形成するために結
晶性が良（ないのが大きな欠点である。特に、細いビー
ムを走査して熔融するために、走査線と走査線との重ね
合わせ部分に凹凸ができて、その部分の結晶性が悪くな
り、それが原因となって特性のバラツキが起こって、素
子（トランジスタ）特性の均一性かえられないと云う問
題がある。
従って、このような素子特性を悪くするビームアニール
法を用いずに、他の方法でＳＯ１構造のＭＯＳ Ｆ Ｅ
Ｔを形成する方法も考えられ、例えばＳＩＭＯＸ法（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸ
ｙｇｅｎ）によって形成する方法がある。
法を用いずに、他の方法でＳＯ１構造のＭＯＳ Ｆ Ｅ
Ｔを形成する方法も考えられ、例えばＳＩＭＯＸ法（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸ
ｙｇｅｎ）によって形成する方法がある。
第４図はそのような通常のＳＩＭＯＸ法によるＳＯＩ構
造の高耐圧ＭＯＳ Ｆ ＥＴの断面図を示しており、こ
れは前記した第３図に示す構造と殆ど同しである。第４
図において、１１はシリコン基板。
造の高耐圧ＭＯＳ Ｆ ＥＴの断面図を示しており、こ
れは前記した第３図に示す構造と殆ど同しである。第４
図において、１１はシリコン基板。
１２は５ｉ０２膜からなる絶縁膜、１３はｐ−型シリコ
ン層、１４は５ｉ０２膜からなるゲート絶縁膜、 １５
はゲート電極、１６はｎ−型オフセット低濃度層、１７
はｎ“型ソース拡散層、１８はｎ＋型ドレイン拡散層で
あるが、両者はＳＯＩ基板を形成する工程で著しく相異
しており、第５図（ａ）〜ｆｃ）にＳ ＩＭＯＸ法によ
るＳｏｌ基板の形成工程順断面図を示している。
ン層、１４は５ｉ０２膜からなるゲート絶縁膜、 １５
はゲート電極、１６はｎ−型オフセット低濃度層、１７
はｎ“型ソース拡散層、１８はｎ＋型ドレイン拡散層で
あるが、両者はＳＯＩ基板を形成する工程で著しく相異
しており、第５図（ａ）〜ｆｃ）にＳ ＩＭＯＸ法によ
るＳｏｌ基板の形成工程順断面図を示している。
即ち、第５図（ａｌに示すように、シリコン基板１１の
深い位置に高加速電圧・大電流によって酸素イオンを注
入する。次いで、同図（ｂｌに示すように、熱処理して
注入イオンを活性化し、シリコン基板１１の深い位置に
５ｉ０２膜からなる絶縁膜１２を画定する。そうすると
、表面に薄いシリコン層１３“が形成される。次いで、
同図（Ｃ）に示すように、絶縁膜１２上のシリコン層１
３’にエピタキシャル成長して所要膜厚のシリコン層１
３を形成する。このＳＩＭＯＸ法によるＳＯＩ基板の形
成法は大電流酸素イオン注入装置の開発と相まって実用
化されつつあるものである。
深い位置に高加速電圧・大電流によって酸素イオンを注
入する。次いで、同図（ｂｌに示すように、熱処理して
注入イオンを活性化し、シリコン基板１１の深い位置に
５ｉ０２膜からなる絶縁膜１２を画定する。そうすると
、表面に薄いシリコン層１３“が形成される。次いで、
同図（Ｃ）に示すように、絶縁膜１２上のシリコン層１
３’にエピタキシャル成長して所要膜厚のシリコン層１
３を形成する。このＳＩＭＯＸ法によるＳＯＩ基板の形
成法は大電流酸素イオン注入装置の開発と相まって実用
化されつつあるものである。
従って、このシリコン層１３はビームアニール法で作製
したものでなく、エピタキシャル成長層であり、その成
長層に素子を形成する方法であるから結晶性が良く、高
品質な素子が形成できると考えられている。しかし、一
方、このＳＩＭＯＸ法によるＳＯ■基板を用いて高耐圧
用素子を形成するためには、絶縁耐圧を高くするために
Ｖ厚の厚い絶縁膜１２を形成する必要があり、そのよう
な膜厚の厚い絶縁膜を形成しようとすると、長い時間を
かけてイオン注入しなければならず、そうするとエピタ
キシャル成長シリコン層Ｉ３の基盤となる薄いシリコン
層１３“の結晶が著しく破壊され、更に、その上にエピ
タキシャル成長するシリコン層１３もその結晶に影響さ
れて結晶性が悪く、チャネルコンダクタンスＧｍが低下
したり、しきい値電圧がバラついたりして素子特性が劣
化する問題が生じる。
したものでなく、エピタキシャル成長層であり、その成
長層に素子を形成する方法であるから結晶性が良く、高
品質な素子が形成できると考えられている。しかし、一
方、このＳＩＭＯＸ法によるＳＯ■基板を用いて高耐圧
用素子を形成するためには、絶縁耐圧を高くするために
Ｖ厚の厚い絶縁膜１２を形成する必要があり、そのよう
な膜厚の厚い絶縁膜を形成しようとすると、長い時間を
かけてイオン注入しなければならず、そうするとエピタ
キシャル成長シリコン層Ｉ３の基盤となる薄いシリコン
層１３“の結晶が著しく破壊され、更に、その上にエピ
タキシャル成長するシリコン層１３もその結晶に影響さ
れて結晶性が悪く、チャネルコンダクタンスＧｍが低下
したり、しきい値電圧がバラついたりして素子特性が劣
化する問題が生じる。
このため、ＳＩＭＯＸ法によるＳ○■基板を用いた高耐
圧ＭＯＳ Ｆ ＥＴは十分な特性のものが得られず、そ
の形成は困難と考えられている。
圧ＭＯＳ Ｆ ＥＴは十分な特性のものが得られず、そ
の形成は困難と考えられている。
本発明はこのような問題点を解消させ、ＳＩＭＯＸ法に
よるＳｏｌ基板を用いて特性の良い高耐圧ＭＯＳ Ｆ
ＥＴを形成することを目的とするものである。
よるＳｏｌ基板を用いて特性の良い高耐圧ＭＯＳ Ｆ
ＥＴを形成することを目的とするものである。
［問題点を解決するための手段］
その目的は、絶縁膜を介在させた絶縁性基板上に島状に
設けられた半導体層と、該半導体層上にゲート絶縁膜を
介して設けられたゲート電極を備え、該半導体層がソー
ス拡散層、ドレイン拡散層および該ドレイン拡散層と前
記ゲート電極直下の半導体層との間に設けられたオフセ
ット低濃度層を有し、前記ソース拡散層とドレイン拡散
層とオフセット低濃度層直下の半導体層との下の前記絶
縁膜の膜厚が前記ゲート電極直下の半導体層の下の前記
絶縁膜の膜厚より厚（構成される高耐圧ＭＯ３ＦＥＴに
よって達成される。
設けられた半導体層と、該半導体層上にゲート絶縁膜を
介して設けられたゲート電極を備え、該半導体層がソー
ス拡散層、ドレイン拡散層および該ドレイン拡散層と前
記ゲート電極直下の半導体層との間に設けられたオフセ
ット低濃度層を有し、前記ソース拡散層とドレイン拡散
層とオフセット低濃度層直下の半導体層との下の前記絶
縁膜の膜厚が前記ゲート電極直下の半導体層の下の前記
絶縁膜の膜厚より厚（構成される高耐圧ＭＯ３ＦＥＴに
よって達成される。
且つ、その形成方法として、半導体基板に第１回の酸素
イオンを注入して所定深さに絶縁膜を形成し、該絶縁膜
上の半導体層に所定膜厚の半導体層をエピタキシャル成
長する工程、次いで、該半導体層を異方性エツチングし
て島状の半導体層に形成し、該半導体層上にゲート絶縁
膜を形成して、該ゲート絶縁膜上にゲート電極膜を被着
し、レジスト膜をマスクにしてゲート電極をパターンニ
ングする工程、次いで、前記レジスト膜をマスクにして
第２回の酸素イオンを注入し、前記ゲート電極直下の半
導体層を除く半導体層に前記第１回の酸素イオン注入に
よって形成した前記絶縁膜に接した絶縁膜を形成して、
該絶縁膜の膜厚を増加する工程、次いで、前記半導体層
にオフセット低濃度層、ソース拡散層およびドレイン拡
散層を形成する工程が含まれることを特徴とする。
イオンを注入して所定深さに絶縁膜を形成し、該絶縁膜
上の半導体層に所定膜厚の半導体層をエピタキシャル成
長する工程、次いで、該半導体層を異方性エツチングし
て島状の半導体層に形成し、該半導体層上にゲート絶縁
膜を形成して、該ゲート絶縁膜上にゲート電極膜を被着
し、レジスト膜をマスクにしてゲート電極をパターンニ
ングする工程、次いで、前記レジスト膜をマスクにして
第２回の酸素イオンを注入し、前記ゲート電極直下の半
導体層を除く半導体層に前記第１回の酸素イオン注入に
よって形成した前記絶縁膜に接した絶縁膜を形成して、
該絶縁膜の膜厚を増加する工程、次いで、前記半導体層
にオフセット低濃度層、ソース拡散層およびドレイン拡
散層を形成する工程が含まれることを特徴とする。
［作用］
即ち、本発明にかかる構造はＳＩＭＯＸ法によるＳＯＩ
基板の均質で良好な結晶性を生かして高耐圧ＭＯＳ Ｆ
ＥＴを形成するもので、ゲート電極直下の半導体層は
良好な結晶性を有し、他のゲート電極下の半導体層以外
のオフセント低濃度層を含む半導体層の結晶は低品質の
結晶になる。ここに、低品質の結晶とは結晶格子欠陥が
多く、非単結晶化しているか、または、それに近い結晶
のことである。このように、ゲート電極直下の半導体層
を良好な結晶とし、他のゲート電極上以外のオフセット
低濃度層を含む半導体層の結晶を低品質とすると、ドレ
イン電圧に応じてオフセット低濃度層とその下の半導体
層の間に空乏層が拡がり、高いドレイン耐圧が維持され
る際、ドレインの高電圧によって熱的に生成された電子
・ホール対のなだれ増倍が、多数の再結合中心（多結晶
化して結晶粒界の密度が増加すると再結合中心が増える
）によって抑制され、−層の高ドレイン耐圧が得られる
。しかも、ゲート電極下の半導体層（チャネル部）は結
晶性が良いから、チャネルコンダクタンスＧｍが高く、
安定したしきい値電圧が得られる（特願昭６２−０５８
７２１号参照）。
基板の均質で良好な結晶性を生かして高耐圧ＭＯＳ Ｆ
ＥＴを形成するもので、ゲート電極直下の半導体層は
良好な結晶性を有し、他のゲート電極下の半導体層以外
のオフセント低濃度層を含む半導体層の結晶は低品質の
結晶になる。ここに、低品質の結晶とは結晶格子欠陥が
多く、非単結晶化しているか、または、それに近い結晶
のことである。このように、ゲート電極直下の半導体層
を良好な結晶とし、他のゲート電極上以外のオフセット
低濃度層を含む半導体層の結晶を低品質とすると、ドレ
イン電圧に応じてオフセット低濃度層とその下の半導体
層の間に空乏層が拡がり、高いドレイン耐圧が維持され
る際、ドレインの高電圧によって熱的に生成された電子
・ホール対のなだれ増倍が、多数の再結合中心（多結晶
化して結晶粒界の密度が増加すると再結合中心が増える
）によって抑制され、−層の高ドレイン耐圧が得られる
。しかも、ゲート電極下の半導体層（チャネル部）は結
晶性が良いから、チャネルコンダクタンスＧｍが高く、
安定したしきい値電圧が得られる（特願昭６２−０５８
７２１号参照）。
このように、ゲート電極直下の半導体層を良好な結晶に
するために、その下には薄い絶縁膜を介在させ、それ以
外の半導体層の下、特にオフセット低濃度層を含む半導
体層の下には厚い膜厚の絶縁膜を設けて高耐圧（高ドレ
イン耐圧）を維持させる。
するために、その下には薄い絶縁膜を介在させ、それ以
外の半導体層の下、特にオフセット低濃度層を含む半導
体層の下には厚い膜厚の絶縁膜を設けて高耐圧（高ドレ
イン耐圧）を維持させる。
そのための製造法として、酸素イオン注入を二回に分け
ておこない、最初に短時間だけ酸素イオンを注入して薄
い絶縁膜を形成し、エピタキシャル成長層の基盤となる
シリコン層の結晶を高品質に保持する。そして、その上
にエピタキシャル成長層を形成してゲート電極直下のチ
ャネル部分（シリコン層）が出来るだけ結晶性が悪くな
らないように図る。しかる後、ゲート電極上のレジスト
膜をマスクとして第２回目の酸素イオン注入をおこない
、オフセット低濃度層を含む半ｍ体層の下には厚い膜厚
の絶縁膜を形成する。そうすると、チャネル部分以外の
半導体層の結晶品質が悪くなるが、それはむしろ上記の
ようにドレイン耐圧の向上に役立つ。
ておこない、最初に短時間だけ酸素イオンを注入して薄
い絶縁膜を形成し、エピタキシャル成長層の基盤となる
シリコン層の結晶を高品質に保持する。そして、その上
にエピタキシャル成長層を形成してゲート電極直下のチ
ャネル部分（シリコン層）が出来るだけ結晶性が悪くな
らないように図る。しかる後、ゲート電極上のレジスト
膜をマスクとして第２回目の酸素イオン注入をおこない
、オフセット低濃度層を含む半ｍ体層の下には厚い膜厚
の絶縁膜を形成する。そうすると、チャネル部分以外の
半導体層の結晶品質が悪くなるが、それはむしろ上記の
ようにドレイン耐圧の向上に役立つ。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＳｏｌ構造の高耐圧ＭＯ３ＦＥ
Ｔの断面図を示し、２１はシリコン基板、２２Ｓｉ０２
膜からなる絶縁膜、２３はシリコン層、２４はゲート絶
縁膜、２５はゲート電極、２６はｎ−型オフセット低濃
度層、２７はｎ＋＋ソース拡散層、２８はｎ＋型トドレ
イン拡散層ある。
Ｔの断面図を示し、２１はシリコン基板、２２Ｓｉ０２
膜からなる絶縁膜、２３はシリコン層、２４はゲート絶
縁膜、２５はゲート電極、２６はｎ−型オフセット低濃
度層、２７はｎ＋＋ソース拡散層、２８はｎ＋型トドレ
イン拡散層ある。
次に、第２図（ａｌ〜（ｇ＋はその形成方法の工程順断
面図を示しており、順を追って説明する。
面図を示しており、順を追って説明する。
第２図（ａｌ参照；まず、シリコン基板２１の表面より
０．２μｍ下に第１回目の酸素イオンを注入し、熱処理
して膜厚０．２μｍの５ｉ０２膜からなる絶縁膜２２“
を生成する。そのイオン注入条件は加速電圧１５０Ｋｅ
Ｖ 、 ドーズｉｔ １．２Ｘ１０ ”／ｃれ熱処理
は窒素ガス中で１２００℃、２時間程度おこなう。そう
すると、表面に薄い０．２μｍのシリコン層２３′が形
成される。
０．２μｍ下に第１回目の酸素イオンを注入し、熱処理
して膜厚０．２μｍの５ｉ０２膜からなる絶縁膜２２“
を生成する。そのイオン注入条件は加速電圧１５０Ｋｅ
Ｖ 、 ドーズｉｔ １．２Ｘ１０ ”／ｃれ熱処理
は窒素ガス中で１２００℃、２時間程度おこなう。そう
すると、表面に薄い０．２μｍのシリコン層２３′が形
成される。
第２図（ｂ）参照；次いで、そのシリコン層２３°の表
面を僅か（膜厚５００人程除去にエツチングした後、１
１１０．７μｍ程度のシリコン層をエピタキシャル成長
して、合計膜厚０．８〜０．９μｍのシリコン層２３を
形成する。
面を僅か（膜厚５００人程除去にエツチングした後、１
１１０．７μｍ程度のシリコン層をエピタキシャル成長
して、合計膜厚０．８〜０．９μｍのシリコン層２３を
形成する。
第２図（Ｃ１参照；次いで、フォトプロセスを適用しレ
ジスト膜マスク（図示せず）を設け、シリコン層２３を
リアクティブイオンエッチ（ＲＩ Ｅ）法により垂直に
異方性エツチングして島状のシリコン層２３に形成する
。
ジスト膜マスク（図示せず）を設け、シリコン層２３を
リアクティブイオンエッチ（ＲＩ Ｅ）法により垂直に
異方性エツチングして島状のシリコン層２３に形成する
。
第２図（ｄ）参照；次いで、島状のシリコン層２３の表
面を熱酸化して、膜厚４００人程除去ゲート絶縁膜を形
成し、その上に膜厚０．５μｍのゲート電極膜（燐をド
ープした多結晶シリコン膜）を気相成長（ＣＶＤ）法に
より被着し、更に、上面にフォトプロセスによって膜厚
１μｍのレジスト膜３０を形成し、それをマスクにして
ＲＩＥ法で垂直に異方性エツチングしてゲート電極２５
を形成する。
面を熱酸化して、膜厚４００人程除去ゲート絶縁膜を形
成し、その上に膜厚０．５μｍのゲート電極膜（燐をド
ープした多結晶シリコン膜）を気相成長（ＣＶＤ）法に
より被着し、更に、上面にフォトプロセスによって膜厚
１μｍのレジスト膜３０を形成し、それをマスクにして
ＲＩＥ法で垂直に異方性エツチングしてゲート電極２５
を形成する。
第２図（ｅ）参照；次いで、そのレジスト膜３０のマス
クをそのまま残存させて、第２回目の酸素イオンを注入
し、次に、レジスト膜３０を除去して熱処理し、前記絶
縁膜２２′に接した絶縁膜２２を生成する。
クをそのまま残存させて、第２回目の酸素イオンを注入
し、次に、レジスト膜３０を除去して熱処理し、前記絶
縁膜２２′に接した絶縁膜２２を生成する。
イオン注入条件は加速電圧３００ＫｅＶ 、 ドーズ
量１゜５ Ｘ １０１１？／／ｃｒＡ 、熱処理は窒素
ガス中で１２００℃、２時間程度である。そうすると、
ゲート電極２５直下の半導体層のみ酸素イオンが注入さ
れずに膜厚０゜２μｍ程度と薄いが、他の部分は合計膜
厚０．４μｍ程度の絶縁膜２２が形成され、且つ、ゲー
ト電極２５直下のシリコン層２３の部分は結晶が破壊さ
れずに結晶品質の良い領域が保持され、他のシリコン層
部分は結晶性が劣化して、結晶欠陥の多い令頁域となる
。従って、ドレイン耐圧が高く、且つ、チャネルコンダ
クタンスＧｍなど素子特性の良いトランジスタが得られ
る。なお、島状の素子領域以外の絶縁膜が露出した部分
では、この第２回目の酸素イオン注入により前記絶縁膜
２２“の下層に絶縁膜が形成されて膜厚の厚い絶縁膜２
２が形成される。
量１゜５ Ｘ １０１１？／／ｃｒＡ 、熱処理は窒素
ガス中で１２００℃、２時間程度である。そうすると、
ゲート電極２５直下の半導体層のみ酸素イオンが注入さ
れずに膜厚０゜２μｍ程度と薄いが、他の部分は合計膜
厚０．４μｍ程度の絶縁膜２２が形成され、且つ、ゲー
ト電極２５直下のシリコン層２３の部分は結晶が破壊さ
れずに結晶品質の良い領域が保持され、他のシリコン層
部分は結晶性が劣化して、結晶欠陥の多い令頁域となる
。従って、ドレイン耐圧が高く、且つ、チャネルコンダ
クタンスＧｍなど素子特性の良いトランジスタが得られ
る。なお、島状の素子領域以外の絶縁膜が露出した部分
では、この第２回目の酸素イオン注入により前記絶縁膜
２２“の下層に絶縁膜が形成されて膜厚の厚い絶縁膜２
２が形成される。
第２図（ｆ）参照；次いで、全面に硼素イオンを注入し
てゲート電極２５直下のシリコン層を除くシリコン層部
分をｐ−型とし、次に、燐イオンを注入してゲート電極
２５直下のシリコン層を除くシリコン層の上層にオフセ
ット低濃度層２６を形成する。注入条件は硼素イオンが
加速電圧１８０ＫｅＶ 、 ドーズＭ Ｉ ＸＩＯ１
２／ａｎ！、燐イオンが加速電圧１００ＫｅＶ 。
てゲート電極２５直下のシリコン層を除くシリコン層部
分をｐ−型とし、次に、燐イオンを注入してゲート電極
２５直下のシリコン層を除くシリコン層の上層にオフセ
ット低濃度層２６を形成する。注入条件は硼素イオンが
加速電圧１８０ＫｅＶ 、 ドーズＭ Ｉ ＸＩＯ１
２／ａｎ！、燐イオンが加速電圧１００ＫｅＶ 。
ドーズ量２ Ｘ １０１２／ｃｒＡである。なお、ゲー
ト電極２５直下のシリコン層はこのままでは高純度層で
あるが、本工程における硼素注入によってややｐ型化す
る傾向が強く、また、この領域はチャネル部となるから
、たとえ高純度層であっても問題はない。
ト電極２５直下のシリコン層はこのままでは高純度層で
あるが、本工程における硼素注入によってややｐ型化す
る傾向が強く、また、この領域はチャネル部となるから
、たとえ高純度層であっても問題はない。
第２図（ｇｌ参照；次いで、フォトプロセスによってソ
ース・ドレイン形成用レジスト膜マスク（図示せず）を
設けて、燐イオンを注入し、熱処理してソース拡散Ｎ２
７およびドレイン拡散層２８を形成する。注入条件は加
速電圧９０ＫｅＶ、ドーズｔ２Ｘ１０’ゞ／ｄ程度であ
る。
ース・ドレイン形成用レジスト膜マスク（図示せず）を
設けて、燐イオンを注入し、熱処理してソース拡散Ｎ２
７およびドレイン拡散層２８を形成する。注入条件は加
速電圧９０ＫｅＶ、ドーズｔ２Ｘ１０’ゞ／ｄ程度であ
る。
上記が本発明にかかる形成方法で、このように形成すれ
ば、上記したように、ドレイン耐圧が高く、且つ、チャ
ネルコンダクタンスＧｍが良く、しきい値電圧が安定し
た好性性の高耐圧ＭＯ３ＦＥＴが得られる。
ば、上記したように、ドレイン耐圧が高く、且つ、チャ
ネルコンダクタンスＧｍが良く、しきい値電圧が安定し
た好性性の高耐圧ＭＯ３ＦＥＴが得られる。
なお、上記実施例はｎチャネルトランジスタであるが、
ｐチャネルトランジスタにも適用できることは勿論であ
る。
ｐチャネルトランジスタにも適用できることは勿論であ
る。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ば素子特性の優れた高耐圧ＭＯ３ＦＥＴが得られ、高耐
圧ＩＣの性能向上に顕著に貢献するものである。
ば素子特性の優れた高耐圧ＭＯ３ＦＥＴが得られ、高耐
圧ＩＣの性能向上に顕著に貢献するものである。
第１図は本発明にかかるＳｏｌ構造の高耐圧ＭＯ３ＦＥ
Ｔの断面図、 第２図（ａ）〜（ａは本発明にかかる形成方法の工程順
断面図、 第３図は公知のＳｏｌ構造の高耐圧ＭＯＳ Ｆ ＥＴの
断面図、 第４図は通常のＳＩＭＯＸ法による高耐圧ＭＯ３ＦＥＴ
の断面図、 第５図（ａ）〜（Ｃ）はＳＩＭＯχ法によるＳｏ１基板
の形成工程順断面図である。 図において、 ２１はシリコン基板、 ２２．２２°は絶縁膜、２３
、２３″はシリコン層、２４はゲート絶縁膜、２５はゲ
ート電極、 ２６はオフセント低濃度層、２７はソ
ース拡散層、 ２８はドレイン拡散層、３０はレジス
ト膜 第２図 第２図 １’１Ｉ２ｔ＋ ＳＯＩ躊’ｉ７ｒ’）ｉ主Ｌ ｈｏｓ
Ｆｅｒｅｙ＋ ＲｔｈＭ第３図 第４図 ５Ｉ ＨＯＸ 通＋＝ｔ３ ＳＯＩ基ＱＪ５代工６’ｌ
ｉ酢１ｆｌｆｆｉ第５図
Ｔの断面図、 第２図（ａ）〜（ａは本発明にかかる形成方法の工程順
断面図、 第３図は公知のＳｏｌ構造の高耐圧ＭＯＳ Ｆ ＥＴの
断面図、 第４図は通常のＳＩＭＯＸ法による高耐圧ＭＯ３ＦＥＴ
の断面図、 第５図（ａ）〜（Ｃ）はＳＩＭＯχ法によるＳｏ１基板
の形成工程順断面図である。 図において、 ２１はシリコン基板、 ２２．２２°は絶縁膜、２３
、２３″はシリコン層、２４はゲート絶縁膜、２５はゲ
ート電極、 ２６はオフセント低濃度層、２７はソ
ース拡散層、 ２８はドレイン拡散層、３０はレジス
ト膜 第２図 第２図 １’１Ｉ２ｔ＋ ＳＯＩ躊’ｉ７ｒ’）ｉ主Ｌ ｈｏｓ
Ｆｅｒｅｙ＋ ＲｔｈＭ第３図 第４図 ５Ｉ ＨＯＸ 通＋＝ｔ３ ＳＯＩ基ＱＪ５代工６’ｌ
ｉ酢１ｆｌｆｆｉ第５図
Claims (2)
- （１）絶縁膜を介在させた絶縁性基板上に島状に設けら
れた半導体層と、該半導体層上にゲート絶縁膜を介して
設けられたゲート電極を備え、該半導体層がソース拡散
層、ドレイン拡散層および該ドレイン拡散層と前記ゲー
ト電極直下の半導体層との間に設けられたオフセット低
濃度層を有し、前記ソース拡散層とドレイン拡散層とオ
フセット低濃度層直下の半導体層との下の前記絶縁膜の
膜厚が前記ゲート電極直下の半導体層の下の前記絶縁膜
の膜厚より厚く構成されることを特徴とする高耐圧ＭＩ
Ｓトランジスタ。 - （２）半導体基板に第１回の酸素イオンを注入して所定
深さに絶縁膜を形成し、該絶縁膜上の半導体層に所定膜
厚の半導体層をエピタキシャル成長する工程、 次いで、該半導体層を異方性エッチングして島状の半導
体層に形成し、該半導体層上にゲート絶縁膜を形成して
、該ゲート絶縁膜上にゲート電極膜を被着し、レジスト
膜をマスクにしてゲート電極をパターンニングする工程
、 次いで、前記レジスト膜をマスクにして第２回の酸素イ
オンを注入し、前記ゲート電極直下の半導体層を除く半
導体層に前記第１回の酸素イオン注入によつて形成した
前記絶縁膜に接した絶縁膜を形成して、該絶縁膜の膜厚
を増加する工程、次いで、前記半導体層にオフセット低
濃度層、ソース拡散層およびドレイン拡散層を形成する
工程が含まれてなることを特徴とする高耐圧ＭＩＳトラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25510387A JPH0196961A (ja) | 1987-10-08 | 1987-10-08 | 高耐圧ｍｉｓトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25510387A JPH0196961A (ja) | 1987-10-08 | 1987-10-08 | 高耐圧ｍｉｓトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196961A true JPH0196961A (ja) | 1989-04-14 |
Family
ID=17274151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25510387A Pending JPH0196961A (ja) | 1987-10-08 | 1987-10-08 | 高耐圧ｍｉｓトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196961A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| US5581102A (en) * | 1993-02-05 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| JP2006173538A (ja) * | 2004-12-20 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1987
- 1987-10-08 JP JP25510387A patent/JPH0196961A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US5581102A (en) * | 1993-02-05 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US6093935A (en) * | 1993-02-05 | 2000-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US7011993B2 (en) | 1993-02-05 | 2006-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US7394130B2 (en) | 1993-02-05 | 2008-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| US5821137A (en) * | 1993-08-20 | 1998-10-13 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| JP2006173538A (ja) * | 2004-12-20 | 2006-06-29 | Oki Electric Ind Co Ltd | 半導体装置 |
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