JPH03119764A

JPH03119764A - 半導体装置

Info

Publication number: JPH03119764A
Application number: JP25525289A
Authority: JP
Inventors: Makoto Yoshimi; 信吉見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-02
Filing date: 1989-10-02
Publication date: 1991-05-22
Anticipated expiration: 2014-05-10
Also published as: JP2888878B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、絶縁膜上に積層された半導体膜に形成され
る半導体装置に関し、特に高性能化の向上に関する。

（従来の技術）絶縁膜上に形成された半導体膜（ＳＯＩ膜）に形成され
た電界効果トランジスタ（ＦＥＴ）例えばＭＯ８型トラ
ンジスタとしては、例えば第９図に示すような構造のも
のがある。

第９図において、半導体基板として例えばシリコン基板
１上には、絶縁膜２が形成され、この絶縁膜２上には薄
膜化されて素子形成領域となるＳＯ■膜３が形成されて
いる。

ＳＯＩ膜３には、所定の距離だけ離間して例えばｎ＋型
の不純物領域からなるソース領域４及びドレイン領域５
が形成されている。これらの両領域に挾まれてＳＯＩ膜
３に形成されるＰ型のチャネル領域６上には、ゲート絶
縁膜７を介して例えば多結晶シリコン膜からなるゲート
電極８が形成されている。また、ソース領域４及びドレ
イン領域５には、表面を被覆する絶縁膜９を開口してそ
れぞれ電極配線１０が形成されている。

このようなＳＯＩ構造のＦＥＴにあっては、ＳＯ■膜３
を１０００人程度０厚さに薄膜化することによって、多
くの特性改善が得られることが報告されている（文献ｒ
　Ｍ　、　Ｙ　ｏｓｈ１ｍｌ他、ＩＥＤＭ。

Ｔｅｃｈｎｌｃａｌ　　Ｄｉｇｅｓｔ　、　　Ｐ６４０
．　１９８７）。

しかしながら、ＳＯｘ膜の膜厚が薄膜化するにともなっ
て、ドレイン電流がドレイン電圧とともに急激に増大す
るドレイン破壊が発生し易くなっていた。また、このド
レイン破壊は、Ｎ型のトランジスタにおいて顕著に表わ
れるため、電源電圧が制約されるといった不都合を招い
ていた。

ドレイン領域で発生してチャネル領域を介してソース領
域に移動しようとする正孔は、チャネル領域のＳＯｘ膜
とソース領域とのＰＮ接合における価電子帯に生じるエ
ネルギー障壁により、ソース領域への移動が妨げられる
。これにより、移動が妨げられた正孔は、ソース領域と
チャネル領域とのＰＮ接合領域近傍に蓄積され、このＰ
Ｎ接合が順方向にバイアスされる。このため、ドレイン
領域に注入される電子が増大して、ドレイン領域とチャ
ネル領域との接合領域の電界が増大し、ドレイン破壊が
引き起こされていた。

また、ドレイン領域の深さはＳＯｘ膜の膜厚と同等とな
るので、ＳＯｘ膜の薄膜化とともにドレイン領域におけ
るチャネル領域との接合面の曲率が鋭くなり、これによ
り、電界が集中し易くなり、ドレイ近傍の電界が増大す
る。

さらに、Ｎチャネルのトランジスタにあっては、ドレイ
ン領域にイオン注入された口型の不純物がＳｏｌ膜中で
横方向に拡散して、チャネル領域との接合面近傍の不純
物濃度が高くなるため、ドレイン破壊が生じ易くなって
いた。

これらの対策としては、ドレイン構造を従来から知られ
ているＬ　Ｄ　Ｄ　（Ｌ　ｔｇｈｔ＋ｙ　−Ｄ　ｏｐｅ
ｄ　　Ｄ　ｒａＩｎ）構造とすることにより、ドレイン
電界を緩和して、ドレイン耐圧を向上させることが可能
となる。しかしながら、その効果は十分ではなく、より
一層の向上が必要であった。

一方、ＳＯＩ構造のＦＥＴにあっては、そのしきい値電
圧がゲート電極材料とチャネル領域のＳＯｘ膜との仕事
関数差によってほぼ一義的に決まることが、文献「吉見
他、電子情報通信学会論文誌、Ｃ−２，Ｖｏｌ、　Ｊ７
２−Ｃ−２、Ｎｏ、５、ｐ。

５１０」等により従来から知られている。したがって、
プロセス的に安定したしきい値電圧が得られる。

第１０図は、代表的な３種類のゲート電極材料を用いた
際のＮチャネル及びＰチャネルＦＥＴのしきい値電圧を
示す図である。同図に示すしきい値電圧は、ＳＯｘ膜が
Ｐ型の不純物を１０Ｉ５０ｆｆｌ−３程度含み、膜厚が
５００人程０での値である。

第１０図において、最も一般的に用いられているリンド
ープ（Ｎ＋）ポリシリコンを用いた場合には、第１０図
から明らかなように、ＮチャネルＦＥＴではデプリーシ
ョン型となる。このため、ＣＭＯ８回路では十分な論理
振幅が得られないという不都合が生じていた。

そこで、ＳＯｘ膜にＰ型の不純物を１０１７ｃｒＢ−３
程度に導入すれば、ＮチャネルＦＥＴではエンハンスメ
ント型となる。しかし、このようにした場合には、Ｓｏ
ｌ構造の特徴であるＳＯｘ膜の低濃度化による利点が大
幅に損われてしまうことになる。

一方、ゲート電極にボロンドープ（ｐ＋）ポリシリコン
を用いた場合には、第１０図から明らかなように、Ｎチ
ャネルＦＥＴではエンハンスメント型となる。しかしな
がら、ＰチャネルＦＥＴではデプリーション型になって
しまい、状況は改善されない。

そこで、Ｎチャネル、Ｐチャネルともにエンハンスメン
ト型にする方法としては、ＮチャネルＦＥＴのゲート電
極にはボロンドープポリシリコンを用い、ＰチャネルＦ
ＥＴのゲート電極にはリンドープポリシリコンを用いる
方法が考えられる。

しかしながら、このような方法にあっては、製造工程が
複雑化するといった問題を招くことになる。

また、上記構造で得られるしきい値電圧は、Ｎチャネル
では＋〇、９ＶＳＰチャネルでは一〇。

９ｖとなる。このため、素子の微細化にともなう電源電
圧の低下及び、回路動作の高速化に対応するためには高
すぎる。さらに、Ｓｏｌ構造の利点を損うことなく、回
路の特徴に応じたしきい値電圧を任意に設定することは
できなかった。

一方、第２の方法としては、タングステン（Ｗ）やモリ
ブデン（ＭＯ）等の金属材料を用いることが考えられる
。しかしながら、このような方法にあっては、金属材料
の加工が難しいため、製造が困難になるという不具合が
生じることになる。また、しきい値電圧が一義的に設定
されてしまうといった欠点は、依然として解消されない
。

（発明が解決しようとする課題）以上説明したように、従来のＳＯＩ構造のＦＥＴにあっ
ては、Ｓｏｌ膜の薄膜化にともなってドレイン破壊が発
生し易く、電源電圧に制約を受けていた。

また、Ｓｏｌ構造の特徴を損うことなく、Ｎチャネル及
びＰチャネルＦＥＴをともにエンハンスメント型にする
ことが困難であった。さらに、使用する回路の特徴に応
じてしきい値電圧を任意に設定できず、回路設計に対し
て大きな障害になっていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ＳＯＩ構造の特徴を損うこ
となく、ドレイン耐圧を向上して電源電圧の使用可能範
囲を広げ、ＳＯＩ構造におけるＦＥＴの高性能化を図っ
た半導体装置を提供することにある。

また、この発明は、その目的とするところは、ＳＯＩ構
造の特徴を損うことなく、さらに、製造方法の複雑化、
困難化を招くことなく、しきい値電圧の設定の自由度を
大幅に向上して、Ｓｏｌ構造におけるＦＥＴの高性能化
を図った半導体装置を提供するこ・とにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、絶縁膜上に形成された第１
導電型の半導体膜に所定距離だけ離間して設けられた一
対の第２導電型の不純物領域と、この両領域に挾まれた
チャネル領域上にゲート絶縁膜を介して形成されたデー
１１極を備えた半導体装置において、第１の発明は、少
なくとも一方の前記不純物領域は、前記チャネル領域が
すべて空乏化できる厚さに形成され、前記半導体膜より
も帯制帯幅が狭く、帯制帯が前記半導体膜の帯制帯の範
囲に含まれて前記半導体膜と接合されて構成される。

一方、半導体基板に積層された絶縁膜上に形成された半
導体膜に設けられた第１及び第２導電型の電界効果トラ
ンジスタ（ＦＥＴ）を備えた半導体装置において、第２
の発明は、前記両ＦＥＴの下方の前記半導体基板に、そ
れぞれ独立して所定のバイアス電位が印加されるそれぞ
れ分離された不純物領域が形成されて構成される。

（作用）上記一方の構成において、第１の発明は、−方の不純物
領域とチャネル領域との接合におけるエネルギー障壁を
緩和することにより、この接合領域におけるキャリアの
蓄積を抑制し、他方の不純物領域における電界の増大を
抑制するようにしている。

一方、上記他方の構成において、第２の発明は、それぞ
れのＦＥＴに対応し分離されて形成された不純物領域に
、それぞれ独立して所定の基板ノくイアスミ位を与え、
それぞれのＦＥＴのしきい値電圧を基板バイアス電位に
応じた任意の値に独立して設定するようにしている。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図は第１の発明の一実施例に係わるＳＯＩ構造の半
導体装置における断面構造を示す図である。

第１図に示すＳｏｌ構造におけるＮチャネルＦＥＴの特
徴とするところは、第９図に示した構造に対して、ソー
ス領域１１及びドレイン領域１２を、チャネル領域６を
形成するＳＯＩ膜のシリコンよりもエネルギーバンドギ
ャップ（禁制帯幅）が狭いシリコンとゲルマニウムの混
晶（Ｓ！ｘＧｅ（１−Ｘ））で形成したことにある。ま
た、チャネル領域６とソース領域１１との接合において
、シリコンとゲルマニウムの混晶の割合及びリン等の不
純物量を調整することにより、シリコン・ゲルマニウム
の禁制帯幅を調整して、チャネル領域６とソース領域１
１とのＰＮ接合における価電子帯の接合状態がほぼ平坦
となるようにしている。

例えば、Ｓｏｌ膜の膜厚を１００ＯＡ程度に薄膜化した
場合に、シリコン・ゲルマニウムの混晶の割合をｘ−０
，１として、Ｓ　１　ｏ、＋　Ｇｅ　Ｏ，９を用いてソ
ース領域１１を形成すると、チャネル領域６のシリコン
とソース領域１１のシリコン・ゲルマニウムとのバンド
ギャップの差は、０．２ｅＶ程度となる。このため、従
来のシリコンのみの接合において０．２ｅＶ程度存在し
ていたバンドギツプの差がなくなる。

このため、ＳＯＩＯｓＯ４けるエネルギーバンド構造は
、ソース領域１１及びドレイン領域１２における価電子
帯が、第２図の点線（従来例）から実線（実施例）で示
すように、従来存在していたエネルギーギャップ（Ｅｇ
）だけ上昇し、ソース領域１１とチャネル領域６との価
電子帯がほぼ平坦となる。この時に、シリコン・ゲルマ
ニウムの混晶におけるフェルミ準位の位置は、シリコン
・ゲルマニウムとシリコンとが接合されて両フェルミ準
位が一致した時に、両領域の価電子帯がほぼ平坦となる
ように濃度調整されている。

これにより、ソース領域１１とチャネル領域６とのＰＮ
接合における価電子帯のエネルギー障壁がほとんどなく
なる。このため、チャネル領域６からソース領域１１へ
向かう正孔は、速やかにソース領域１１へ流出されて、
この接合領域における正孔の蓄積は抑制される。

したがって、ドレイン領域１２に注入される電子の急激
な増大は抑えられ、チャネル長が２μｍ程度のＦＥＴに
あっては、第３図に示すように、ドレイン耐圧を３ｖ程
度改善することができるようになる。

一方、ソース領域１１とチャネル領域６とのＰＮ接合に
おける価電子帯のエネルギーギャップを有効に緩和して
、ドレイン耐圧を向上させるためには、ソース領域１１
とチャネル領域６を形成するＳｏｌ膜の膜厚を薄膜化す
る必要がある。この膜厚（Ｔ）としては、チャネル領域
をすべて空乏化できる最大の厚さとして規定され、次式
で表わされる。

Ｔ−２［εφＦ　／　（ｑ　Ｎｓ　）　］　”’ここで
、εは誘電率、φＦはフェルミエネルギー（ｅ　Ｖ）　
、ｑは電子の基本電荷量（クーロク）、Ｎｓは不純物濃
度（ＣＩＩＩ−３）である。

Ｓｏｌ膜を上式で表わされる膜厚（Ｔ）以下に設定する
ようにすれば、第４図に示すように、ドレイン耐圧を向
上させることができる。

次に、第１図に示したＳＯＩ構造のＦＥＴの製造方法を
、第５図に示す製造工程断面図を参照して説明する。

まず、単結晶のシリコン基板１に、酸素イオンを１２０
ＫＶ程度の加速電圧、２Ｘ１０”ｃＩＩ＋２程度のドー
ズ量でイオン注入する。その後、１３００℃程度の温度
で２０時間程度のアニール処理を行なう。これにより、
シリコン基板１上に、２００ＯＡ程度のシリコン酸化膜
（Ｓ１０２膜）２と７５０人程程度薄膜化されたＳｏｌ
膜３を形成する（第５図（ａ））。

次に、Ｓｏｌ膜３をエツチングにより島状に分離して、
ＳＯＩＯｓＯ４子形成領域を形成する。

その後、ＳＯＩＯｓＯ４面にゲート酸化膜７を５００Ａ
程度の厚さに堆積形成する。続いて、ＳＯ■膜３にＰ型
の不純物となる例えばボロンをイオン注入して、Ｓｏｌ
膜３をＰ型化する（第５図（ｂ））。

次に、全面にゲート電極８となるポリシリコン膜１３を
ＣＶＤ法により堆積形成する。その後、堆積したポリシ
リコン膜１３にリンを拡散導入して、ポリシリコン膜１
３を２０Ω／口程度に低抵抗化する。続いて、ポリシリ
コン膜１３上にパタ−ンニングされたレジスト１４を形
成する（第５図（Ｃ））。

次に、このレジスト１４をマスクとして、ポリシリコン
膜１３の一部をＲＩＥ法によりエツチング除去し、ゲー
ト電極８を形成する。続いて、レジスト１４を除去した
後、酸化雰囲気中で酸化処理を行ない、全面に酸化膜を
形成する。この時に、ポリシリコン膜とシリコン膜との
酸化速度の違いにより、ゲート電極８の表面に形成され
る酸化膜の膜厚は、Ｓｏｌ膜３の表面に形成される酸化
膜の膜厚よりも厚く成長形成される。そこで、ウェット
エツチング法によりＳＯＩ膜３上に形成された酸化膜を
除去する。これにより、ゲート電極８をゲート酸化膜７
で被覆して、ＳＯＩ膜３の表面を露出状態とする（第５
図（ｄ））。

次に、露出したＳＯＩ膜３を数百入程度エツチング除去
する。その後、分子線エピタキシャル成長法（ＭＢＥ法
）により、エツチング除去された部分に、絶縁膜２上に
露出して残存するＳｏｌ膜３を成長種としてシリコンと
ゲルマニウムの混晶（ＳＩｘＧｅ　　（１−ｘ　）　）
を、前述した膜厚（Ｔ）の条件を満足するように成長形
成する。これにより、シリコンとゲルマニウムの混晶か
らなるソース領域１１とドレイン領域１２を形成する（
第５図（ｅ））。

なお、シリコンとゲルマニウムの混晶を成長形成する場
合に、絶縁膜２上に露出して残存させたＳＯＩ膜３を成
長種として形成せず、絶縁膜２上にＳＯＩ膜３を残存さ
せず、絶縁膜２上に直接ソース領域１１及びドレイン領
域１２となる物質を形成するようにしても良い。

最後に、表面を保護する絶縁膜９を全面に堆積形成して
、ソース領域１１とドレイン領域１２上の絶縁膜９にコ
ンタクトホールを開口形成し、このコンタクトホールを
通して、ソース領域１１及びドレイン領域１２上に電極
配線１０を形成しく第５図（ｄ　）　）　、第１図に示
すような構造が得られる。

なお、この発明は、上記実施例に限ることなく、例えば
ＮチャネルＦＥＴの場合には、正孔に対する価電子帯の
エネルギー障壁を緩和するようにすればよいので、少な
くともソース領域１１のみをチャネル領域６を構成する
物質よりもバンドギャップの狭い物質で形成するように
しても同様の効果を得ることができる。

また、Ｓｏｌ膜よりもバンドギャップが狭く、ＳＯＩ膜
との接合においてエネルギー障壁を緩和するソース領域
及びドレイン領域を形成する物質としては、シリコン・
ゲルマニウムに限定されることはなく、例えばＧｅ　　
（Ｅｇ−０，６ｅ　Ｖ）、Ｇａ　Ｓｂ　　（Ｅｇ　＝０
．７２ｅ　Ｖ）　、Ｉｎ　Ａｓ　　（Ｅｇ　＝０．３６
ｅ　Ｖ）　、Ｐｂ　Ｓ　（Ｅｇ−０，４１ｅＶ）　、Ｐ
ｂ　Ｔｅ　　（Ｅｇ　＝０．３１ｅ　Ｖ）等であっても
良い。

次に、第２の発明の一実施例を説明する。

第６図は第２の発明の一実施例に関わるＳｏ！構造にお
けるＣＭＯ３ＦＥＴの断面構造を示す図である。

この実施例の特徴とするところは、第６図において、Ｐ
型の単結晶シリコン基板１上の絶縁膜２上にそれぞれ分
離されて形成されたＳＯＩ膜３に、ＮチャネルＦＥＴ２
１ａとＰチャネルＦＥＴ２１ｂが隣り合うように形成さ
れているＣＭＯＳ構造において、ＮチャネルＦＥＴ２１
ａの下方の基板１中の絶縁膜２との接合領域に、ｎ１型
の高濃度不純物領域２２ａを形成し、ＰチャネルＦＥＴ
２１ｂの下方の基板１中の絶縁膜２との接合領域に、ｐ
１型の高濃度不純物領域２２ｂを形成し、それぞれの領
域２２ａ、２２ｂに対応して接続された配線２３ａ、２
３ｂを介して基板バイアス電圧を独立して与え、これに
より、それぞれのＦＥＴのしきい値電圧を制御するよう
にしたことにある。

第７図はそれぞれの不純物領域２２ａ、２２ｂに与えら
れる基板バイアス電圧と、それぞれのチャネルのＦＥＴ
のしきい値電圧との関係を示した図である。同図におい
て、ゲート電極の材料に０１型の例えばリンをドープし
たポリシリコンを使用した場合は、基板バイアス電圧（
Ｖｓｕｂ）は正の値であり、しきい値電圧を実線で示し
ている。

一方、ゲート電極の材料にｐ＋型の例えばボロンをドー
プしたポリシリコンを使用した場合には、基板バイアス
電圧（Ｖｓｕｂ）は負の値であり、しきい値電圧を点線
で示している。

第７図から明らかなように、それぞれの高濃度不純物領
域２２ａ、２２ｂに独立して基板バイアス電圧を印加す
ることが可能であるため、ＮチャネルＦＥＴ、Ｐチャネ
ルＦＥＴのそれぞれのＦＥＴに対してしきい値電圧を１
１１ｖ以下の範囲で任意に設定することができる。また
、両チャネルのＦＥＴともに同一のゲート電極材料を用
いても、両チャネルのＦＥＴをともにエンハンスメント
型にすることができる。

これらのことから、製造工程を複雑化することなく、ま
た、ＳＯＩ構造の利点を損うことなく、使用する回路の
特徴に応じたしきい値電圧を任意に設定することが可能
となる。このため、Ｓｏｌ構造のＣＭＯ８を使用した回
路の設計自由度が広がるとともに、回路の高性能化にも
寄与することが可能となる。

なお、それぞれの不純物領域２２ａ　、　　２２ｂに与
えられる基板バイアス電圧は、両不純物領域２２ａ、２
２ｂが順バイアス状態とならない電圧関係でそれぞれの
不純物領域２２ａ、２２ｂに与えられるものとする。

次に、第６図に示したｓｏＩ構造におけるＣＭＯ８の製
造方法を、第７図に示す製造工程断面図を参照して説明
する。

まず、Ｐ型の単結晶シリコン基板１に、１２０ＫＶ程度
の加速電圧、２Ｘ　１０”　ｃ「２程度のドーズ量で酸
素イオンの注入を行なう。その後、１３０．０℃程度の
温度で２０時間程度のアニール処理を行う。これにより
、シリコン基板１上に、２０００Ａ程度の厚さのシリコ
ン酸化膜からなる絶縁膜２と、７５０Ａ程度の膜厚のｓ
ｏ■膜３を形成する（第８図（ａ））。

次に、ＮチャネルＦＥＴの形成領域を開口したレジスト
パターン２４をＳｏｌ膜３上に形成する。

その後、このレジストパターン２４をマスクにして、Ｎ
チャネルＦＥＴの形成領域下の基板１中に、ＩＭＶ程度
の加速電圧、１０”　ｃｍ−２程度のドーズ量でリンの
イオン注入を行なう（第８図（ｂ））これにより、基板
１中の絶縁膜２との接合領域に、１０１９〜１０２０Ｃ
「３程度のリンを含むｎ１型の高濃度不純物領域２２ａ
を形成−する。同様にして、ＰチャネルＦＥＴの形成領
域下に、同程度の濃度の例えばボロンを含むｐ“型の高
濃度不純物領域２２ｂを形成する。その後、両チャネル
の形成領域上にのみ残存するレジストパターン（図示せ
ず）をＳＯＩ膜３上に形成し、このレジストパターンを
マスクとして、ＳＯ■膜３の一部をエツチング除去し、
島状のＳｏｌ膜３からなる素子形成領域２５を形成する
。続いて、それぞれの素子形成領域２５の表面に５００
人程鹿の膜厚のゲート酸化膜２６を形成する（第８図（
Ｃ））。

次に、全面にゲート電極８となるポリシリコン膜をＣＶ
Ｄ法により堆積形成する。その後、堆積したポリシリコ
ン膜にリンを拡散導入して、ポリシリコン膜を２０Ω／
口程度に低抵抗化する。続いて、バターニングされたレ
ジストをマスクとして、ポリシリコン膜の一部をＲＩＥ
法によりエツチング除去し、それぞれの素子形成領域２
５上の略中央部に両ＦＥＴのゲート電極８を形成する（
第８図（ｄ））。

次に、一方の素子形成領域２５のＳＯＩ膜３に、例えば
ヒ素の不純物を４０ＫＶ程度の加速電圧で高濃度にイオ
ン注入する。これにより、ＮチャネルＦ　Ｅ　Ｔ　２１
　ａのソース領域及びドレイン領域２７ａ、２８ａを形
成する。また、他方の素子形成領域２５のＳｏｌ膜３に
、例えばボロンの不純物を２０ＫＶ程度の加速電圧で高
濃度にイオン注入する。これにより、ＰチャネルＦＥＴ
２１ｂのソース領域及びドレイン領域２７ｂ、２８ｂを
形成する（第８図（ｅ））。

次に、全面に例えばシリコン酸化膜からなる絶縁膜９を
堆積形成し、この絶縁膜９に両ＦＥＴのソース領域及び
ドレイン領域２７ａ、２７ｂ　　２８ａ、２８ｂに達す
る深さのコンタクトホール２９と、それぞれの高濃度不
純物領域２２ａ、２２ｂに達する深さのコンタクトホー
ル３ｏを開口形成する（第８図（ｅ））。

最後に、これらのコンタクトホール２９，３０を通して
電極配線１０．２３ａ、２３ｂを形成し、第８図に示し
たＣＭＯ３構造が完成する。

なお、第２の発明は、上記実施例に限ることはなく、例
えば基板バイアス電圧が与えられるそれぞれの高濃度不
純物領域の濃度は、基板バイアス電圧が印加された際に
、不純物領域が空乏化されず、ＦＥＴのチャネル領域に
基板バイアス電圧による電界が有効に作用する程度であ
れば良い。

また、ＦＥＴの導電型に対して、高濃度不純物領域の導
電型は、必ずしも一致させることはなく、ＦＥＴのゲー
ト電極の材料により適切な導電型を選択するようにすれ
ば良い。

［発明の効果］以上説明したように、第１の発明によれば、チャネル領
域よりも狭い帯制帯幅の物質でチャネル領域と接合され
る少なくとも一方の不純物領域を形成するようにしたの
で、チャネル領域との接合におけるエネルギー障壁を緩
和して、キャリアの蓄積を制御することが可能となる。

これにより、他方の不純物領域における電界の増大が抑
制され、ドレイン耐圧を向上させることができる。この
結果、ＳＯＩ構造における半導体装置の高性能化を図る
ことができるようになる。

一方、第２の発明によれば、それぞれのＦＥＴに対応し
分離されて形成された不純物領域に、それぞれ独立して
所定のバイアス電位を与えるようにしたので、それぞれ
のＦＥＴのしきい値電圧を、基板バイアス電位に応じた
任意の値に独立して設定することが可能となる。これに
より、回路の特徴に応じてしきい値電圧を選択すること
が可能となり、回路設計の自由度を大幅に向上できる。

この結果、Ｓｏｌ構造における半導体装置の高性能化を
図ることができるようになる。

【図面の簡単な説明】

第１図は第１の発明の一実施例に関わる半導体装置の構
造断面図、第２図は第１図に示す装置のエネルギーバンド図、第３図は第１図に示す装置と従来装置との電流電圧特性
を示す図、第４図は第１図に示す装置のドレイン耐圧とドレイン膜
厚との関係を示す図、第５図は第１図に示す装置の製造方法を示す工程断面図
、第６図は第２の発明の一実施例に関わる半導体装置の構
造断面図、第７図は第６図に示す装置のしきい値電圧の特性を示す
図、第８図は第１図に示す装置の製造方法を示す工程断面図
、第９図は従来のｓｏ■構造における半導体装置の一構造
を示す断面図、第１０図は従来のｓｏ■構造の半導体装置におけるしき
い値電圧とゲート電極材料との関係を示す図である。１・・・半導体基板、　　　２．９・・・絶縁膜、３・
・・ＳＯＩ膜、４．１１，２７ａ　、２７ｂ−７−ス領域、５．１２．
２８ａ　、２８ｂ−’ｆレインｅＲ域、６・・・チャネ
ル領域、７．２６・−・ゲート絶縁膜、８・・・ゲート電極、１０．２３ａ、２３ｂ・・・電極配線、１３・・・ポリ
シリコン膜、１４．２４・・・レジスト、２１ａ−Ｎチ
ャネルＦＥＴ。２１ｂ・・・ＰチャネルＦＥＴ。２２ａ・・・ｎ′″型の高濃度不純物領域、２２ｂ・・
・ｐ”Ｗの高濃度不純物領域、２５・・・素子形成領域
、２９．３０・・・コンタクトホール。

Claims

【特許請求の範囲】

（１）絶縁膜上に形成された第１導電型の半導体膜に所
定距離だけ離間して設けられた一対の第２導電型の不純
物領域と、この両領域に挾まれたチャネル領域上にゲー
ト絶縁膜を介して形成されたゲート電極を備えた半導体
装置において、少なくとも一方の前記不純物領域は、前記チャネル領域
がすべて空乏化できる厚さに形成され、前記半導体膜よ
りも帯制帯幅が狭く、帯制帯が前記半導体膜の帯制帯の
範囲に含まれて前記半導体膜と接合されてなることを特
徴とする半導体装置。
（２）半導体基板に積層された絶縁膜上に形成された半
導体膜に設けられた第１及び第２導電型の電界効果トラ
ンジスタ（ＦＥＴ）を備えた半導体装置において、前記両ＦＥＴの下方の前記半導体基板に、それぞれ独立
して所定のバイアス電位が印加されるそれぞれ分離され
た不純物領域が形成されてなることを特徴とする半導体
装置。