JPS6149479A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6149479A JPS6149479A JP59171773A JP17177384A JPS6149479A JP S6149479 A JPS6149479 A JP S6149479A JP 59171773 A JP59171773 A JP 59171773A JP 17177384 A JP17177384 A JP 17177384A JP S6149479 A JPS6149479 A JP S6149479A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- layer
- junction
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 19
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000004888 barrier function Effects 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000005669 field effect Effects 0.000 description 19
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 15
- 230000000295 complement effect Effects 0.000 description 11
- 150000001875 compounds Chemical class 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
本発明は半導体装置、特に接合形電界効果トランジスタ
にかかり、相補形回路をnチャネルシ冒ノトキバリア形
電界効果トランジスタとともに構成するpチャネル電界
効果トランジスタに適する構造に関する。
にかかり、相補形回路をnチャネルシ冒ノトキバリア形
電界効果トランジスタとともに構成するpチャネル電界
効果トランジスタに適する構造に関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会的にも大きな効果を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン(Si)集積
回路装置であるが、相補形MO8(CMO8)回路によ
って低消費電力化に大きい効果が得られている。
、また社会的にも大きな効果を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン(Si)集積
回路装置であるが、相補形MO8(CMO8)回路によ
って低消費電力化に大きい効果が得られている。
他方シリコンの物性に基づく限界をこえる高速化を実現
するために、電子移動度が大きい砒化ガリウム(GaA
s)などの化合物半導体を用いる半導体装置が開発され
ているが従来nチャネル形に限られている。
するために、電子移動度が大きい砒化ガリウム(GaA
s)などの化合物半導体を用いる半導体装置が開発され
ているが従来nチャネル形に限られている。
しかしながらこの化合物半導体装置についても相補形回
路を構成して、消費電力を低減することが要望されてい
る。
路を構成して、消費電力を低減することが要望されてい
る。
定常状態では原理的に電力4?消費しブIいために低消
費電力化の効果が大きい相補形回路の一例として、CM
OSインバータは第2図(a)に示す回路図で表わされ
る。
費電力化の効果が大きい相補形回路の一例として、CM
OSインバータは第2図(a)に示す回路図で表わされ
る。
図において Ill、及びT2は互に反対極性で動作ス
るエンハンスJントモードのMO8電界効果トラン・マ
スク([08FET)であり、例えばドライバT、をn
チャネル、負荷T!をpチーYネルとする。
るエンハンスJントモードのMO8電界効果トラン・マ
スク([08FET)であり、例えばドライバT、をn
チャネル、負荷T!をpチーYネルとする。
この回路で入力電圧VINを充分低くすれば負荷T、が
オン、ドライバT、がオフとなって出力電圧VOUTは
VDDにほぼ等しい高電圧となり、また入力電圧VIN
を充分高くすれば、ドライバT、がオン、負荷T2がオ
フとなって出力電圧vOυTはV33にほぼ等しい低電
圧となる。これら二つの状態にあるときには殆んど電流
が流れず、ただ状態を遷移するときのみ両MO8FET
T、及びT2がオン状態となり電流が流れる。
オン、ドライバT、がオフとなって出力電圧VOUTは
VDDにほぼ等しい高電圧となり、また入力電圧VIN
を充分高くすれば、ドライバT、がオン、負荷T2がオ
フとなって出力電圧vOυTはV33にほぼ等しい低電
圧となる。これら二つの状態にあるときには殆んど電流
が流れず、ただ状態を遷移するときのみ両MO8FET
T、及びT2がオン状態となり電流が流れる。
とに加えて雑音余裕が大きいことなどの利点を有して、
現在SI半導体装置に広く用いられているが、これを構
成するには例えば第2図(b)に側断面9脇造が行なわ
れている。
現在SI半導体装置に広く用いられているが、これを構
成するには例えば第2図(b)に側断面9脇造が行なわ
れている。
図において、31けn型3i基板であり、フィールド酸
化膜32によってnチャネル及びpチャネルPETの領
域が画定されていて、nチャネルPETの領域にはp−
型ウェル層33.n+型ソース及びドレイン領域34及
び吐チャク、ルカット35が、まか4ヤネルFETの領
域にはp十型ソース及びドレイン領域36及びn下盤チ
ャネルカット37がそれぞれ形成されている。
化膜32によってnチャネル及びpチャネルPETの領
域が画定されていて、nチャネルPETの領域にはp−
型ウェル層33.n+型ソース及びドレイン領域34及
び吐チャク、ルカット35が、まか4ヤネルFETの領
域にはp十型ソース及びドレイン領域36及びn下盤チ
ャネルカット37がそれぞれ形成されている。
またSt基板31上にゲート酸化膜38を介してゲート
電極39がそれぞれ設けられ、各ソース及びドレイン領
域34及び36並びにゲート電極39に、絶縁膜40を
介して金属配線41が配設される。
電極39がそれぞれ設けられ、各ソース及びドレイン領
域34及び36並びにゲート電極39に、絶縁膜40を
介して金属配線41が配設される。
他方化合物半導体トランジスタとしては、その製造工程
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Si電界効果トランジスタと
して通常行なわれているMOS乃至MIS形は表面準位
等によって実現困難であって、シヨ、)キバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
シ日ットキバリア形が最も普通に行なわれている。
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Si電界効果トランジスタと
して通常行なわれているMOS乃至MIS形は表面準位
等によって実現困難であって、シヨ、)キバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
シ日ットキバリア形が最も普通に行なわれている。
トランジスタに化合物半導体を用いる第1の理由は、そ
の電子移動度が例えばG a A sではSiの6倍程
度と大きく、かつ飽和ドリフト速度も大きいために、8
i以上の高速化が可能となることにある。
の電子移動度が例えばG a A sではSiの6倍程
度と大きく、かつ飽和ドリフト速度も大きいために、8
i以上の高速化が可能となることにある。
しかしながら化合物半導体の正孔の移動度は電子より大
幅に小さく、例えばGaAsでは8iよりも小である。
幅に小さく、例えばGaAsでは8iよりも小である。
従って従来化合物半導体電界効果トランジスタは殆んど
ロチャネル形に限られている。
ロチャネル形に限られている。
特にシコットキバリア形ではp型半導体のバリア高さ力
筒型半導体より小であるために、pチャネル形はますま
す魅力を失っている。
筒型半導体より小であるために、pチャネル形はますま
す魅力を失っている。
化合物半導体装置は上述の如き状況にあるが、ソノエネ
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
なお相補形回路のnチャネル素子は構造が最も簡単であ
りかつ技術的蓄積が多いシ目ットキバリア形とし、pチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
りかつ技術的蓄積が多いシ目ットキバリア形とし、pチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
前記問題点は、第1導電型の第1の半導体層と、該第1
の半導体層に接する第2導電型の第2の半導体層と、該
第2の半導体層にオーミック接触するゲート電極とを備
えて、該第2の半導体層が該ゲート電極に整合してパタ
ーニングされ、該第1の半導体層に、該第2の半導体層
との接合領域に隣接して、該接合領域より高不純物濃度
の第1導電型の領域が形成されて、該高不純物濃度領域
をソース及びドレインとする本発明による半導体装置に
より解決される。
の半導体層に接する第2導電型の第2の半導体層と、該
第2の半導体層にオーミック接触するゲート電極とを備
えて、該第2の半導体層が該ゲート電極に整合してパタ
ーニングされ、該第1の半導体層に、該第2の半導体層
との接合領域に隣接して、該接合領域より高不純物濃度
の第1導電型の領域が形成されて、該高不純物濃度領域
をソース及びドレインとする本発明による半導体装置に
より解決される。
本発明による半導体装置は、第1導電型特にp型の第1
の半導体層の上面に接して、第2導電型特にn型の第2
の半導体層が設けられた半導体基体を用いる。
の半導体層の上面に接して、第2導電型特にn型の第2
の半導体層が設けられた半導体基体を用いる。
第2の半導体層にオーミック接触するゲート電極を設け
、ゲート電極をマスクとして第2の半導火 体層をパターニングして、pp接合領域を画定する0仄
いで、ゲート電極をマスクとするイオン注入方法等によ
って第1の半導体層に第1導電型の高不純物濃度領域を
ゲート電極に位置を整合して形成する。
、ゲート電極をマスクとして第2の半導火 体層をパターニングして、pp接合領域を画定する0仄
いで、ゲート電極をマスクとするイオン注入方法等によ
って第1の半導体層に第1導電型の高不純物濃度領域を
ゲート電極に位置を整合して形成する。
上述の構造において、第1の半導体層のpn接合下の領
域がチャネル、高不純物濃度領域がソース及びドレイン
となり、pn接合によってチャネル領域に形成される空
乏層をゲート電極に印加する電圧で制御することによっ
て、チャネルのインピーダンス制御が行なわれる接合形
電界効果トランジスタが実現される。
域がチャネル、高不純物濃度領域がソース及びドレイン
となり、pn接合によってチャネル領域に形成される空
乏層をゲート電極に印加する電圧で制御することによっ
て、チャネルのインピーダンス制御が行なわれる接合形
電界効果トランジスタが実現される。
なお本半導体基体は、第2の半導体層にショットキ接触
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形グ 電界効果トラ
ンジスタを容易に形成することができ、両者を組合わせ
て相補形回路を構成することができる。
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形グ 電界効果トラ
ンジスタを容易に形成することができ、両者を組合わせ
て相補形回路を構成することができる。
本発明による接合形電界効果トランジスタは、接合容量
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のnチャネル素子としてnチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のnチャネル素子としてnチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
以下本発明を実施例により具体的に説明する。
第1図は本発明を相補形回路に適用した実施例の工程順
断面図であり、図の右側にp−chと表示する領域が本
発明によるpチャネル接合形電界効果トランジスタ、左
側にn−cbと表示する領域がnチャネルショットキバ
リア形電界効果トランジスタを表わす。
断面図であり、図の右側にp−chと表示する領域が本
発明によるpチャネル接合形電界効果トランジスタ、左
側にn−cbと表示する領域がnチャネルショットキバ
リア形電界効果トランジスタを表わす。
第1図(al参照
半絶縁性GaAs基板l上に、例えば不純物濃度がlX
l0”cm−”程度のp型G a A s層2を厚さ例
えば0.2μ胃程度に、次いで例えば不純物濃度が5×
lo”cm−”11度のn型GaAs層3を厚さ例えば
0.05μ欝程度に順次エピタキシャル成長する。
l0”cm−”程度のp型G a A s層2を厚さ例
えば0.2μ胃程度に、次いで例えば不純物濃度が5×
lo”cm−”11度のn型GaAs層3を厚さ例えば
0.05μ欝程度に順次エピタキシャル成長する。
次いでnチャネルのゲート電極4とnチャネルのゲート
電極5とをそれぞれ配設する。nチャネルのゲート電極
4は、n型G a A s層3との間にオーミック接触
させるために例えば厚さ20nm程度のゲルマニウム(
Ge)層4aを介して、例えばタングステンシリサイド
(WSi)層4bを設ける。
電極5とをそれぞれ配設する。nチャネルのゲート電極
4は、n型G a A s層3との間にオーミック接触
させるために例えば厚さ20nm程度のゲルマニウム(
Ge)層4aを介して、例えばタングステンシリサイド
(WSi)層4bを設ける。
又nチャネルのゲート電極5は、n型G a A s層
3との間にショットキ接触させるために、直接例えばW
Siで形成する。
3との間にショットキ接触させるために、直接例えばW
Siで形成する。
第1図(bl参照
nチャネルの接合形電界効果トランジスタ形成領域のn
型G a A s層3を、ゲート電極4をマスクとして
選択的に除去する。この処理によりゲート電i4下に残
されるn型G a A s層3Aによってpn接合が画
定される。
型G a A s層3を、ゲート電極4をマスクとして
選択的に除去する。この処理によりゲート電i4下に残
されるn型G a A s層3Aによってpn接合が画
定される。
第1図(C)参照
nチャネル及びnチャネル両トランジスタ素子のソース
及びドレイン領域6及び7にそれぞれ不純物を導入する
。
及びドレイン領域6及び7にそれぞれ不純物を導入する
。
nチャネル素子については、アクセプタ不純物、例えば
マグネシウム(Mg)、亜鉛(Zn)或いはベリリウム
(Be)を、ドーズ量1xlOcrIL 程度に、また
nチャネル素子については、ドナー不純物、例えばシリ
コy(8i)をドーズ量lX1013ct4糧度にそれ
ぞれイオン注入して、活性化熱処理を行なう。
マグネシウム(Mg)、亜鉛(Zn)或いはベリリウム
(Be)を、ドーズ量1xlOcrIL 程度に、また
nチャネル素子については、ドナー不純物、例えばシリ
コy(8i)をドーズ量lX1013ct4糧度にそれ
ぞれイオン注入して、活性化熱処理を行なう。
この結果、nチャネル素子のソース及びドレイン領域6
はlXl0”crrL−3,nチャネル素子ノソース及
びドレイン領域7はl X I 019fi−3程度の
最高不純物濃度となる。
はlXl0”crrL−3,nチャネル素子ノソース及
びドレイン領域7はl X I 019fi−3程度の
最高不純物濃度となる。
第1図(d)参照
素子間分離領域8を酸素イオン(0→−)、プロトン(
H→)等のイオン注入によって形成する。
H→)等のイオン注入によって形成する。
絶縁膜9を設けて、ソース及びドレイン電極を配設する
。nチャネル素子のソース及びドレイン電極ioは例え
ば金/亜鉛(A、u/ZJ)を用(・、nチャネル素子
のソース及びドレイン電極llは例えば金ゲルマニウム
/金(AuGe/Au )を用いて従来技術によって形
成することができる。
。nチャネル素子のソース及びドレイン電極ioは例え
ば金/亜鉛(A、u/ZJ)を用(・、nチャネル素子
のソース及びドレイン電極llは例えば金ゲルマニウム
/金(AuGe/Au )を用いて従来技術によって形
成することができる。
以上説明した如く本発明によれば、接合容量及び寄生抵
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
更に本発明の接合形電界効果トランジスタはショットキ
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、nチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するpチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるpチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、nチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するpチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるpチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
第1図は本発明の実施例を示す工程順断面図、第2図(
a)は相補形インバータの回路図、第2図(b)は0M
O8構造の従来例を示す断面図である。 図において、 lは半絶縁性Ga A s基板、2はp型G a A
s層、3及び3Aはn型G a A s層、4はオーミ
ック接触するゲート電極、5はショットキ接触するゲー
ト電極1.6はp型ソース及びドレイン領域、7はn型
ソース及びドレイン領域、8は素子間分離領域、9は絶
縁膜、lO及び11はソース及びドレイン電極を示すO 2ΣΔ二j 第 1 口 第 2 図
a)は相補形インバータの回路図、第2図(b)は0M
O8構造の従来例を示す断面図である。 図において、 lは半絶縁性Ga A s基板、2はp型G a A
s層、3及び3Aはn型G a A s層、4はオーミ
ック接触するゲート電極、5はショットキ接触するゲー
ト電極1.6はp型ソース及びドレイン領域、7はn型
ソース及びドレイン領域、8は素子間分離領域、9は絶
縁膜、lO及び11はソース及びドレイン電極を示すO 2ΣΔ二j 第 1 口 第 2 図
Claims (1)
- 【特許請求の範囲】 第1導電型の第1の半導体層と、該第1の半導体層に接
する第2導電型の第2の半導体層と、該第2の半導体層
にオーミック接触するゲート電極とを備えて、該第2の
半導体層が該ゲート電極に整合してパターニングされ、
該第1の半導体層に、該第2の半導体層との接合領域に
隣接して、該接合領域より高不純物濃度の第1導電型の
領域が形成されて、 該高不純物濃度領域をソース及びドレインとすることを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6149479A true JPS6149479A (ja) | 1986-03-11 |
JPH0691264B2 JPH0691264B2 (ja) | 1994-11-14 |
Family
ID=15929410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59171773A Expired - Fee Related JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0691264B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
US6683362B1 (en) | 1999-08-24 | 2004-01-27 | Kenneth K. O | Metal-semiconductor diode clamped complementary field effect transistor integrated circuits |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57199266A (en) * | 1981-06-03 | 1982-12-07 | Toshiba Corp | Field effect transistor and manufacture thereof |
JPS58173869A (ja) * | 1982-04-05 | 1983-10-12 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
-
1984
- 1984-08-18 JP JP59171773A patent/JPH0691264B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57199266A (en) * | 1981-06-03 | 1982-12-07 | Toshiba Corp | Field effect transistor and manufacture thereof |
JPS58173869A (ja) * | 1982-04-05 | 1983-10-12 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
US6683362B1 (en) | 1999-08-24 | 2004-01-27 | Kenneth K. O | Metal-semiconductor diode clamped complementary field effect transistor integrated circuits |
Also Published As
Publication number | Publication date |
---|---|
JPH0691264B2 (ja) | 1994-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5675172A (en) | Metal-insulator-semiconductor device having reduced threshold voltage and high mobility for high speed/low-voltage operation | |
JPS63226055A (ja) | 半導体集積回路装置及びその製造方法 | |
JPH11163339A (ja) | Mosゲートショットキートンネルトランジスタおよびこれを用いた集積回路 | |
JP3239853B2 (ja) | 半導体装置の製造方法 | |
JPH02143566A (ja) | 二重拡散形絶縁ゲート電界効果トランジスタ | |
JPH07131007A (ja) | 半導体装置 | |
JPS6119164A (ja) | 相補型集積回路とその製造方法 | |
US6200838B1 (en) | Compound semiconductor device and method of manufacturing the same | |
JP3211529B2 (ja) | 縦型misトランジスタ | |
JPS6149479A (ja) | 半導体装置 | |
JPH03119764A (ja) | 半導体装置 | |
JPS62274775A (ja) | 半導体装置 | |
JPS58192359A (ja) | 半導体装置 | |
JPH01309367A (ja) | 半導体装置 | |
JPH1070197A (ja) | スプリット・ゲート酸化物を備えた高集積度cmos回路及びその作成法 | |
JP2917931B2 (ja) | インバータ構造 | |
JPH0493038A (ja) | 電界効果トランジスタ | |
JPH04115538A (ja) | 半導体装置 | |
JPS62286265A (ja) | 絶縁ゲ−ト型半導体装置およびその製造方法 | |
JPS61296754A (ja) | 半導体装置とその製造方法 | |
JPS62211959A (ja) | 半導体装置 | |
JPH05136382A (ja) | 相補型ゲートアレイ | |
JPH04370977A (ja) | 量子化電界効果トランジスタ | |
JPS6149478A (ja) | 半導体装置 | |
JPH0669502A (ja) | Mis型高耐圧トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |