JPS6149479A - 半導体装置 - Google Patents
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- JPS6149479A JPS6149479A JP59171773A JP17177384A JPS6149479A JP S6149479 A JPS6149479 A JP S6149479A JP 59171773 A JP59171773 A JP 59171773A JP 17177384 A JP17177384 A JP 17177384A JP S6149479 A JPS6149479 A JP S6149479A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分骨〕
本発明は半導体装置、特に接合形電界効果トランジスタ
にかかり、相補形回路をｎチャネルシ冒ノトキバリア形
電界効果トランジスタとともに構成するｐチャネル電界
効果トランジスタに適する構造に関する。
にかかり、相補形回路をｎチャネルシ冒ノトキバリア形
電界効果トランジスタとともに構成するｐチャネル電界
効果トランジスタに適する構造に関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会的にも大きな効果を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）集積
回路装置であるが、相補形ＭＯ８（ＣＭＯ８）回路によ
って低消費電力化に大きい効果が得られている。
、また社会的にも大きな効果を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）集積
回路装置であるが、相補形ＭＯ８（ＣＭＯ８）回路によ
って低消費電力化に大きい効果が得られている。
他方シリコンの物性に基づく限界をこえる高速化を実現
するために、電子移動度が大きい砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用いる半導体装置が開発され
ているが従来ｎチャネル形に限られている。
するために、電子移動度が大きい砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用いる半導体装置が開発され
ているが従来ｎチャネル形に限られている。
しかしながらこの化合物半導体装置についても相補形回
路を構成して、消費電力を低減することが要望されてい
る。
路を構成して、消費電力を低減することが要望されてい
る。
定常状態では原理的に電力４？消費しブＩいために低消
費電力化の効果が大きい相補形回路の一例として、ＣＭ
ＯＳインバータは第２図（ａ）に示す回路図で表わされ
る。
費電力化の効果が大きい相補形回路の一例として、ＣＭ
ＯＳインバータは第２図（ａ）に示す回路図で表わされ
る。
図において Ｉｌｌ、及びＴ２は互に反対極性で動作ス
るエンハンスＪントモードのＭＯ８電界効果トラン・マ
スク（［０８ＦＥＴ）であり、例えばドライバＴ、をｎ
チャネル、負荷Ｔ！をｐチーＹネルとする。
るエンハンスＪントモードのＭＯ８電界効果トラン・マ
スク（［０８ＦＥＴ）であり、例えばドライバＴ、をｎ
チャネル、負荷Ｔ！をｐチーＹネルとする。
この回路で入力電圧ＶＩＮを充分低くすれば負荷Ｔ、が
オン、ドライバＴ、がオフとなって出力電圧ＶＯＵＴは
ＶＤＤにほぼ等しい高電圧となり、また入力電圧ＶＩＮ
を充分高くすれば、ドライバＴ、がオン、負荷Ｔ２がオ
フとなって出力電圧ｖＯυＴはＶ３３にほぼ等しい低電
圧となる。これら二つの状態にあるときには殆んど電流
が流れず、ただ状態を遷移するときのみ両ＭＯ８ＦＥＴ
Ｔ、及びＴ２がオン状態となり電流が流れる。
オン、ドライバＴ、がオフとなって出力電圧ＶＯＵＴは
ＶＤＤにほぼ等しい高電圧となり、また入力電圧ＶＩＮ
を充分高くすれば、ドライバＴ、がオン、負荷Ｔ２がオ
フとなって出力電圧ｖＯυＴはＶ３３にほぼ等しい低電
圧となる。これら二つの状態にあるときには殆んど電流
が流れず、ただ状態を遷移するときのみ両ＭＯ８ＦＥＴ
Ｔ、及びＴ２がオン状態となり電流が流れる。
とに加えて雑音余裕が大きいことなどの利点を有して、
現在ＳＩ半導体装置に広く用いられているが、これを構
成するには例えば第２図（ｂ）に側断面９脇造が行なわ
れている。
現在ＳＩ半導体装置に広く用いられているが、これを構
成するには例えば第２図（ｂ）に側断面９脇造が行なわ
れている。
図において、３１けｎ型３ｉ基板であり、フィールド酸
化膜３２によってｎチャネル及びｐチャネルＰＥＴの領
域が画定されていて、ｎチャネルＰＥＴの領域にはｐ−
型ウェル層３３．ｎ＋型ソース及びドレイン領域３４及
び吐チャク、ルカット３５が、まか４ヤネルＦＥＴの領
域にはｐ十型ソース及びドレイン領域３６及びｎ下盤チ
ャネルカット３７がそれぞれ形成されている。
化膜３２によってｎチャネル及びｐチャネルＰＥＴの領
域が画定されていて、ｎチャネルＰＥＴの領域にはｐ−
型ウェル層３３．ｎ＋型ソース及びドレイン領域３４及
び吐チャク、ルカット３５が、まか４ヤネルＦＥＴの領
域にはｐ十型ソース及びドレイン領域３６及びｎ下盤チ
ャネルカット３７がそれぞれ形成されている。
またＳｔ基板３１上にゲート酸化膜３８を介してゲート
電極３９がそれぞれ設けられ、各ソース及びドレイン領
域３４及び３６並びにゲート電極３９に、絶縁膜４０を
介して金属配線４１が配設される。
電極３９がそれぞれ設けられ、各ソース及びドレイン領
域３４及び３６並びにゲート電極３９に、絶縁膜４０を
介して金属配線４１が配設される。
他方化合物半導体トランジスタとしては、その製造工程
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Ｓｉ電界効果トランジスタと
して通常行なわれているＭＯＳ乃至ＭＩＳ形は表面準位
等によって実現困難であって、シヨ、）キバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
シ日ットキバリア形が最も普通に行なわれている。
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Ｓｉ電界効果トランジスタと
して通常行なわれているＭＯＳ乃至ＭＩＳ形は表面準位
等によって実現困難であって、シヨ、）キバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
シ日ットキバリア形が最も普通に行なわれている。
トランジスタに化合物半導体を用いる第１の理由は、そ
の電子移動度が例えばＧ ａ Ａ ｓではＳｉの６倍程
度と大きく、かつ飽和ドリフト速度も大きいために、８
ｉ以上の高速化が可能となることにある。
の電子移動度が例えばＧ ａ Ａ ｓではＳｉの６倍程
度と大きく、かつ飽和ドリフト速度も大きいために、８
ｉ以上の高速化が可能となることにある。
しかしながら化合物半導体の正孔の移動度は電子より大
幅に小さく、例えばＧａＡｓでは８ｉよりも小である。
幅に小さく、例えばＧａＡｓでは８ｉよりも小である。
従って従来化合物半導体電界効果トランジスタは殆んど
ロチャネル形に限られている。
ロチャネル形に限られている。
特にシコットキバリア形ではｐ型半導体のバリア高さ力
筒型半導体より小であるために、ｐチャネル形はますま
す魅力を失っている。
筒型半導体より小であるために、ｐチャネル形はますま
す魅力を失っている。
化合物半導体装置は上述の如き状況にあるが、ソノエネ
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
ルギーの低減を推進するためには相補形回路を実現する
ことが必要である。
なお相補形回路のｎチャネル素子は構造が最も簡単であ
りかつ技術的蓄積が多いシ目ットキバリア形とし、ｐチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
りかつ技術的蓄積が多いシ目ットキバリア形とし、ｐチ
ャネル素子は接合形とすることが望ましく、その最適の
構造を開発することが必要である。
前記問題点は、第１導電型の第１の半導体層と、該第１
の半導体層に接する第２導電型の第２の半導体層と、該
第２の半導体層にオーミック接触するゲート電極とを備
えて、該第２の半導体層が該ゲート電極に整合してパタ
ーニングされ、該第１の半導体層に、該第２の半導体層
との接合領域に隣接して、該接合領域より高不純物濃度
の第１導電型の領域が形成されて、該高不純物濃度領域
をソース及びドレインとする本発明による半導体装置に
より解決される。
の半導体層に接する第２導電型の第２の半導体層と、該
第２の半導体層にオーミック接触するゲート電極とを備
えて、該第２の半導体層が該ゲート電極に整合してパタ
ーニングされ、該第１の半導体層に、該第２の半導体層
との接合領域に隣接して、該接合領域より高不純物濃度
の第１導電型の領域が形成されて、該高不純物濃度領域
をソース及びドレインとする本発明による半導体装置に
より解決される。
本発明による半導体装置は、第１導電型特にｐ型の第１
の半導体層の上面に接して、第２導電型特にｎ型の第２
の半導体層が設けられた半導体基体を用いる。
の半導体層の上面に接して、第２導電型特にｎ型の第２
の半導体層が設けられた半導体基体を用いる。
第２の半導体層にオーミック接触するゲート電極を設け
、ゲート電極をマスクとして第２の半導火 体層をパターニングして、ｐｐ接合領域を画定する０仄
いで、ゲート電極をマスクとするイオン注入方法等によ
って第１の半導体層に第１導電型の高不純物濃度領域を
ゲート電極に位置を整合して形成する。
、ゲート電極をマスクとして第２の半導火 体層をパターニングして、ｐｐ接合領域を画定する０仄
いで、ゲート電極をマスクとするイオン注入方法等によ
って第１の半導体層に第１導電型の高不純物濃度領域を
ゲート電極に位置を整合して形成する。
上述の構造において、第１の半導体層のｐｎ接合下の領
域がチャネル、高不純物濃度領域がソース及びドレイン
となり、ｐｎ接合によってチャネル領域に形成される空
乏層をゲート電極に印加する電圧で制御することによっ
て、チャネルのインピーダンス制御が行なわれる接合形
電界効果トランジスタが実現される。
域がチャネル、高不純物濃度領域がソース及びドレイン
となり、ｐｎ接合によってチャネル領域に形成される空
乏層をゲート電極に印加する電圧で制御することによっ
て、チャネルのインピーダンス制御が行なわれる接合形
電界効果トランジスタが実現される。
なお本半導体基体は、第２の半導体層にショットキ接触
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形グ 電界効果トラ
ンジスタを容易に形成することができ、両者を組合わせ
て相補形回路を構成することができる。
する他のゲート電極並びにオーミック接触するソース及
びドレイン電極を設けることによって、前記接合形電界
効果トランジスタとは導電型が反対のチャネルを有する
ショットキバリア形グ 電界効果トラ
ンジスタを容易に形成することができ、両者を組合わせ
て相補形回路を構成することができる。
本発明による接合形電界効果トランジスタは、接合容量
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のｎチャネル素子としてｎチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
が小さくかつソース抵抗も低減されて高い動作速度が得
られ、相補形回路のｎチャネル素子としてｎチャネルの
ショットキバリア形電界効果トランジスタに組合わせる
のに最適の特性を有する。
以下本発明を実施例により具体的に説明する。
第１図は本発明を相補形回路に適用した実施例の工程順
断面図であり、図の右側にｐ−ｃｈと表示する領域が本
発明によるｐチャネル接合形電界効果トランジスタ、左
側にｎ−ｃｂと表示する領域がｎチャネルショットキバ
リア形電界効果トランジスタを表わす。
断面図であり、図の右側にｐ−ｃｈと表示する領域が本
発明によるｐチャネル接合形電界効果トランジスタ、左
側にｎ−ｃｂと表示する領域がｎチャネルショットキバ
リア形電界効果トランジスタを表わす。
第１図（ａｌ参照
半絶縁性ＧａＡｓ基板ｌ上に、例えば不純物濃度がｌＸ
ｌ０”ｃｍ−”程度のｐ型Ｇ ａ Ａ ｓ層２を厚さ例
えば０．２μ胃程度に、次いで例えば不純物濃度が５×
ｌｏ”ｃｍ−”１１度のｎ型ＧａＡｓ層３を厚さ例えば
０．０５μ欝程度に順次エピタキシャル成長する。
ｌ０”ｃｍ−”程度のｐ型Ｇ ａ Ａ ｓ層２を厚さ例
えば０．２μ胃程度に、次いで例えば不純物濃度が５×
ｌｏ”ｃｍ−”１１度のｎ型ＧａＡｓ層３を厚さ例えば
０．０５μ欝程度に順次エピタキシャル成長する。
次いでｎチャネルのゲート電極４とｎチャネルのゲート
電極５とをそれぞれ配設する。ｎチャネルのゲート電極
４は、ｎ型Ｇ ａ Ａ ｓ層３との間にオーミック接触
させるために例えば厚さ２０ｎｍ程度のゲルマニウム（
Ｇｅ）層４ａを介して、例えばタングステンシリサイド
（ＷＳｉ）層４ｂを設ける。
電極５とをそれぞれ配設する。ｎチャネルのゲート電極
４は、ｎ型Ｇ ａ Ａ ｓ層３との間にオーミック接触
させるために例えば厚さ２０ｎｍ程度のゲルマニウム（
Ｇｅ）層４ａを介して、例えばタングステンシリサイド
（ＷＳｉ）層４ｂを設ける。
又ｎチャネルのゲート電極５は、ｎ型Ｇ ａ Ａ ｓ層
３との間にショットキ接触させるために、直接例えばＷ
Ｓｉで形成する。
３との間にショットキ接触させるために、直接例えばＷ
Ｓｉで形成する。
第１図（ｂｌ参照
ｎチャネルの接合形電界効果トランジスタ形成領域のｎ
型Ｇ ａ Ａ ｓ層３を、ゲート電極４をマスクとして
選択的に除去する。この処理によりゲート電ｉ４下に残
されるｎ型Ｇ ａ Ａ ｓ層３Ａによってｐｎ接合が画
定される。
型Ｇ ａ Ａ ｓ層３を、ゲート電極４をマスクとして
選択的に除去する。この処理によりゲート電ｉ４下に残
されるｎ型Ｇ ａ Ａ ｓ層３Ａによってｐｎ接合が画
定される。
第１図（Ｃ）参照
ｎチャネル及びｎチャネル両トランジスタ素子のソース
及びドレイン領域６及び７にそれぞれ不純物を導入する
。
及びドレイン領域６及び７にそれぞれ不純物を導入する
。
ｎチャネル素子については、アクセプタ不純物、例えば
マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）或いはベリリウム
（Ｂｅ）を、ドーズ量１ｘｌＯｃｒＩＬ 程度に、また
ｎチャネル素子については、ドナー不純物、例えばシリ
コｙ（８ｉ）をドーズ量ｌＸ１０１３ｃｔ４糧度にそれ
ぞれイオン注入して、活性化熱処理を行なう。
マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）或いはベリリウム
（Ｂｅ）を、ドーズ量１ｘｌＯｃｒＩＬ 程度に、また
ｎチャネル素子については、ドナー不純物、例えばシリ
コｙ（８ｉ）をドーズ量ｌＸ１０１３ｃｔ４糧度にそれ
ぞれイオン注入して、活性化熱処理を行なう。
この結果、ｎチャネル素子のソース及びドレイン領域６
はｌＸｌ０”ｃｒｒＬ−３，ｎチャネル素子ノソース及
びドレイン領域７はｌ Ｘ Ｉ ０１９ｆｉ−３程度の
最高不純物濃度となる。
はｌＸｌ０”ｃｒｒＬ−３，ｎチャネル素子ノソース及
びドレイン領域７はｌ Ｘ Ｉ ０１９ｆｉ−３程度の
最高不純物濃度となる。
第１図（ｄ）参照
素子間分離領域８を酸素イオン（０→−）、プロトン（
Ｈ→）等のイオン注入によって形成する。
Ｈ→）等のイオン注入によって形成する。
絶縁膜９を設けて、ソース及びドレイン電極を配設する
。ｎチャネル素子のソース及びドレイン電極ｉｏは例え
ば金／亜鉛（Ａ、ｕ／ＺＪ）を用（・、ｎチャネル素子
のソース及びドレイン電極ｌｌは例えば金ゲルマニウム
／金（ＡｕＧｅ／Ａｕ ）を用いて従来技術によって形
成することができる。
。ｎチャネル素子のソース及びドレイン電極ｉｏは例え
ば金／亜鉛（Ａ、ｕ／ＺＪ）を用（・、ｎチャネル素子
のソース及びドレイン電極ｌｌは例えば金ゲルマニウム
／金（ＡｕＧｅ／Ａｕ ）を用いて従来技術によって形
成することができる。
以上説明した如く本発明によれば、接合容量及び寄生抵
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
抗が小さく高速度の接合形電界効果トランジスタを提供
することができる。
更に本発明の接合形電界効果トランジスタはショットキ
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、ｎチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するｐチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるｐチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
バリア形電界効果トランジスタと同一半導体基体上に形
成することが容易であって、ｎチャネルショットキバリ
ア形電界効果トランジスタに組合わせて相補形回路を構
成するｐチャネル電界効果トランジスタとして、ゲート
耐圧の確保が困難であるｐチャネルショットキバリア形
以上の効果が得られ、化合物半導体装置のエネルギー低
減に寄与することができる。
第１図は本発明の実施例を示す工程順断面図、第２図（
ａ）は相補形インバータの回路図、第２図（ｂ）は０Ｍ
Ｏ８構造の従来例を示す断面図である。 図において、 ｌは半絶縁性Ｇａ Ａ ｓ基板、２はｐ型Ｇ ａ Ａ
ｓ層、３及び３Ａはｎ型Ｇ ａ Ａ ｓ層、４はオーミ
ック接触するゲート電極、５はショットキ接触するゲー
ト電極１．６はｐ型ソース及びドレイン領域、７はｎ型
ソース及びドレイン領域、８は素子間分離領域、９は絶
縁膜、ｌＯ及び１１はソース及びドレイン電極を示すＯ ２ΣΔ二ｊ 第 １ 口 第 ２ 図
ａ）は相補形インバータの回路図、第２図（ｂ）は０Ｍ
Ｏ８構造の従来例を示す断面図である。 図において、 ｌは半絶縁性Ｇａ Ａ ｓ基板、２はｐ型Ｇ ａ Ａ
ｓ層、３及び３Ａはｎ型Ｇ ａ Ａ ｓ層、４はオーミ
ック接触するゲート電極、５はショットキ接触するゲー
ト電極１．６はｐ型ソース及びドレイン領域、７はｎ型
ソース及びドレイン領域、８は素子間分離領域、９は絶
縁膜、ｌＯ及び１１はソース及びドレイン電極を示すＯ ２ΣΔ二ｊ 第 １ 口 第 ２ 図
Claims (1)
- 【特許請求の範囲】 第１導電型の第１の半導体層と、該第１の半導体層に接
する第２導電型の第２の半導体層と、該第２の半導体層
にオーミック接触するゲート電極とを備えて、該第２の
半導体層が該ゲート電極に整合してパターニングされ、
該第１の半導体層に、該第２の半導体層との接合領域に
隣接して、該接合領域より高不純物濃度の第１導電型の
領域が形成されて、 該高不純物濃度領域をソース及びドレインとすることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171773A JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149479A true JPS6149479A (ja) | 1986-03-11 |
| JPH0691264B2 JPH0691264B2 (ja) | 1994-11-14 |
Family
ID=15929410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171773A Expired - Fee Related JPH0691264B2 (ja) | 1984-08-18 | 1984-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691264B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US6683362B1 (en) | 1999-08-24 | 2004-01-27 | Kenneth K. O | Metal-semiconductor diode clamped complementary field effect transistor integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199266A (en) * | 1981-06-03 | 1982-12-07 | Toshiba Corp | Field effect transistor and manufacture thereof |
| JPS58173869A (ja) * | 1982-04-05 | 1983-10-12 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
-
1984
- 1984-08-18 JP JP59171773A patent/JPH0691264B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199266A (en) * | 1981-06-03 | 1982-12-07 | Toshiba Corp | Field effect transistor and manufacture thereof |
| JPS58173869A (ja) * | 1982-04-05 | 1983-10-12 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| US6683362B1 (en) | 1999-08-24 | 2004-01-27 | Kenneth K. O | Metal-semiconductor diode clamped complementary field effect transistor integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691264B2 (ja) | 1994-11-14 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |