JP2018152429A - 半導体装置 - Google Patents

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Abstract

【課題】ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現する。【解決手段】ＳＯＩデバイスの動作調整方法が、（ａ）ソース−ゲート間電圧が０Ｖである場合のＮＭＯＳトランジスタのドレイン電流−基板バイアス電圧特性を得るステップと、（ｂ）ドレイン電流−基板バイアス電圧特性から、ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、（ｃ）ＰＭＯＳトランジスタの基板バイアス電圧の上限値を、該最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、（ｄ）ＰＭＯＳトランジスタの基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップとを具備する。【選択図】図１

Description

本発明は、半導体装置の動作調整方法、及び、半導体装置に関し、特に、ＳＯＩ（silicon on insulator）技術を採用する半導体装置の基板バイアス電圧の制御に関する。
ＳＯＩ（silicon on insulator）技術は、半導体装置の動作速度を向上し、更に、消費電力を低減する技術として広く採用されている。ＳＯＩ技術が採用された半導体装置（以下、単に、「ＳＯＩデバイス」ということがある。）では、ＭＯＳトランジスタのチャネルの下に絶縁層（埋め込み絶縁層）が形成されており、これにより、ＭＯＳトランジスタの浮遊容量を低減することができる。このため、ＳＯＩ技術によれば、早い動作速度と少ない消費電力を実現することができる。
更なる消費電力の低減のために、ＳＯＩデバイスにおいて基板バイアス電圧を制御する技術が検討されている。特に、埋め込み絶縁層が薄いＳＯＩデバイスにおいては、比較的低い基板バイアス電圧でＭＯＳトランジスタの閾値電圧が制御可能であり、基板バイアス電圧の制御によって消費電力を低減する手法が一層に有効である。
その一方で、発明者は、ＳＯＩデバイスについて検討した結果、基板バイアス電圧が放射線耐性に影響を及ぼし得ることを見出した。発明者の検討によれば、基板バイアス電圧が不適切に設定されていると、放射線耐性に悪影響を及ぼす。したがって、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現することには技術的なニーズが存在する。
なお、本発明に関連し得る技術として、特開２０１１−９５６７号公報は、ソフトエラーを低減するための技術を開示している。この公報は、トリプルウェル構造を採用する半導体装置におけるソフトエラーを低減するために、Ｐウェルに接続するｐ型の導通部を設け、これにより、中性子が入射したときのＰウェルの電位上昇を抑制する技術を開示している。
特開２０１１−９５６７号公報
したがって、本発明の目的の一つは、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現するための技術を提供することにある。本発明の他の目的は、以下の開示から当業者には理解されるであろう。
以下に、「発明を実施するための形態」で使用される符号を付しながら、課題を解決するための手段を説明する。これらの符号は、「特許請求の範囲」の記載と「発明を実施するための形態」との対応関係の一例を示すために付加されたものである。
本発明の一の観点では、半導体基板（１１）と、半導体基板（１１）に形成されたディープＮウェル（１２）と、ディープＮウェル（１２）に形成されたＮウェル（１３）及びＰウェル（１４）と、半導体基板（１１）の表面部に形成された半導体層（１５）と、半導体層（１５）とディープＮウェル（１２）との間に形成され、半導体層（１５）とディープＮウェル（１２）とを電気的に分離する埋め込み絶縁層（１６）とを含み、Ｎウェル（１３）とＰウェル（１４）との間にｐｎ接合が形成され、半導体層（１５）のＮウェル（１３）に対向する位置にＰＭＯＳトランジスタ（１７）が形成され、半導体層（１５）のＰウェル（１４）に対向する位置にＮＭＯＳトランジスタ（１８）が形成された半導体装置（１０）の動作調整方法が提供される。当該動作調整方法は、
（ａ）ソース−ゲート間電圧が０Ｖである場合のＮＭＯＳトランジスタ（１８）のドレイン電流−基板バイアス電圧特性を得るステップと、
（ｂ）ドレイン電流−基板バイアス電圧特性から、ＮＭＯＳトランジスタ（１８）がオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、
（ｃ）ＰＭＯＳトランジスタ（１７）の基板バイアス電圧の上限値を、最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、
（ｄ）ＰＭＯＳトランジスタ（１７）の基板バイアス電圧を、正電圧であり、且つ、上限値よりも低い電圧に決定するステップ
とを具備する。
半導体基板（１１）がシリコン基板である場合、（ｄ）ステップにおいて、ＰＭＯＳトランジスタ（１７）の基板バイアス電圧が、最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定されることが好ましい。より好ましくは、ＰＭＯＳトランジスタ（１７）の基板バイアス電圧は、最低基板バイアス電圧から１．０Ｖを減じた電圧より高いように決定される。
本発明の他の観点では、半導体基板（４１）と、半導体基板（４１）に形成されたディープＰウェル（４２）と、ディープＰウェル（４２）に形成されたＮウェル（１３）及びＰウェル（１４）と、半導体基板（４１）の表面部に形成された半導体層（１５）と、半導体層（１５）とディープＰウェル（４２）との間に形成され、半導体層（１５）とディープＰウェル（４２）とを電気的に分離する埋め込み絶縁層（１６）とを含み、Ｎウェル（１３）とＰウェル（１４）との間にｐｎ接合が形成され、半導体層（１５）のＮウェル（１３）に対向する位置にＰＭＯＳトランジスタ（１７）が形成され、半導体層（１５）のＰウェル（１４）に対向する位置にＮＭＯＳトランジスタ（１８）が形成された半導体装置の動作調整方法が提供される。当該動作調整方法は、
（ａ）ソース−ゲート間電圧が０Ｖである場合のＰＭＯＳトランジスタ（１７）のドレイン電流−基板バイアス電圧特性を得るステップと、
（ｂ）ドレイン電流−基板バイアス電圧特性から、ＰＭＯＳトランジスタ（１７）がオンになる最高の基板バイアス電圧である最高基板バイアス電圧を得るステップと、
（ｃ）ＮＭＯＳトランジスタ（１８）の基板バイアス電圧の下限値を、最高基板バイアス電圧にｐｎ接合のビルトインポテンシャルを加えた電圧として決定するステップと、
（ｄ）ＰＭＯＳトランジスタ（１７）の基板バイアス電圧を、負電圧であり、且つ、下限値よりも高い電圧に決定するステップとを具備する。
半導体基板（４１）がシリコン基板である場合、（ｄ）ステップにおいて、ＮＭＯＳトランジスタ（１８）の基板バイアス電圧が、最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、最高基板バイアス電圧に１．２Ｖを加えた電圧より低くなるように決定されることが好ましく、最高基板バイアス電圧に１．０Ｖを加えた電圧より低くなるように決定されることがより好ましい。
本発明の更に他の観点では、半導体装置（１０）が、半導体基板（１１）と、半導体基板（１１）に形成されたディープＮウェル（１２）と、ディープＮウェル（１２）に形成されたＮウェル（１３）と、ディープＮウェル（１２）に形成されたＰウェル（１４）と、半導体基板（１１）の表面部に形成された半導体層（１５）と、半導体層（１５）とディープＮウェル（１２）との間に形成され、半導体層（１５）をディープＮウェル（１２）から電気的に分離する埋め込み絶縁層（１６）とを備えている。Ｎウェル（１３）とＰウェル（１４）との間にはｐｎ接合が形成されている。また、半導体層（１５）のＮウェル（１３）に対向する位置にＰＭＯＳトランジスタ（１７）が形成され、半導体層（１５）のＰウェル（１４）に対向する位置にＮＭＯＳトランジスタ（１８）が形成されている。半導体装置（１０）が第１モードに設定されると、ＰＭＯＳトランジスタ（１７）の基板バイアス電圧が第１電圧に設定される。半導体装置（２０）が第２モードに設定されると、ＰＭＯＳトランジスタ（１７）の基板バイアス電圧が第１電圧より高い第２電圧に設定される。この第２電圧は、正電圧であり、且つ、ソース−ゲート間電圧が０Ｖである場合にＮＭＯＳトランジスタ（１８）がオンになる最低の基板バイアス電圧である最低基板バイアス電圧からｐｎ接合のビルトインポテンシャルを減じた電圧よりも低い。
半導体基板（１１）がシリコン基板である場合、第２電圧が、最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、最低基板バイアス電圧から０．７Ｖを減じた電圧より低いことが好ましい。より好ましくは、第２電圧が、最低基板バイアス電圧から１．０Ｖを減じた電圧より高い。
半導体装置。
本発明の更に他の観点では、半導体装置（２０）が、半導体基板（４１）と、半導体基板（４１）に形成されたディープＰウェル（４２）と、ディープＰウェル（４２）に形成されたＮウェル（１３）と、ディープＰウェル（４２）に形成されたＰウェル（１４）と、半導体基板（４１）の表面部に形成された半導体層（１５）と、半導体層（１５）とディープＰウェル（４２）との間に形成され、半導体層（１５）をディープＰウェル（４２）から電気的に分離する埋め込み絶縁層（１６）とを備える。Ｎウェル（１３）とＰウェル（１４）との間にはｐｎ接合が形成されている。半導体層（１５）のＮウェル（１３）に対向する位置にＰＭＯＳトランジスタ（１７）が形成され、半導体層（１５）のＰウェル（１４）に対向する位置にＮＭＯＳトランジスタ（１８）が形成されている。半導体装置（２０）が第１モードに設定されるとＮＭＯＳトランジスタ（１８）の基板バイアス電圧が第１電圧に設定される。半導体装置（２０）が第２モードに設定されるとＮＭＯＳトランジスタ（１８）の基板バイアス電圧が第１電圧より低い第２電圧に設定される。第２電圧が、負電圧であり、且つ、ソース−ゲート間電圧が０Ｖである場合にＰＭＯＳトランジスタ（１７）がオンになる最高の基板バイアス電圧である最高基板バイアス電圧にｐｎ接合のビルトインポテンシャルを加えた電圧よりも高い。
半導体基板（４１）がシリコン基板である場合、第２電圧は、最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、最高基板バイアス電圧に１．２Ｖを加えた電圧より低いことが好ましい。より好ましくは、第２電圧は、最高基板バイアス電圧に１．０Ｖを加えた電圧より低い。
本発明によれば、ＳＯＩデバイスにおいて消費電力の低減と放射線耐性の維持の両方を実現するための技術を提供することができる。
一実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置のレイアウトを概念的に示す平面図である。 基板バイアス電圧ＶＢｐ（＞０）がＮウェルに供給され、基板バイアス電圧ＶＢｎ（＜０）がＰウェルに供給されている場合のＮウェル及びＰウェルのエネルギーバンド構造を示すエネルギーバンド図である。 Ｐウェルに放射線が入射した場合のＮウェル及びＰウェルのエネルギーバンド構造を示すエネルギーバンド図である。 ＮＭＯＳトランジスタのドレイン電流−基板バイアス電圧特性の一例を示すグラフである。 ＮＭＯＳトランジスタのドレイン電流−ゲート電圧特性の一例を示すグラフである。 本実施形態における半導体装置の変形例の構成を示す断面図である。 本実施形態における半導体装置の構成が適用された集積回路装置の構成の一例を示すブロック図である。
図１は、本発明の一実施形態における半導体装置１０の構成を示す断面図である。本実施形態の半導体装置１０は、ＳＯＩデバイスとして構成されている。より具体的には、半導体基板１１にディープＮウェル１２が形成され、そのディープＮウェル１２にＮウェル１３と、Ｐウェル１４とが形成されている。本実施形態では、半導体基板１１としてｐ型基板が使用される。ただし、半導体基板１１としてはｎ型基板を用いることもできる。また、ディープＮウェル１２、及び、Ｎウェル１３は、ｎ型不純物がドープされたｎ型半導体領域であり、Ｐウェル１４はｐ型不純物がドープされたｐ型半導体領域である。Ｎウェル１３とＰウェル１４とは互いに隣接しており、Ｎウェル１３とＰウェル１４の境界にはｐｎ接合が形成されている。
半導体基板１１の表面部には半導体層１５が設けられており、半導体層１５の下方に埋め込み酸化膜１６が形成されている。本実施形態では、半導体基板１１がシリコンで形成されており、半導体層１５もシリコンで形成されている。埋め込み酸化膜１６は、酸化シリコンで形成されている。埋め込み酸化膜１６は、半導体層１５を、半導体基板１１の埋め込み酸化膜１６の下方に形成されているディープＮウェル１２（及びディープＮウェル１２に形成されているＮウェル１３及びＰウェル１４）から電気的に分離する。
半導体層１５にはＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８とが形成される。図１には、一つのＰＭＯＳトランジスタ１７と、一つのＮＭＯＳトランジスタ１８のみが図示されているが、実際には、多くのＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８が形成され得る。ＰＭＯＳトランジスタ１７は、埋め込み酸化膜１６を挟んでＮウェル１３に対向する位置に形成されており、ＮＭＯＳトランジスタ１８は、埋め込み酸化膜１６を挟んでＰウェル１４に対向する位置に形成されている。
ＰＭＯＳトランジスタ１７は、ｐ＋領域２１、２２と、ｎ−ボディ領域２３と、ゲート絶縁膜２４とゲート電極２５とを備えている。ｐ＋領域２１、２２は、ＰＭＯＳトランジスタ１７のソース及びドレインとして用いられる半導体領域であり、ｐ型不純物が高濃度にドープされている（heavily doped）。また、ｎ−ボディ領域２３は、ＰＭＯＳトランジスタ１７のチャネルが形成される半導体領域であり、ｎ型不純物がドープされている。なお、ｎ−ボディ領域２３の代わりに、不純物がドープされない半導体領域がボディ領域として用いられてもよい。ゲート絶縁膜２４は、ｎ−ボディ領域２３の上面に形成され、ゲート電極２５は、ゲート絶縁膜２４の上面に形成されている。
ＮＭＯＳトランジスタ１８は、ｎ＋領域２６、２７と、ｐ−ボディ領域２８と、ゲート絶縁膜２９とゲート電極３０とを備えている。ｎ＋領域２６、２７は、ＮＭＯＳトランジスタ１８のソース及びドレインとして用いられる半導体領域であり、ｎ型不純物が高濃度にドープされている。また、ｐ−ボディ領域２８は、ＮＭＯＳトランジスタ１８のチャネルが形成される半導体領域であり、ｐ型不純物がドープされている。なお、ｐ−ボディ領域２８の代わりに、不純物がドープされない半導体領域がボディ領域として用いられてもよい。ゲート絶縁膜２９は、ｐ−ボディ領域２８の上面に形成され、ゲート電極３０は、ゲート絶縁膜２９の上面に形成されている。
隣接するＭＯＳトランジスタ（１７、１８）は、分離絶縁膜１９によって分離されている。分離絶縁膜１９は、例えば、ＳＴＩ（shallow trench isolation）技術によって形成されてもよい。
半導体装置１０は、更に、埋め込み酸化膜１６と分離絶縁膜１９とを貫通するタップコンタクト３１、３２を備えている。タップコンタクト３１は、Ｎウェル１３に到達するように形成されており、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＮウェル１３に供給するために用いられる。一方、タップコンタクト３２は、Ｐウェル１４に到達するように形成されており、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＰウェル１４に供給するために用いられる。
なお、図１では、タップコンタクト３１、３２が、それぞれ、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８に近接して設けられているように図示されているが、実際には、タップコンタクト３１、３２は、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８から離れて位置し得ることに留意されたい。図２は、本実施形態の半導体装置１０のレイアウトの例を示す平面図である。例えば、図２に図示されているように、特定方向（図２では、Ｙ軸方向）に延伸するようにＮウェル１３及びＰウェル１４が形成され、ＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８がＹ軸方向に並んで配置され、タップコンタクト３１、３２が、それぞれ、Ｎウェル１３及びＰウェル１４の両端部に設けられている場合を考えよう。図２に図示されているレイアウトでは、Ｎウェル１３の上方にＰＭＯＳトランジスタ１７がＹ軸方向に２列に並んで配置され、Ｐウェル１４の上方にＮＭＯＳトランジスタ１８がＹ軸方向に２列に並んで配置されている。このような配置では、Ｎウェル１３の中央付近に設けられているＰＭＯＳトランジスタ１７については、タップコンタクト３１からの距離が離れており、Ｐウェル１４の中央付近に設けられているＮＭＯＳトランジスタ１８については、タップコンタクト３２からの距離が離れている。なお、図２にはディープＮウェル１２が図示されていないが、Ｎウェル１３及びＰウェル１４は、同一のディープＮウェル１２に形成されているものとして理解されたい。
図１、図２に図示されている構成の半導体装置１０は、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐを基板バイアス電圧ＶＢｐによって制御し、ＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎを基板バイアス電圧ＶＢｎによって制御することで、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の性能の向上と、消費される電力の低減を両立させることができる。例えば、半導体装置１０を高速に動作させることが必要な場合（例えば、半導体装置１０を通常動作モードで動作させる場合）には、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが０Ｖ又は負電圧に設定され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが０Ｖ又は正電圧に設定される。これにより、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐ及びＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎの絶対値を小さくし、半導体装置１０を高速に動作させることが可能になる。その一方で、消費電力を低減させる場合（例えば、半導体装置１０を消費電力低減モードで動作させる場合）には、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが正電圧に設定され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが負電圧に設定される。これにより、ＰＭＯＳトランジスタ１７の閾値電圧ＶＴｐ及びＮＭＯＳトランジスタ１８の閾値電圧ＶＴｎの絶対値を大きくし、消費電力を低減させることができる。
基板バイアス電圧ＶＢｐ、ＶＢｎによるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の閾値電圧の制御は、埋め込み酸化膜１６の膜厚が薄い場合に特に有効である。近年のＳＯＩデバイスでは、埋め込み酸化膜１６の膜厚が、１０−２５ｎｍの範囲にあることもあり、このような場合には基板バイアス電圧ＶＢｐ、ＶＢｎによるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の閾値電圧の制御の効果が大きい。なお、最近のＳＯＩデバイスの技術動向からは、埋め込み酸化膜１６の膜厚が更に薄くなる（１０ｎｍ未満になる）ことも想定されることに留意されたい。
消費電力を低減するためには、半導体装置１０を消費電力低減モードで動作させる場合に、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ（＞０）を高くし、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎ（＜０）を低くすることが有効である。しかしながら、発明者は、消費電力を低減するためにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ（＞０）を過剰に高くすると、放射線（例えば、中性子）が半導体装置１０に入射したときにＮＭＯＳトランジスタ１８の誤動作が発生することがあるということを見出した。
図３は、基板バイアス電圧ＶＢｐ（＞０）がＮウェル１３に供給され、基板バイアス電圧ＶＢｎ（＜０）がＰウェル１４に供給されている場合のＮウェル１３及びＰウェル１４のエネルギーバンド構造を示すエネルギーバンド図である。Ｎウェル１３のフェルミ準位は、接地レベル（０Ｖ）よりも｜ＶＢｐ｜だけ低い位置にあり、Ｐウェル１４のフェルミ準位は、接地レベル（０Ｖ）よりも｜ＶＢｎ｜だけ高い位置にある。なお、図１の断面構造から理解されるように、ディープＮウェル１２とＮウェル１３とは低抵抗で電気的に接続されていると考えてよいから、ディープＮウェル１２とＮウェル１３の電位は、同一である。
半導体装置１０のＮウェル１３又はＰウェル１４に放射線が入射すると、当該Ｎウェル１３又はＰウェル１４において電子正孔対が発生する。電子正孔対が発生しても、Ｎウェル１３の上方に形成されているＰＭＯＳトランジスタ１７は影響を受けにくい。これは、発生した電子がＮウェル１３に集められても、Ｎウェル１３の電位は変動しにくいからである。ディープＮウェル１２とＮウェル１３とは低抵抗で電気的に接続されているので、Ｎウェル１３に集められた電子は、ディープＮウェル１２に流出する。よって、Ｎウェル１３に電子が集められても、Ｎウェル１３の上方に形成されているＰＭＯＳトランジスタ１７の動作には影響を及ぼしにくい。
一方、Ｐウェル１４については、図４に図示されているように、Ｐウェル１４の電位が上昇し、Ｐウェル１４の上方に形成されているＮＭＯＳトランジスタ１８に影響を及ぼし得る。留意すべきことは、放射線の入射により電子正孔対が発生した場合に、電子と正孔とで挙動が異なることである。放射線により発生した電子はＮウェル１３を介してディープＮウェル１２に流出するので、Ｎウェル１３及びＰウェル１４の電位に影響を及ぼさない。一方で、放射線の入射により発生した正孔は、Ｐウェル１４の電位の上昇に寄与し得る。これは、Ｐウェル１４に集められた正孔が流出可能な経路は、Ｐウェル１４に接続されているタップコンタクト３１のみに限定されるからである。Ｐウェル１４に正孔が集められると、Ｐウェル１４の電位が上昇する事態が発生し得る。特に、Ｐウェル１４のタップコンタクト３２から離れた位置においては、Ｐウェル１４の電位の上昇が顕著になり得る。
Ｐウェル１４の電位の上昇の結果、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスＶｆが印加される事態が発生し得る。図４においては、順方向バイアスが記号“＋Ｖｆ”として図示されている。シングルイベント効果の議論では、ｐｎ接合に順方向バイアスになり得ることが知られているので、このような事態が発生するという前提は妥当である。そして、Ｐウェル１４の電位が更に上昇すると、ＮＭＯＳトランジスタ１８が本来的にはオフすべきとき（例えば、ＮＭＯＳトランジスタ１８のソース−ゲート間電圧が０Ｖに設定されるとき）でも、ＮＭＯＳトランジスタ１８がオンしてしまう。これは、半導体装置１０が誤動作し得ることを意味している。
発明者らは、このようなメカニズムによって半導体装置の誤動作が発生し得ることを、ＳＲＡＭ（static random access memory）のソフトエラー率の検証によって確認した。発明者らは、図２に図示されているような、特定方向に延伸して形成されているＮウェル及びＰウェルにＳＲＡＭのメモリセルを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成されたＳＲＡＭについて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの基板バイアス電圧ＶＢｐ、ＶＢｎとエラー発生率との関係を調べた。基板バイアス電圧ＶＢｐ、ＶＢｎが０Ｖである場合には、ＳＢＵ（single bit upset）や、小規模な島状のＭＢＵ（multi bit upset）が見られた。一方、基板バイアス電圧ＶＢｐ、ＶＢｎが、それぞれ、２Ｖ、−２Ｖである場合には、Ｎウェル、Ｐウェルに接続されたタップコンタクトから離れた位置において、Ｎウェル、Ｐウェルが延伸する方向に連続するビットエラーが発生した。この結果は、上記のメカニズムと整合するものであった。
発明者が着目したことは、Ｎウェル１３に特定の基板バイアス電圧ＶＢｐが与えられた場合にＰウェル１４の電位の最高値は、概ね、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐとＰウェル１４との間に形成されているｐｎ接合のビルトインポテンシャルφｂｉの和ＶＢｐ＋φｂｉと考えてよいということである。Ｐウェル１４の電位が上昇して正電位になると、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスが印加されることになる。このような場合、Ｐウェル１４の電位は、最高でも、Ｎウェル１３の電位とｐｎ接合のビルトインポテンシャルφｂｉの和にしかならないと考えてよい。なお、当業者には理解されるように、ビルトインポテンシャルφｂｉは、Ｎウェル１３とＰウェル１４とを形成する材料で決定され、Ｎウェル１３とＰウェル１４とがシリコンで形成される場合には０．７Ｖである。
発明者は、この現象を利用することで、放射線耐性を維持できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値を決定可能であることを見出した。Ｐウェル１４の電位が最高値ＶＢｐ＋φｂｉになってもＮＭＯＳトランジスタ１８がオンしないようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定すれば、ＮＭＯＳトランジスタ１８の誤動作を抑制し、放射線耐性を維持できる。つまり、ＮＭＯＳトランジスタ１８のドレイン電流−基板バイアス電圧特性から、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を決定し、
ＶＢｐ＋φｂｉ＜ＶＢｎ（ＯＮ） ・・・（１ａ）
を満たすように、即ち、
ＶＢｐ＜ＶＢｎ（ＯＮ）−φｂｉ ・・・（１ｂ）
を満たすように、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定すれば、放射線耐性を維持できる。式（１ｂ）は、放射線耐性を維持できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値がＶＢｎ（ＯＮ）−φｂｉであることを意味している。したがって、半導体装置１０の消費電力を低減させ、且つ、放射線耐性を維持するためには、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＶＢｎ（ＯＮ）−φｂｉより低い正電圧に設定することが有効である。
放射線耐性を維持しながら消費電力をなるべく低減するためには、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐをＶＢｎ（ＯＮ）−φｂｉより低い範囲でＶＢｎ（ＯＮ）−φｂｉに近づけることが望ましい。例えば、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを下記式（２）で表される範囲：
０＜ＶＢｎ（ＯＮ）−φｂｉ−ＶＣＯＮＳＴ１＜ＶＢｐ＜ＶＢｎ（ＯＮ）−φｂｉ ・・・（２）
に設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。ここで、ＶＣＯＮＳＴ１は、消費電力を考慮して決定される所定の正電圧であり、ＶＣＯＮＳＴ１を小さくするほど消費電力を低減することができる。
Ｎウェル１３とＰウェル１４とがシリコンで形成される場合（即ち、半導体基板１１としてシリコン基板が用いられる場合）にはビルトインポテンシャルφｂｉが０．７Ｖであるから、式（２）から、消費電力の低減と放射線耐性の維持の両方を実現するＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの範囲（単位：Ｖ）を規定する下記（３）が得られる。
ＶＢｎ（ＯＮ）−０．７−ＶＣＯＮＳＴ１＜ＶＢｐ＜ＶＢｎ（ＯＮ）−０．７ ・・・（３）
消費電力の観点からＶＣＯＮＳＴ１＝０．５（Ｖ）と設定されるのであれば、式（３）から下記式（４ａ）が得られる：
ＶＢｎ（ＯＮ）−１．２＜ＶＢｐ＜ＶＢｎ（ＯＮ）−０．７ ・・・（４ａ）
また、消費電力の観点からＶＣＯＮＳＴ１＝０．３（Ｖ）と設定されるのであれば、式（３）から下記式（４ｂ）が得られる：
ＶＢｎ（ＯＮ）−１．０＜ＶＢｐ＜ＶＢｎ（ＯＮ）−０．７ ・・・（４ｂ）
更に、消費電力の観点からＶＣＯＮＳＴ１＝０．２（Ｖ）と設定されるのであれば、式（３）から下記式（４ｃ）が得られる：
ＶＢｎ（ＯＮ）−０．９＜ＶＢｐ＜ＶＢｎ（ＯＮ）−０．７ ・・・（４ｃ）
以上の議論から理解されるように、半導体基板１１としてシリコン基板が用いられる場合には、式（４ａ）、より好ましくは式（４ｂ）、更に好ましくは式（４ｃ）を満足するようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。
半導体装置１０の実際の設計や運用においては、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）が既知ではないことがある。このような場合には、下記の動作調整方法の手順を実行することにより、基板バイアス電圧ＶＢｎ（ＯＮ）を決定し、更に、消費電力の低減と放射線耐性の維持の両方を実現できるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを決定することができる。
ステップＳ０１：
まず、ソース−ゲート間電圧Ｖｇｓが０Ｖである場合について、ＮＭＯＳトランジスタ１８のドレイン電流−基板バイアス電圧特性が取得される。図５は、得られたドレイン電流−基板バイアス電圧特性の一例を示している。ドレイン電流−基板バイアス電圧特性は、適宜の方法によって取得可能である。例えば、ドレイン電流−基板バイアス電圧特性は、ＮＭＯＳトランジスタ１８のドレイン電流−ゲート電圧特性から読み取ってもよい。図６は、ドレイン電流−基板バイアス電圧特性の取得に用いることができるドレイン電流−ゲート電圧特性の一例を示している。図６には、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを−１．２Ｖから１．２Ｖの範囲で０．２Ｖ刻みで変化させた場合に得られるＮＭＯＳトランジスタ１８のドレイン電流−ゲート電圧特性が図示されている。図６に図示されているドレイン電流−ゲート電圧特性が与えられた場合には、ソース−ゲート間電圧Ｖｇｓが０Ｖである場合について各基板バイアス電圧ＶＢｎのドレイン電流Ｉｄを読み取れば、読み取った値に基づいて、ＮＭＯＳトランジスタ１８のドレイン電流−基板バイアス電圧特性を得ることができる。
ステップＳ０２：
ステップＳ０１で得られたドレイン電流−基板バイアス電圧特性から、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を決定する。一般的には、ＮＭＯＳトランジスタ１８のドレイン電流Ｉｄが１×１０−６Ａ／μｍになったときにＮＭＯＳトランジスタ１８はオン状態になったものと判断されるので、本実施形態においても、ＮＭＯＳトランジスタ１８のドレイン電流Ｉｄが１×１０−６Ａ／μｍになる基板バイアス電圧ＶＢｎが、基板バイアス電圧ＶＢｎ（ＯＮ）として決定される。ステップＳ０２で得られているドレイン電流−基板バイアス電圧特性における基板バイアス電圧の範囲が、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）を含んでいない場合には、基板バイアス電圧ＶＢｎ（ＯＮ）は、外挿によって決定してもよい。なお、基板バイアス電圧ＶＢｎ（ＯＮ）は、ソース−ゲート間電圧Ｖｇｓが０Ｖである場合（即ち、ＮＭＯＳトランジスタ１８が本来はオフされるべき場合）について得られていることに留意されたい。
ステップＳ０３：
ステップＳ０２で決定された、ＮＭＯＳトランジスタ１８がオンになる最低の基板バイアス電圧ＶＢｎ（ＯＮ）から、放射線耐性を維持可能なＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値を決定する。上述のように、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値は、ＶＢｎ（ＯＮ）−φｂｉであり、特に、半導体基板１１がシリコン基板である場合にはＶＢｎ（ＯＮ）−０．７（Ｖ）である。
ステップＳ０４：
ステップＳ０３で決定されたＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐの上限値と、消費電力の要求仕様とから、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐが決定される。ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを、ＶＢｎ（ＯＮ）−φｂｉより低い正電圧に設定すれば、半導体装置１０の消費電力を低減させ、且つ、放射線耐性を維持することができる。また、半導体基板１１としてシリコン基板が用いられる場合には、式（４ａ）〜（４ｃ）のいずれかの条件を満たすようにＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを設定することで、半導体装置１０の消費電力を一層に低減させることができる。
上記の議論と同様の議論は、図７に図示されているような、半導体基板４１にディープＰウェル４２が形成された半導体装置２０についても成立する。なお、ディープＰウェル４２は、ｐ型不純物がドープされたｐ型半導体領域である。図７には、半導体基板４１としてｎ型基板が用いられている構造が図示されている。ただし、半導体基板４１としてｐ型基板を用いてもよい。
ただし、図７の構成では、放射線の入射により発生した電子がＮウェル１３に集められた場合におけるＰＭＯＳトランジスタ１７の誤動作が問題になる。図３、図４の議論との対比により理解されるように、図７に図示されている半導体装置２０の構成では、放射線の入射により発生した電子がＮウェル１３に集められた場合にＮウェル１３の電位が低下し得る。これは、Ｎウェル１３から電子が流出する経路がタップコンタクト３１しか存在しないからである。Ｎウェル１３の電位が低下すると、ＰＭＯＳトランジスタ１７が本来的にはターンオフすべきとき（例えば、ＰＭＯＳトランジスタ１７のソース−ゲート間電圧が０Ｖに設定されるとき）でも、ＰＭＯＳトランジスタ１７がオンしてしまう。これは、半導体装置２０が誤動作し得ることを意味している。
ただし、Ｎウェル１３の電位が低下した場合には、Ｎウェル１３とＰウェル１４との間に形成されるｐｎ接合に順方向バイアスが印加されるので、このような場合、Ｎウェル１３の電位は、最低でも、Ｐウェル１４の電位からビルトインポテンシャルφｂｉを減じた電位にしかならない。
この現象を利用することで、放射線耐性を維持できるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値を決定可能である。Ｎウェル１３の電位が最低値ＶＢｎ−φｂｉになってもＰＭＯＳトランジスタ１７がオンしないようにＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定すれば、放射線耐性を維持できる。つまり、ＰＭＯＳトランジスタ１７のドレイン電流−基板バイアス電圧特性から、ＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）を決定し（なお、基板バイアス電圧ＶＢｐ（ＯＮ）は負電圧である）、
ＶＢｐ（ＯＮ）＜ＶＢｎ−φｂｉ ・・・（５ａ）
を満たすように、即ち、
ＶＢｎ＞ＶＢｐ（ＯＮ）＋φｂｉ ・・・（５ｂ）
を満たすように、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定すれば、放射線耐性を維持できる。式（５ｂ）は、放射線耐性を維持できるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値がＶＢｐ（ＯＮ）＋φｂｉであることを意味している。したがって、半導体装置２０の消費電力を低減させ、且つ、放射線耐性を維持するためには、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＶＢｐ（ＯＮ）＋φｂｉより高い負電圧に設定することが有効である。
放射線耐性を維持しながら消費電力をなるべく低減するためには、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎをＶＢｐ（ＯＮ）＋φｂｉより高い範囲でＶＢｐ（ＯＮ）＋φｂｉに近づけることが望ましい。例えば、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを下記式（６）で表される範囲：
ＶＢｐ（ＯＮ）＋φｂｉ＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋φｂｉ＋ＶＣＯＮＳＴ２＜０ ・・・（６）
に設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。ここで、ＶＣＯＮＳＴ２は、消費電力を考慮して決定される所定の正電圧であり、ＶＣＯＮＳＴ２を小さくするほど消費電力を低減することができる。
Ｎウェル１３とＰウェル１４とがシリコンで形成される場合（即ち、半導体基板４１としてシリコン基板が用いられる場合）にはビルトインポテンシャルφｂｉが０．７Ｖであるから、式（６）から、消費電力の低減と放射線耐性の維持の両方を実現するＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの範囲（単位：Ｖ）を規定する下記（７）が得られる。
ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋０．７＋ＶＣＯＮＳＴ２ ・・・（７）
消費電力の観点からＶＣＯＮＳＴ２＝０．５（Ｖ）と設定されるのであれば、式（７）から下記式（８ａ）が得られる：
ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋１．２ ・・・（８ａ）
また、消費電力の観点からＶＣＯＮＳＴ２＝０．３（Ｖ）と設定されるのであれば、式（７）から下記式（８ｂ）が得られる：
ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋１．０ ・・・（８ｂ）
更に、消費電力の観点からＶＣＯＮＳＴ２＝０．２（Ｖ）と設定されるのであれば、式（７）から下記式（８ｃ）が得られる：
ＶＢｐ（ＯＮ）＋０．７＜ＶＢｎ＜ＶＢｐ（ＯＮ）＋０．９ ・・・（８ｃ）
図７に図示されている構成の半導体装置２０について、半導体基板４１としてシリコン基板が用いられる場合には、式（８ａ）、より好ましくは式（８ｂ）、更に好ましくは式（８ｃ）を満足するようにＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを設定することで、消費電力の低減と放射線耐性の維持の両方を実現することができる。
図７に図示されている半導体装置２０についても、上述された半導体装置１０の動作設定方法と同様の方法により、消費電力の低減と放射線耐性の維持の両方を実現するためのＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを決定することができる。具体的には、以下の手順によってＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが決定される。まず、ソース−ゲート間電圧Ｖｇｓが０Ｖである場合についてのＰＭＯＳトランジスタ１７のドレイン電流−基板バイアス電圧特性を取得する（ステップＳ０１）。取得されたドレイン電流−基板バイアス電圧特性から、ソース−ゲート間電圧Ｖｇｓが０Ｖである場合にＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）を決定する（ステップＳ０２）。決定された、ＰＭＯＳトランジスタ１７がオンになる最高の基板バイアス電圧ＶＢｐ（ＯＮ）から、放射線耐性を維持可能なＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値を決定する（ステップＳ０３）。上述のように、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐの下限値は、ＶＢｐ（ＯＮ）＋φｂｉであり、特に、半導体基板１１がシリコン基板である場合にはＶＢｐ（ＯＮ）＋０．７（Ｖ）である。更に、決定されたＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎの下限値と、消費電力の要求仕様とから、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが決定される（ステップＳ０４）。
本実施形態の半導体装置１０、２０の構成及び動作調整方法は、特に、基板バイアス電圧を調節可能に構成された集積回路装置に適用することが好適である。図８は、このような構成の集積回路装置５０の構成を概略的に示すブロック図である。
図８の集積回路装置５０は、少なくとも、２つの動作モード：通常動作モード（第１モード）と消費電力低減モード（第２モード）とを有している。消費電力低減モードにおいては、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを制御することにより、消費電力が低減される。
集積回路装置５０は、主回路５１と、基板バイアス電圧生成回路５２と、レジスタ５３と、不揮発性メモリ５４と、インターフェース５５と、制御回路５６とを備えている。
主回路５１は、ユーザが希望する機能を実現するための回路群を含んでいる。例えば、ＳＲＡＭコアが主回路５１として用いられてもよい。集積回路装置５０が集積化される半導体基板が、ｐ型基板である場合、主回路５１には、図１に図示されている半導体装置１０が集積化される。また、集積回路装置５０が集積化される半導体基板が、ｎ型基板である場合、主回路５１には、図７に図示されている半導体装置２０が集積化される。
基板バイアス電圧生成回路５２は、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐと、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎとを主回路５１に供給する。ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、主回路５１のＮウェル１３に供給され、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐは、主回路５１のＰウェル１４に供給される。
レジスタ５３は、集積回路装置５０の動作を制御するレジスタ値を保持する。レジスタ５３に保持されるレジスタ値は、下記のレジスタ値を含んでいる。
（ａ）通常動作モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを指定するレジスタ値
（ｂ）通常動作モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを指定するレジスタ値
（ｃ）消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐを指定するレジスタ値
（ｄ）消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを指定するレジスタ値
レジスタ５３は、インターフェース５５を通じて外部装置からアクセス可能であり、レジスタ値を書き換えることで、ＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを調節することができる。
不揮発性メモリ５４は、集積回路装置５０の起動時にレジスタ５３に設定すべきレジスタ値を不揮発的に保持する。集積回路装置５０を起動した直後においては、上記（ａ）〜（ｄ）のレジスタ値は、不揮発性メモリ５４に格納されているレジスタ値に設定されることになる。不揮発性メモリ５４は、インターフェース５５を通じて外部装置からアクセス可能であり、不揮発性メモリ５４にレジスタ値を書き込むことで、集積回路装置５０の起動時にレジスタ５３に設定すべきレジスタ値を設定することができる。これは、集積回路装置５０を起動時にレジスタ５３に設定すべき上記（ａ）〜（ｄ）のレジスタ値、言い換えれば、通常動作モードにおけるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐ、ＶＢｎ、及び、消費電力低減モードにおけるＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｐ、ＶＢｎが、外部装置から設定可能であることを意味している。
インターフェース５５は、外部装置との間でデータ通信を行うために用いられる。インターフェース５５は、レジスタ５３に設定すべきレジスタ値を外部から受け取り、レジスタ５３のレジスタ値を外部から受け取ったレジスタ値に書き換える機能を有している。また、インターフェース５５は、不揮発性メモリ５４に設定すべきレジスタ値を外部から受け取り、不揮発性メモリ５４のレジスタ値を外部から受け取ったレジスタ値に書き換える機能を有している。
制御回路５６は、集積回路装置５０に含まれる様々な回路群の動作を制御する。制御回路５６は、主回路５１及び基板バイアス電圧生成回路５２に制御信号を供給して主回路５１及び基板バイアス電圧生成回路５２の動作を制御する。基板バイアス電圧生成回路５２に供給される制御信号は、集積回路装置５０の動作モードを示す動作モード設定信号を含んでおり、基板バイアス電圧生成回路５２は、動作モード設定信号に応じてＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを設定する。
このように構成された集積回路装置５０は、下記のように動作する。
集積回路装置５０が起動されると、不揮発性メモリ５４に記憶されているレジスタ値がレジスタ５３に書き込まれる。これにより、通常動作モード及び消費電力低減モードのそれぞれにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎが設定される。
基板バイアス電圧生成回路５２は、制御回路５６から受け取った動作モード設定信号に指定されている動作モードに応じてＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐ及びＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎを生成し、生成した基板バイアス電圧ＶＢｐ、ＶＢｎを、主回路５１のＮウェル１３、Ｐウェル１４に供給する。消費電力低減モードに設定された場合のＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、正電圧であり、且つ、通常動作モードに設定された場合の基板バイアス電圧ＶＢｐよりも高い。また、消費電力低減モードに設定された場合のＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、負電圧であり、且つ、通常動作モードに設定された場合の基板バイアス電圧ＶＢｎよりも低い。
集積回路装置５０が、図１に図示されている半導体装置１０の構成を採用している場合（即ち、ｐ型基板である半導体基板１１にディープＮウェル１２を形成する構成を採用している場合）、消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、ＶＢｎ（ＯＮ）−φｂｉより低い正電圧に設定される。消費電力低減モードにおけるＰＭＯＳトランジスタ１７の基板バイアス電圧ＶＢｐは、式（４ａ）を満たすように、より好ましくは式（４ｂ）、更に好ましくは式（４ｃ）を満たすように設定することが望ましい。
一方、集積回路装置５０が、図７に図示されている半導体装置２０の構成を採用している場合（即ち、ｎ型基板である半導体基板４１にディープＰウェル４２を形成する構成を採用している場合）、消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、ＶＢｐ（ＯＮ）＋φｂｉより高い負電圧に設定される。消費電力低減モードにおけるＮＭＯＳトランジスタ１８の基板バイアス電圧ＶＢｎは、式（８ａ）を満たすように、より好ましくは式（８ｂ）、更に好ましくは式（８ｃ）を満たすように設定することが望ましい。
以上に述べられた動作によれば、集積回路装置５０について、消費電力の低減と放射線耐性の維持との両方を実現することができる。
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されない。本発明が種々の変更と共に実施され得ることは、当業者には理解されよう。
１０、２０：半導体装置
１１ ：半導体基板
１２ ：ディープＮウェル
１３ ：Ｎウェル
１４ ：Ｐウェル
１５ ：半導体層
１６ ：埋め込み酸化膜
１７ ：ＰＭＯＳトランジスタ
１８ ：ＮＭＯＳトランジスタ
１９ ：分離絶縁膜
２１、２２：ｐ＋領域
２３ ：ｎ−ボディ領域
２４ ：ゲート絶縁膜
２５ ：ゲート電極
２６、２７：ｎ＋領域
２８ ：ｐ−ボディ領域
２９ ：ゲート絶縁膜
３０ ：ゲート電極
３１、３２：タップコンタクト
４１ ：半導体基板
４２ ：ディープＰウェル
５０ ：集積回路装置
５１ ：主回路
５２ ：基板バイアス電圧生成回路
５３ ：レジスタ
５４ ：不揮発性メモリ
５５ ：インターフェース
５６ ：制御回路

Claims (13)

  1. 半導体基板と、前記半導体基板に形成されたディープＮウェルと、前記ディープＮウェルに形成されたＮウェル及びＰウェルと、前記半導体基板の表面部に形成された半導体層と、前記半導体層と前記ディープＮウェルとの間に形成され、前記半導体層と前記ディープＮウェルとを電気的に分離する埋め込み絶縁層とを含み、前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法であって、
    （ａ）ソース−ゲート間電圧が０Ｖである場合の前記ＮＭＯＳトランジスタのドレイン電流−基板バイアス電圧特性を得るステップと、
    （ｂ）前記ドレイン電流−基板バイアス電圧特性から、前記ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧を得るステップと、
    （ｃ）前記ＰＭＯＳトランジスタの基板バイアス電圧の上限値を、前記最低基板バイアス電圧から前記ｐｎ接合のビルトインポテンシャルを減じた電圧として決定するステップと、
    （ｄ）前記ＰＭＯＳトランジスタの基板バイアス電圧を、正電圧であり、且つ、前記上限値よりも低い電圧に決定するステップ
    とを具備する
    半導体装置の動作調整方法。
  2. 請求項１に記載の動作調整方法であって、
    前記半導体基板がシリコン基板であり、
    前記（ｄ）ステップにおいて、前記ＰＭＯＳトランジスタの前記基板バイアス電圧が、前記最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定される
    半導体装置の動作調整方法。
  3. 請求項１に記載の動作調整方法であって、
    前記半導体基板がシリコン基板であり、
    前記（ｄ）ステップにおいて、前記ＰＭＯＳトランジスタの前記基板バイアス電圧が、前記最低基板バイアス電圧から１．０Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低くなるように決定される
    半導体装置の動作調整方法。
  4. 請求項１に記載の動作調整方法であって、
    前記（ａ）ステップは、
    複数の基板バイアス電圧について前記ＮＭＯＳトランジスタのドレイン電流−ゲート電圧特性を得るステップと、
    前記複数の基板バイアス電圧のそれぞれについて、ソース−ゲート間電圧が０Ｖである場合の前記ＮＭＯＳトランジスタのドレイン電流を読み取ることにより前記ドレイン電流−基板バイアス電圧特性を得るステップ
    とを含む
    半導体装置の動作調整方法。
  5. 半導体基板と、前記半導体基板に形成されたディープＰウェルと、前記ディープＰウェルに形成されたＮウェル及びＰウェルと、前記半導体基板の表面部に形成された半導体層と、前記半導体層と前記ディープＰウェルとの間に形成され、前記半導体層と前記ディープＰウェルとを電気的に分離する埋め込み絶縁層とを含み、前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成された半導体装置の動作調整方法であって、
    （ａ）ソース−ゲート間電圧が０Ｖである場合の前記ＰＭＯＳトランジスタのドレイン電流−基板バイアス電圧特性を得るステップと、
    （ｂ）前記ドレイン電流−基板バイアス電圧特性から、前記ＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧を得るステップと、
    （ｃ）前記ＮＭＯＳトランジスタの基板バイアス電圧の下限値を、前記最高基板バイアス電圧に前記ｐｎ接合のビルトインポテンシャルを加えた電圧として決定するステップと、
    （ｄ）前記ＰＭＯＳトランジスタの基板バイアス電圧を、負電圧であり、且つ、前記下限値よりも高い電圧に決定するステップ
    とを具備する
    半導体装置の動作調整方法。
  6. 請求項５に記載の動作調整方法であって、
    前記半導体基板がシリコン基板であり、
    前記（ｄ）ステップにおいて、前記ＮＭＯＳトランジスタの前記基板バイアス電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．２Ｖを加えた電圧より低くなるように決定される
    半導体装置の動作調整方法。
  7. 請求項５に記載の動作調整方法であって、
    前記半導体基板がシリコン基板であり、
    前記（ｄ）ステップにおいて、前記ＮＭＯＳトランジスタの前記基板バイアス電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．０Ｖを加えた電圧より低くなるように決定される
    半導体装置の動作調整方法。
  8. 半導体基板と、
    前記半導体基板に形成されたディープＮウェルと、
    前記ディープＮウェルに形成されたＮウェルと、
    前記ディープＮウェルに形成されたＰウェルと、
    前記半導体基板の表面部に形成された半導体層と、
    前記半導体層と前記ディープＮウェルとの間に形成され、前記半導体層を前記ディープＮウェルから電気的に分離する埋め込み絶縁層と
    とを備える半導体装置であって、
    前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、
    前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、
    前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成され、
    前記半導体装置が第１モードに設定されると前記ＰＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定され、
    前記半導体装置が第２モードに設定されると前記ＰＭＯＳトランジスタの基板バイアス電圧が前記第１電圧より高い第２電圧に設定され、
    前記第２電圧が、正電圧であり、且つ、ソース−ゲート間電圧が０Ｖである場合に前記ＮＭＯＳトランジスタがオンになる最低の基板バイアス電圧である最低基板バイアス電圧から前記ｐｎ接合のビルトインポテンシャルを減じた電圧よりも低い
    半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記半導体基板がシリコン基板であり、
    前記第２電圧が、前記最低基板バイアス電圧から１．２Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低い
    半導体装置。
  10. 請求項８に記載の半導体装置であって、
    前記半導体基板がシリコン基板であり、
    前記第２電圧が、前記最低基板バイアス電圧から１．０Ｖを減じた電圧より高く、前記最低基板バイアス電圧から０．７Ｖを減じた電圧より低い
    半導体装置。
  11. 半導体基板と、
    前記半導体基板に形成されたディープＰウェルと、
    前記ディープＰウェルに形成されたＮウェルと、
    前記ディープＰウェルに形成されたＰウェルと、
    前記半導体基板の表面部に形成された半導体層と、
    前記半導体層と前記ディープＰウェルとの間に形成され、前記半導体層を前記ディープＰウェルから電気的に分離する埋め込み絶縁層と
    とを備える半導体装置であって、
    前記Ｎウェルと前記Ｐウェルとの間にｐｎ接合が形成され、
    前記半導体層の前記Ｎウェルに対向する位置にＰＭＯＳトランジスタが形成され、
    前記半導体層の前記Ｐウェルに対向する位置にＮＭＯＳトランジスタが形成され、
    前記半導体装置が第１モードに設定されると前記ＮＭＯＳトランジスタの基板バイアス電圧が第１電圧に設定され、
    前記半導体装置が第２モードに設定されると前記ＮＭＯＳトランジスタの基板バイアス電圧が前記第１電圧より低い第２電圧に設定され、
    前記第２電圧が、負電圧であり、且つ、ソース−ゲート間電圧が０Ｖである場合に前記ＰＭＯＳトランジスタがオンになる最高の基板バイアス電圧である最高基板バイアス電圧に前記ｐｎ接合のビルトインポテンシャルを加えた電圧よりも高い
    半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記半導体基板がシリコン基板であり、
    前記第２電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．２Ｖを加えた電圧より低い
    半導体装置。
  13. 請求項１１に記載の半導体装置であって、
    前記半導体基板がシリコン基板であり、
    前記第２電圧が、前記最高基板バイアス電圧に０．７Ｖを加えた電圧より高く、前記最高基板バイアス電圧に１．０Ｖを加えた電圧より低い
    半導体装置。
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