JP4739289B2 - 半導体集積回路 - Google Patents
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Description
ここでVFBはフラットバンド電圧、ΦFPは真性半導体と不純物等を含んだ半導体のフェルミ電位の差、QBはチャネル下の空乏層の単位面積当たりの電荷量、Coはゲート酸化膜の単位面積当たりの容量であり、次式で与えられる。
εはゲート絶縁膜の誘電率、Toxはゲート酸化膜厚である。したがって、図5に示す通り、ゲート酸化膜厚Toxが厚いほどしきい値Vthは上昇する。
2 SRAM領域
33 メモリセル
41、42 ビット線
42、47 グローバルビット線
62、63 DRAMメモリセル
72、73 出力MOS
81 論理回路領域
82 SRAM領域
83 DRAM領域
84 入出力回路領域
90 半導体基板
91、93、95 Pウエル
92、84、96 Nウエル
101 薄膜の低しきい値のNMOSトランジスタ
102 薄膜の低しきい値のPMOSトランジスタ
103 薄膜の高しきい値のNMOSトランジスタ
104 薄膜の高しきい値のPMOSトランジスタ
105 厚膜の高しきい値のNMOSトランジスタ
106 厚膜の高しきい値のPMOSトランジスタ
123 薄膜の高しきい値のNMOSトランジスタ
124 薄膜の高しきい値のPMOSトランジスタ
Claims (2)
- 第1の電源電圧で動作する論理回路と、上記第1の電源電圧より大きい第2の電源電圧で動作するデータ入出力回路とを有し、
第1の厚さのゲート酸化膜を持ち、第1しきい値電圧を持つ第1NMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第1しきい値電圧よりも大きい第2しきい値電圧を持つ第2NMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、第3しきい値電圧を持つ第1PMOSトランジスタと、
上記第1の厚さのゲート酸化膜を持ち、上記第3しきい値電圧の絶対値よりも絶対値の大きい第4しきい値電圧を持つ第2PMOSトランジスタと、
上記第1の厚さより厚い第2の厚さのゲート酸化膜を持ち、上記第2NMOSトランジスタのチャネルの不純物量が同一として形成され、上記第2しきい値電圧よりも大きい第5しきい値電圧を持つ第3NMOSトランジスタと、
上記第2の厚さのゲート酸化膜を持ち、上記第2PMOSトランジスタのチャネルの不純物量が同一として形成され、上記第3しきい値電圧の絶対値よりも絶対値の大きい第6しきい値電圧を持つ第3PMOSトランジスタとを有し、
上記論理回路は、上記第1NMOSトランジスタと上記第1PMOSトランジスタで構成される第1CMOS論理ゲートと、上記第2NMOSトランジスタと上記第2PMOSトランジスタで構成される第2CMOS論理ゲートとを含み、
上記データ入出力回路は、上記第3NMOSトランジスタと上記第3PMOSトランジスタで構成される第3CMOS論理ゲートを含むことを特徴とする半導体集積回路。 - 請求項1において、
上記半導体集積回路は、SRAMメモリセルとSRAM周辺回路とを含むSRAMを有し、
上記SRAM周辺回路は上記論理回路であり、デコーダおよびワードドライバを含み、
上記デコーダおよびワードドライバは、上記第1CMOS論理ゲートで構成され、
上記SRAMメモリセルは、上記第2NMOSトランジスタおよび上記第2PMOSトランジスタで構成されることを特徴とする半導体集積回路。
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