KR100667909B1 - 비휘발성 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 임베디드 반도체 장치에서 쓰기와 지우기를 반복할 수 있는 비휘발성 메모리기능을 제공하는 비휘발성 반도체 메모리 장치에 관한 것이다. 이를 위한 본 발명의 비휘발성 반도체 메모리 장치는 반도체 기판; 상기 반도체 기판에 형성된 제 1 활성 영역 및 제 2 활성 영역을 분리하는 소자 분리 영역; 상기 제 1 활성 영역에 형성된 제 1 절연막을 매개로 형성된 트랜지스터 전극; 상기 제 1 활성 영역에 형성된 제 2 절연막을 매개로 형성된 제 1 커패시터 전극; 및 상기 제 2 활성 영역에 형성된 제 3 절연막을 매개로 형성되어 상기 트랜지스터 전극 및 상기 제 1 커패시터 전극에 전기적으로 연결된 제 2 커패시터 전극을 포함한다.
비휘발성, 메모리, 센스 트랜지스터
Description
도 1은 종래의 비휘발성 반도체 메모리 장치의 셀 구조를 보여주는 단면도.
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치의 셀(cell) 레이아웃(layout).
도 3은 도 2의 AA'선 단면도.
도 4는 도 2의 BB'선 단면도.
도 5는 도 2에 표시된 본 발명의 비휘발성 반도체 메모리 장치의 셀을 기호로 보여주는 회로도.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치의 셀 레이아웃.
*도면의 주요부분에 대한 부호의 설명*
10, 100 : 반도체 기판 120 : 트랜지스터 전극
130 : 제 1 커패시터 전극 140 : 제 2 커패시터 전극
150, 160 : 금속라인 170 : 선택 트랜지스터 전극
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 임베디드 반도체 장치에서 쓰기와 지우기를 반복할 수 있는 비휘발성 메모리기능을 제공하는 비휘발성 반도체 메모리 장치에 관한 것이다.
디지털기기의 사용이 증가하면서 정보를 저장하기 위한 기억 장치는 필수적인 기능으로서, 특히 정보의 쓰기/지우기를 반복할 수 있는 비휘발성 반도체 메모리(non-volatile memory) 장치는 그 사용이 점점 증가하는 추세에 있다.
비휘발성 메모리 기능을 가지는 임베디드(embedded) 반도체 장치는, 메모리 소자와 이를 구동하기 위한 로직(logic) 회로를 단일칩으로 함께 구현한 것이며, 로직 반도체 제조 기술과 비휘발성 메모리 장치의 제조 기술을 접목하여 제조된다.
도 1은 종래의 비휘발성 반도체 메모리 장치의 셀 구조를 보여주는 단면도이다.
도 1에 도시된 바와 같이, 종래의 비휘발성 반도체 메모리 장치는, 반도체 기판(10)에 제 1 절연막(20)인 터널링 산화막을 매개로 플로팅 전극(30)이 형성되어 있고, 플로팅 전극(30) 상에 제 2 절연막(40)을 매개로 컨트롤 전극(50)을 적층한 구조로 형성되어 있다.
이렇게 이중 게이트 구조를 가지는 스택 게이트 형태의 셀 구조를 적용한 종 래의 비휘발성 반도체 메모리 장치가 임베디드 반도체 장치의 비휘발성 메모리로 사용되는 경우에, 비휘발성 메모리 셀을 형성하기 위하여 로직 회로 공정에 터널링 산화막 형성, 플로팅 전극(30) 형성, 플로팅 전극 상에 제 2 절연막(40)을 형성하고 컨트롤 전극(50)을 형성하는 등의 추가의 공정이 필수적이다. 이로 인하여 공정이 복잡해지고 원가가 증가하는 문제가 있다.
또한 집적도가 증가함에 따라 적층한 형태의 비휘발성 메모리 셀을 사용하는 경우, 토폴로지(topology)의 과도한 증가로 인하여 후속 공정에서 평탄화가 어려워지고, 공정의 난이도가 더욱 증가하는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 적층된 전극 구조를 가지지 않으면서, 종래의 로직 회로 제조 공정과 함께 사용할 수 있는 비휘발성 반도체 메모리 장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치는, 반도체 기판; 상기 반도체 기판에 형성된 제 1 활성 영역 및 제 2 활성 영역을 분리하는 소자 분리 영역; 상기 제 1 활성 영역에 제 1 절연막을 매개로 형성된 트랜지스터 전극; 상기 제 1 활성 영역에 제 2 절연막을 매개로 형성된 제 1 커패시터 전극; 및 상기 제 2 활성 영역에 제 3 절연막을 매개로 형성되어 상기 트랜지스터 전극 및 상기 제 1 커패시터 전극에 전기적으로 연결된 제 2 커패시터 전극을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 절연막의 두께는 상기 제 2 절연막의 두께보다 크고, 상기 제 2 커패시터 전극은 상기 제 2 활성 영역의 내부에 형성된 것을 특징으로 한다.
상기 제 1 절연막과 상기 제 3 절연막의 두께는 동일하고, 상기 제 1 절연막과 상기 제 3 절연막은 동시에 형성된 것을 특징으로 한다.
상기 트랜지스터 전극 및 상기 제 1 커패시터 전극은 금속라인에 의해서 상기 제 2 커패시터 전극에 연결된 것을 특징으로 한다.
상기 제 1 활성 영역에 제 4 절연막을 매개로 형성된 선택 트랜지스터 전극을 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 장치의 셀(cell) 레이아웃(layout)이고, 도 3은 도 2의 AA'선 단면도이고, 도 4는 도 2의 BB'선 단면도이다.
도 2 내지 도 4에 도시된 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치는, 반도체 기판(100), 소자 분리 영역(110), 트랜지스터(transistor) 전극 (120), 제 1 커패시터 전극(130) 및 제 2 커패시터 전극(140)을 포함한다.
반도체 기판(100)은 전기적 소자가 형성되는 기판으로서, 예를 들어 실리콘 기판과 같이 반도체 특성을 가지는 재질로 형성되어 반도체 제조 공정을 통하여 전기적 소자가 형성되는 지지대 역할을 한다.
소자 분리 영역(110)은, 반도체 기판(100)에 전기적 소자가 형성되는 활성 영역을 전기적으로 분리하는 기능을 가지며, 반도체 기판(100)에 형성된 소자 분리 영역(110)에 의해서 제 1 활성 영역(111)과 제 2 활성 영역(113)이 전기적으로 분리된다. 또한, 반도체 소자의 집적도가 증가함에 따라 소자 분리 영역(110)은 STI(Shallow Trench Isolation) 공정에 의해서 형성하는 것이 바람직하다.
트랜지스터 전극(120)은, 제 1 활성 영역(111)에 형성된 제 1 절연막(121)을 매개로 제 1 절연막(121) 위에 형성된 트랜지스터의 게이트 전극으로서, 제 1 활성 영역(111)에 트랜지스터를 형성한다.
제 1 커패시터 전극(130)은, 제 1 활성 영역(111)에 형성된 제 2 절연막(131)을 매개로 제 2 절연막(131) 위에 형성된 커패시터의 게이트 전극으로서, 제 1 활성 영역(111)에 제 1 커패시터를 형성한다. 이때, 제 1 절연막(121)의 두께는 제 2 절연막(131)의 두께보다 더 두꺼운 것으로서, 예를 들어 제 1 절연막(121)은 200 ~ 1000 Å 정도의 범위를 가지는 산화막이고, 제 2 절연막(131)은 60 ~ 150 Å 정도의 범위를 가지는 산화막이다.
그리고, 제 1 커패시터 전극(130)을 형성하는 공정에서 두께가 얇은 제 2 절연막(131)에 손상을 주지 않도록 제 1 커패시터 전극(130)은 제 2 절연막(131)의 경계에서 여유를 두어 연장된 경계를 가진다.
그리고, 제 1 커패시터와 반도체 기판(100)이 공유하는 제 1 활성 영역(111)의 접합은 트랜지스터의 드레인(drain, 115)을 형성하고, 트랜지스터 전극(120)을 기준으로 드레인(115)에 대응하는 제 1 활성 영역(111)의 접합은 트랜지스터의 소스(source, 117)를 형성한다. 이때, 형성된 트랜지스터는 n 채널 트랜지스터로서, 드레인(115) 및 소스(source)도 n형 접합을 형성하는 것이 바람직하다.
제 2 커패시터 전극(140)은, 제 2 활성 영역(113)에 형성된 제 3 절연막(141)을 매개로 형성된 커패시터의 게이트 전극으로서, 제 2 활성 영역(113)에 제 2 커패시터를 형성한다. 이때, 제 2 커패시터 전극(140)은 트랜지스터 전극(120) 및 제 1 커패시터 전극(130)과 전기적으로 연결되고, 바람직하게는 금속라인(metal line, 150, 160)에 의해서 연결된다.
그리고, 제 2 커패시터 전극(140)은 제 2 활성 영역(113)의 내부에 형성되어 소자 분리 영역(110)과 중첩되지 않도록 배치하여 기생 커패시턴스를 감소시키는 것이 바람직하다. 제 3 절연막(141)은 제 1 절연막(121)과 동시에 형성되고, 제 2 커패시터 전극(140)도 트랜지스터 전극(120)과 동시에 형성되어 제조 공정을 간단히 하는 것이 바람직하다. 따라서, 제 3 절연막(141)의 두께는 제 1 절연막(121)의 두께와 동일한 산화막이다.
그리고, 트랜지스터 전극(120), 제 1 커패시터 전극(130) 및 제 2 커패시터 전극(140)은 폴리실리콘으로 형성하는 것이 바람직하다.
도 5는 도 2에 표시된 본 발명의 비휘발성 반도체 메모리 장치의 셀을 기호 로 보여주는 회로도이다.
도 2 내지 도 5를 참조하여, 본 발명의 비휘발성 반도체 메모리 장치의 기능 및 동작을 설명한다. 본 발명의 적용 예로서 도 2에 도시된 본 발명의 비휘발성 반도체 메모리 장치가 임베디드 반도체 소자의 비휘발성 메모리의 셀로 사용되는 것이 바람직하다. 이 경우에 임베디드 반도체 소자의 제조 공정에 사용되는 공정을 이용하여 추가의 공정 없이 본 발명의 비휘발성 반도체 메모리 장치를 구현하는 것이 가능한 장점이 있다.
본 발명의 비휘발성 반도체 메모리 장치의 셀은 총 3개의 전기적 소자를 포함하는데, 트랜지스터는 고전압의 NMOS 트랜지스터로서, 드레인(drain) 및 소스(source)를 포함한 센스(sense) 트랜지스터(200) 역할을 하고, 제 1 커패시터 전극(130)과 제 2 절연막(131)으로 형성된 제 1 커패시터는, 전자의 터널링(tunneling) 윈도우(window)로 사용될 저전압 게이트 산화막(oxide)을 사용한 제 1 모스(MOS) 커패시터(=터널링 게이트)(300)이다.
그리고, 제 2 커패시터 전극(140)과 제 3 절연막(141)으로 형성된 제 2 커패시터는, 쓰기/지우기 동작시 컨트롤 게이트 즉, n-접합(junction)에 인가된 전압을 커플링(coupling) 시키기 위한 고전압 게이트 산화막을 사용한 제 2 모스(MOS) 커패시터(=컨트롤 게이트)(400)이고, 컨트롤 게이트는, 고전압 소자의 소스/드레인으로 사용되는 이온주입(ion implant)을 이용한 n-접합으로 연결되어 비휘발성 반도체 메모리 장치의 워드 라인(word line) 역할을 수행한다.
컨트롤 게이트의 n-접합은, 메모리 셀의 쓰기/지우기 시 인가되는 전압을 제 2 모스 커패시터를 이용하여 커플링(coupling) 시키며, 커플링된 전압은 연결된 금속라인(150, 160)을 통하여 저전압 게이트 산화막 상단의 제 1 커패시터 전극(130)에 전달된다. 이때, 전달된 전압은 드레인단에 인가된 전압에 따라서 터널링 산화막(=저전압 게이트 산화막) 양단에 걸리게 되며, 셀의 쓰기/지우기 동작을 수행한다.
쓰기/지우기 동작 시에는 소스(117) 쪽을 플로팅(floating)하여 센스 트랜지스터(200)를 통한 전류 통로는 차단된다. 이후 읽기(read) 동작 시에는 쓰기/지우기 동작에 의해서 F-N 터널링 현상으로 서로 연결된 트랜지스터 전극, 제 1 커패시터 전극 및 제 2 커패시터 전극인 폴리실리콘 내에 전자가 채워지거나 또는 빠져나간 상태가 된다.
폴리실리콘에 채워지거나 빠져나간 전자는, 센스 트랜지스터(200)의 게이트 아래 채널(channel)의 퍼텐셜(potential) 차이를 나타내며, 센스 트랜지스터(200)의 채널을 인버전(inversion)시키는 전압이 변화됨으로서, 쓰기 상태와 지우기 상태의 두 가지 상태를 가지게 된다.
예를 들어, 셀의 지우기 동작의 경우, n-접합에 연결된 워드라인 메탈에 10 ~ 15 V의 고전압을 인가하면, n-접합에 연결된 컨트롤 게이트의 하단 n-접합은 모스 커패시터 커플링이 일어나며, 커플링된 전압은 커플링 비(coupling ratio)에 의해서 적정 전압이 금속라인에 연결되어 터널링 게이트인 제 1 커패시터 전극에 전달된다.
커플링 비가 약 70% 인 경우, 7.0 ~ 10.5 V 가 터널링 산화막인 제 2 절연막 (131)의 상단에 전달되는데, 이때, 드레인(115)에 연결된 비트라인(bit line)에 그라운드(ground) 전압(Vss)이 외부에서 전달되며, 산화막의 두께가 약 100 Å이 존재하는 경우 약 7.0 ~ 10.5 MeV의 전압이 걸리게 된다.
터널링 산화막의 양단에 수직 방향으로 전기장이 인가되며, F-N 터널링 현상에 의하여 n-접합 쪽에 있던 전자는 커플링된 양의(positive) 전압에 이끌려서 폴리실리콘으로 터널링된다. 이후 센스 트랜지스터(200)를 통하여 셀의 문턱(threshold) 전압을 측정하는 경우, 폴리실리콘으로 터널링된 전자에 의해서 폴리실리콘 게이트 아래에 채널을 인버전 시키기 위한 전압이 더 커지기 때문에 문턱 전압은 높아진다.
일반적인 STI 공정을 사용한 필드(filed)의 경우, 폴리실리콘을 이용하여 필드(field)를 지날 때, 기생(parasitic) 필드 트랜지스터가 형성되며, 이 트랜지스터의 항복(breakdown) 전압과 문턱 전압은 약 12 ~ 18 V 정도로, 일반적인 용도로 사용하기에 문제가 없으나, 약 20 V 내외의 높은 전압이 인가되는 경우 누설 전류, 커플링 비 감소, 항복전압 감소(강하), 필드 인버전 등 문제 발생 소지가 있다.
따라서, 본 발명에서 플로팅된 폴리실리콘 간의 연결은, 기생 필드 트랜지스터 특성을 향상시키기 위하여 터널링 산화막의 폴리실리콘 및 센스 트랜지스터(200)의 폴리실리콘을 플로팅 게이트의 폴리실리콘과 금속으로 연결하여 폴리실리콘 대비 쓰기/지우기 동작시 발생될 수 있는 항복 전압 감소 및 필드 인버전 문제를 해결한다.
또한, 메모리 셀의 접합은 고전압에 의한 접합의 항복을 방지하기 위하여, n+ 접합의 경우 폴리실리콘과 일정거리를 띄운 구조를 사용하며, 소스의 경우 접지 레벨의 전압만 인가하기 때문에 종래의 저전압 접합과 동일한 구조를 갖는다.
n+ 드레인 접합의 아래에는 전기장을 완화시키기 위한 n-접합인 고전압용 n- 이온주입 및 드라이브인(drive-in) 열(thermal) 공정을 이용한 n- 접합이 있다. 이 모든 구조는 종래의 고전압 소자에 사용하던 공정을 그대로 이용한다.
컨트롤 게이트에 사용되는 제 2 커패시터의 경우, 일반적으로는 필드 산화막 쪽으로 폴리실리콘이 연장되나, 본 발명에서는 필드 산화막에서 폴리실리콘과의 사이에서 발생되는 기생 커패시턴스를 줄이기 위하여 활성영역 안쪽에서 폴리 식각이 되도록 하였으며, 터널링 산화막의 상단에 존재하는 제 1 커패시터 전극은, 제 2 절연막인 얇은 산화막에 공정 진행시 발생될 수 있는 플라스마에 의한 손상(damage)을 줄이기 위하여 필드 영역으로 연장하여 금속라인과 연결시킨다.
임베디드 반도체 장치에 본 발명의 비휘발성 반도체 메모리 장치가 사용되는 경우, 제 1 절연막 및 제 3 절연막은 고전압 트랜지스터의 절연막과 동일한 공정으로 형성하고, 제 2 절연막은 저전압 트랜지스터의 절연막과 동일한 공정으로 형성되기 때문에 별도의 공정 추가 없이 본 발명의 비휘발성 반도체 메모리 장치를 가지는 임베디드 반도체 장치의 구현이 가능하다.
또한, 쓰기/지우기 동작 시 전자의 터널링을 수행하는 터널링 산화막의 형성은, 기존 임베디드 고전압 공정에서 고전압과 저전압용 이중 게이트(dual gate)를 형성하는 마스크 공정을 그대로 사용한다. 즉, 웨이퍼 전면에 고전압용 두꺼운 게이트 산화막(200 ~ 1000 Å)을 열산화 공정의 방법으로 성장시키며, 이후 마스크를 이용한 선택적 습식 식각을 적용하여 저전압 지역(저전압 N/PMOS 소자)을 웨이퍼 표면이 드러나도록 선택적 식각시킨다. 이때 터널링 산화막의 터널링 윈도우 지역도 동시에 식각된다.
이후 얇은 게이트 산화막을 열산화 공정 방법으로 산화시킨다. 따라서, 터널링 윈도우 지역 및 저전압 소자 부분에는 예를 들어 60 ~ 150 Å 게이트 산화막이 형성되며, 나머지 고전압 소자 지역은 기존 두꺼운 게이트 산화막에 얇은 게이트 산화 공정시 추가로 성장되는 산화막이 더해지게 된다.
상기 공정을 통하여 성장되는 터널링 산화막은 저전압 산화막과 동일한 두께를 가지며, 마스크를 사용한 선택적 식각시 터널링 윈도우의 크기는, 커플링 비를 고려하여 가로/세로 크기가 예를 들어 0.4 ~ 1.2 ㎛ 정도가 되도록 한다.
이상에서 설명한 공정을 참조하면, 본 발명의 비휘발성 반도체 메모리 장치는, 종래의 임베디드 반도체 장치에서 로직 회로를 제작하는데 필요한 공정을 진행하면서 동시에 제조되는 장점이 있기 때문에, 비휘발성 반도체 메모리 장치를 제작하기 위한 추가의 공정이 필요하지 않다.
또한 도 3 및 도 4의 단면도에서 보인 것처럼 단일층의 전극을 사용하기 때문에 토폴로지가 증가하지 않아서 후속 평탄화 공정이나 금속 배선 공정이 용이해진다.
도 5를 참조하여, 본 발명의 비휘발성 반도체 메모리 장치의 단위 셀에 대한 쓰기/지우기/읽기 동작에 대한 설명을 개시한다.
우선 지우기 동작 특성은, 워드라인을 통하여 약 12 ~ 18 V의 Vpp(고전압)을 인가하며, 인가된 Vpp는 제 2 커패시터인 컨트롤 커패시터(400)에 커플링되어 제 1 커패시터인 터널링 커패시터(300)의 상부에 전달된다. 이때, 센스 트랜지스터(200)의 소스 노드는 플로팅이기 때문에 트랜지스터로의 전류 통로는 형성되지 않는다. 드레인 노드에는 접지 전압 즉, 0 V가 인가되기 때문에 터널링 커패시터(300)의 양단에는 수직 방향의 전기장이 발생된다. 이 전기장에 의하여 드레인단의 전자가 F-N 터널링이 발생되며, 플로팅 노드로 전자(charge)가 저장된다.
즉, 플로팅 노드로 전자가 주입되는 경우, 주입된 전자에 의하여 센스 트랜지스터(200)의 문턱 전압은 높아지기 때문에 채널을 역전시키기 어렵게 되며, 따라서 읽기 전압을 인가하여도 소스/드레인 간 셀 전류는 흐르지 않는다.
쓰기 동작의 경우, 워드라인을 통하여 접지 전압인 0 V가 인가되며, 인가된 Vss는 컨트롤 커패시터(400)에 커플링되어 터널링 커패시터(300)의 상부에 전달된다. 역시 센스 트랜지스터(200)의 소스 노드는 플로팅되기 때문에 트랜지스터의 전류 통로가 형성되지 않는다. 또한 드레인 노드에는 12 ~ 18 V의 고전압을 인가하며, 인가된 전압은 터널링 커패시터(300)의 하단에 커플링 되어, 터널링 커패시터(300)의 양단에는 워드라인 전압 및 드레인 전압에 의해서 수직 방향의 전기장이 발생된다. 이 전기장에 의해서 폴리실리콘에 존재하는 전자가 드레인 전압에 이끌리어 비트라인 쪽으로 빠지게 된다.
그리고, 이로 인하여 문턱 전압이 낮아져서 읽기 전압을 인가하는 경우, 플로팅 게이트의 전위가 채널을 충분히 인버전시키며, 소스/드레인간 전위차에 의해서 셀 전류가 흐르게 된다.
읽기 동작의 경우에는 일반적인 모스 트랜지스터의 동작과 유사하게 비트라인으로 1.8 ~ 5.0 V의 Vdd 전압을 인가하며, n- 접합으로 이루어진 워드라인에도 동일한 전압을 인가하여 소스/드레인간의 셀 전류를 감지한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치의 셀(cell) 레이아웃(layout)이다. 도 6은 도 2와 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.
도 6에 도시된 바와 같이 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치는 일실시예의 비휘발성 반도체 메모리 장치에서 제 1 활성 영역(111)을 연장하여 제 4 절연막을 매개로 폴리실리콘으로 형성된 선택 트랜지스터 전극(170)을 추가로 형성한 구조를 가지고 있다.
이때, 제 4 절연막을 제 1 절연막과 동시에 형성하여 공정의 추가 없이 선택 트랜지스터 전극(170)을 형성하는 것이 바람직하다. 그리고 소스(117)에 대응하는 추가된 선택 트랜지스터 전극(170)의 제 1 활성 영역(111)의 접합은 드레인(115)을 형성한다. 선택 트랜지스터 전극(170)에 의해서 선택 트랜지스터가 형성된다.
선택 트랜지스터는, 선택 트랜지스터 전극(170)에 인가된 전압에 의해서 드레인(115)에 인가되는 전압이 선택적으로 터널링 커패시터에 인가되도록 조절한다.
이때, 선택 트랜지스터는 비트라인을 통하여 인가되는 드레인 전압을 선택하는 스위치 기능을 가지는 트랜지스터로서, 특정한 바이트 선택의 기능을 가지는 비휘발성 반도체 메모리 장치를 제공한다. 다른 기능이나 동작은 상기에서 설명한 본 발명의 일시시예와 동일하다.
이상에서, 본 발명의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 특허청구 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치는 적층된 전극 구조를 가지지 않으면서, 임베디드 반도체 장치에서 로직 회로 제조 공정과 함께 동시에 제조하여 추가의 공정 없이 제작할 수 있기 때문에 제작이 용이하고 원가가 절감되는 효과가 있다.
Claims (7)
- 반도체 기판;상기 반도체 기판에 형성된 제 1 활성 영역 및 제 2 활성 영역을 분리하는 소자 분리 영역;상기 제 1 활성 영역에 제 1 절연막을 매개로 형성된 트랜지스터 전극;상기 제 1 활성 영역에 제 2 절연막을 매개로 형성된 제 1 커패시터 전극; 및상기 제 2 활성 영역에 제 3 절연막을 매개로 형성되어 상기 트랜지스터 전극 및 상기 제 1 커패시터 전극에 전기적으로 연결된 제 2 커패시터 전극을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 1 절연막의 두께는 상기 제 2 절연막의 두께보다 큰 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 1 절연막과 상기 제 3 절연막의 두께는 동일한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 1 절연막과 상기 제 3 절연막은 동시에 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 2 커패시터 전극은 상기 제 2 활성 영역의 내부에 형성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 트랜지스터 전극 및 상기 제 1 커패시터 전극은 금속라인에 의해서 상기 제 2 커패시터 전극에 연결된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 1 활성 영역에 제 4 절연막을 매개로 형성된 선택 트랜지스터 전극을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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