JP2013165466A - プログラマブルロジックスイッチ - Google Patents

Abstract

【課題】 小さなチップ面積で誤動作の発生を防止するプログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態によるプログラマブルロジックスイッチは、第１配線に接続され第１制御信号を受ける第１端子と、第２配線に接続され第１信号が入力される第２端子と、第３配線に接続され信号を出力する第３端子とを有する第１不揮発メモリと、前記第１配線に接続され前記第１制御信号を受ける第４端子と、第４配線に接続され第２信号が入力される第５端子と、前記第３配線に接続され信号を出力する第６端子とを有する第２不揮発メモリと、前記第３配線に接続された少なくとも１つのトランジスタとを有し、前記第３配線に接続されるトランジスタはいずれもゲート電極が前記第３配線に接続される。
【選択図】 図１

Description

本発明の実施形態はプログラマブルロジックスイッチに関する。

プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ（Field Programmable Gate Array）などに用いられる。

従来のＦＰＧＡに用いられるプログラマブルロジックスイッチは、ＳＲＡＭなどの揮発性メモリを用いている。このため、メモリに保存されたデータは電源を切ると消えてしまう。したがって、再度電源が投入されたときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的にＳＲＡＭは６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡではチップ面積が大きくなるという問題があった。

この問題に対して、不揮発性のフラッシュメモリを用いるプログラマブルロジックスイッチが知られている。特許文献１に記載のＦＰＧＡのメモリセルは、直列に接続された第１の不揮発メモリ素子と第２の不揮発メモリ素子を含む。第１の不揮発メモリ素子のゲートと第２の不揮発メモリ素子のゲートは、共通の配線（control voltage line）に接続されている。第１の不揮発メモリ素子と第２の不揮発メモリ素子の間の接点はメモリセルの出力ノードＱとしてふるまう。各メモリセルの出力ノードＱには、プログラマブルロジックのスイッチングトランジスタと、Ｎ−ＭＯＳトランジスタが接続される。メモリセルがオペレーションモードのとき、第１の不揮発メモリ素子と第２の不揮発メモリ素子のいずれか一方が消去状態、他方が書き込み状態である。第１の不揮発メモリ素子と第２の不揮発メモリ素子の一方のソースに０Ｖ、他方のソースに電源電圧（例えば３Ｖ）を印加する。これにより、第１の不揮発メモリ素子と第２の不揮発メモリ素子のどちらが書き込み状態であるかに応じて、スイッチングトランジスタがオン／オフする。

このメモリセルがプログラミングモードの場合、第１および第２の不揮発メモリ素子のゲートに第１の書き込み電圧（７Ｖ）、書き込み状態にしたい方の不揮発メモリ素子のソースに第２の書き込み電圧（４Ｖ）、他方の不揮発メモリ素子のソースに０Ｖが入力される。また、このときＮ−ＭＯＳトランジスタはＯＮにされ、このＮ−ＭＯＳトランジスタを介して、ノードＱには０Ｖが印加される。これにより書き込み状態にしたい不揮発メモリ素子のソースドレイン間には電位差が生じて、不揮発メモリ素子への書き込みが行われる。

このメモリセルが消去オペレーションモードの場合、第１および第２の不揮発メモリ素子のゲートに第１の消去電圧（−６Ｖ）、第１および第２の不揮発メモリ素子のソースに０Ｖが入力される。また、このときＮ−ＭＯＳトランジスタはＯＮにされ、このＮ−ＭＯＳトランジスタを介して、ノードＱには第２の消去電圧（４Ｖ）が印加される。これにより第１の不揮発メモリ素子のドレインとゲートの電位差および、第２の不揮発メモリ素子のドレインとゲートの電位差は１０Ｖとなる。この電位差を用いて２つの不揮発メモリ素子の蓄積膜から電子を引き抜く。

しかしながら、特許文献１に記載のメモリセルでは、以下のような問題がある。第１に、このメモリセルでは、一方の不揮発メモリ素子のみに書き込むことを実現するために、Ｎ−ＭＯＳトランジスタが設けられている。そのため、チップ面積が増加し、チップのコストが増加する。第２に、このメモリセルのスイッチングトランジスタのゲートに電源電圧を与えようとしたときに、Ｎ−ＭＯＳトランジスタのドレインの接合容量も充電しなければならず、電圧の伝達に時間を要する。そのため、メモリセルの動作速度が低下する。第３に、メモリセルが消去オペレーションモードの場合に、ノードＱからスイッチングトランジスタのゲートに第２の消去電圧（４Ｖ）が印加されるが、スイッチングトランジスタの基板電位は０Ｖであるため、スイッチングトランジスタのゲート絶縁膜は第２の消去電圧を与えても壊れないだけの十分な膜厚を有する必要がある。不揮発メモリ素子からデータを消去するために大きな第２の消去電圧を用いる場合には、スイッチングトランジスタのゲート絶縁膜の膜厚が厚くなり、スイッチングトランジスタの動作速度が低下する。第４に、メモリセルが消去オペレーションモードの場合とプログラミングモードの場合とで、Ｎ−ＭＯＳトランジスタのソースに印加する電圧が異なる。また、Ｎ−ＭＯＳトランジスタをオン状態にするためにはソースとゲートの電位差を閾値電圧（Ｖｔｈ）以上にしなければならないため、Ｎ−ＭＯＳトランジスタのゲートに印加する電圧の大きさも消去オペレーションモードの場合とプログラミングモードの場合とで異なる。このため、複数種類の電圧の電源が必要となる。

米国特許６００２６１０号公報

本発明は、小さなチップ面積で誤動作の発生を防止するプログラマブルロジックスイッチを提供することを目的とする。

上記目的を達成するために、本発明の実施形態によるプログラマブルロジックスイッチは、第１配線に接続され第１制御信号を受ける第１端子と、第２配線に接続され第１信号が入力される第２端子と、第３配線に接続され信号を出力する第３端子とを有する第１不揮発メモリと、前記第１配線に接続され前記第１制御信号を受ける第４端子と、第４配線に接続され第２信号が入力される第５端子と、前記第３配線に接続され信号を出力する第６端子とを有する第２不揮発メモリと、前記第３配線に接続された少なくとも１つのトランジスタとを有し、前記第３配線に接続されるトランジスタはいずれもゲート電極が前記第３配線に接続されることを特徴とする。

本発明の実施形態に係るロジックスイッチのセルを示す図。 本発明の実施形態に係るロジックスイッチのセルの一例を示す図。 本発明の実施形態に係るロジックスイッチのセルの一例を示す図。 本発明の実施形態に係るロジックスイッチのセルへの書き込み動作の説明図。 本発明の実施形態に係るロジックスイッチのセルへの書き込み動作の説明図。 本発明の実施形態に係るロジックスイッチのセルへの書き込みの実験結果。 本発明の実施形態に係るロジックスイッチのセルのノードＱの電位とビット線ＢＬ２に印加する電圧との関係を示す図。 本発明の実施形態に係るロジックスイッチのセルアレイの一例を示す図。 本発明の実施形態に係るロジックスイッチのセルの一例を示す図。 本発明の実施形態に係るロジックスイッチのセルの消去動作を示す図。 本発明の実施形態に係るロジックスイッチのセルの動作を示す図。 本発明の実施形態に係るロジックスイッチのメモリトランジスタの構成を示す図。 本発明の実施形態に係るロジックスイッチのメモリトランジスタの構成を示す図。 本発明の実施形態に係るロジックスイッチのセルの動作を示す図。

［第１の実施形態］
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態のプログラマブルロジックスイッチ（以下、ロジックスイッチと称する）の１つのセルを示す図である。本実施形態のロジックスイッチのセル１ａは、２つの不揮発メモリＭ１，Ｍ２と、１つのパストランジスタＰＴ１を有する。不揮発メモリＭ１，Ｍ２は、それぞれ信号電極と制御電極を有し、信号電極および制御電極に入力される信号によって、メモリの状態を切り換える。不揮発メモリＭ１，Ｍ２はそれぞれの一端がノードＱに接続され、制御電極がともにワード線ＷＬ１に接続される。さらに、不揮発メモリＭ１はビット線ＢＬ１に接続され、不揮発メモリＭ２はビット線ＢＬ２に接続される。パストランジスタＰＴ１のゲートはノードＱに接続される。

セル１ａは、ワード線ＷＬ１とビット線ＢＬ１，ＢＬ２に印加する電圧の大きさと、電圧を印加するタイミングを調整することにより、不揮発メモリＭ１，Ｍ２のいずれか一方に書込みを行うことができる。また、不揮発メモリＭ１，Ｍ２から一括してデータを消去することもできる。不揮発メモリＭ１，Ｍ２は、例えばフラッシュメモリトランジスタや、３端子の不揮発ＭＥＭＳスイッチである。以下では、不揮発メモリＭ１，Ｍ２として、電荷蓄積膜を有するフラッシュメモリトランジスタを用いた場合を例にして説明する。

図２は、不揮発メモリとしてフラッシュメモリトランジスタ（以下、メモリトランジスタと称する）を用いた場合のセル１ｂを示す図である。セル１ｂは、２つのメモリトランジスタＭ１１，Ｍ２１と、１つのパストランジスタＰＴ１を有する。

メモリトランジスタＭ１１，Ｍ２１は、電荷蓄積膜として導電性のフローティングゲートを用いたＦＧ（Floating Gate）型トランジスタでも良いし、絶縁性のシリコン窒化物あるいはシリコン酸窒化物の膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタでも良い。ＭＯＮＯＳ型トランジスタを用いると、パストランジスタＰＴ１等のロジックトランジスタとプロセスの相性が良く、ＦＧ型トランジスタを用いた場合よりも、メモリトランジスタとロジックトランジスタとを近接して配置することができる。そのため、チップの面積を小さくすることが可能である。本実施形態では、メモリトランジスタＭ１１，Ｍ２１がシリコン窒化物を電荷蓄積膜として用いたＭＯＮＯＳ型トランジスタであるとして説明する。

図３は、セル１ｂの断面図の一例を示す図である。図３に示すように、メモリトランジスタＭ１１，Ｍ２１およびパストランジスタＰＴ１は、同一のウェル１０に作製され、このウェルには基板電圧を印加するための基板電極１６が設けられている。メモリトランジスタＭ１１，Ｍ２１は、シリコン基板のチャネル形成箇所の上方に形成されるシリコン酸化膜（第１絶縁膜）１１と、第１絶縁膜上の上方に配置されるシリコン窒化膜（電荷蓄積膜）１２と、電荷蓄積膜の上方に配置されるシリコン酸化膜（第２絶縁膜）１３と、第２絶縁膜の上方に配置される制御ゲート電極１４とが積層されたゲート構造を有するＭＯＮＯＳ型トランジスタである。

図２および図３に示すとおり、メモリトランジスタＭ１１，Ｍ２１のゲートは、いずれもワード線ＷＬ１に接続されている。メモリトランジスタＭ１１のソースドレイン電極１５のうち、一方はビット線ＢＬ１に接続されており、他方はメモリトランジスタＭ２１のソースドレイン電極の一方に接続されている。メモリトランジスタＭ２１のソースドレイン電極１５の他方は、ビット線ＢＬ２に接続されている。また、メモリトランジスタＭ１１，Ｍ２１の接続ノードＱは、パストランジスタＰＴ１のゲートに接続されている。

なお、ここでは、メモリトランジスタＭ１１，Ｍ２１がＰ型ウェル上に形成されたＮ型トランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型トランジスタであっても良い。また、図３において、メモリトランジスタＭ１１，Ｍ２１は、素子分離１７で囲まれた同一アクティブエリア（以下、ＡＡと略す）上に形成されているが、異なるＡＡ上に形成されていても良い。また、基板はシリコン基板として説明するが、その他の半導体であっても良い。さらに、第１絶縁膜，電荷蓄積膜，第２絶縁膜，制御ゲート電極は、膜種の異なる複数の膜の積層であっても良い。

（書き込み方法）
セル１ｂのメモリトランジスタＭ１１，Ｍ２１への書込み方法について図４〜図６を参照して説明する。なお、以降では、メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Ｖｔｈが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Ｖｔｈが低くなった状態を消去状態とする。また、メモリトランジスタＭ１１，Ｍ２１の消去状態の閾値電圧は２Ｖ、書き込み状態の閾値電圧は６Ｖとして説明する。

本実施形態のメモリトランジスタＭ１１，Ｍ２１への書き込みは、ＣＨＥ（Channel hot electron）を利用する。ＣＨＥは、極めて高いエネルギーを有している電子で、トランジスタのドレイン電圧がある量よりも大きくなり、チャネルがドレイン端でピンチオフを起こしたときに発生する。ソースドレイン間の電位差によって発生したＣＨＥを、ゲート電圧によって電荷蓄積膜に引き込み、メモリトランジスタへの書き込みを実現する。ＣＨＥを用いた書き込み方式の場合、ＦＮ（Fowler-Nordheim）電流を用いた書き込み方式と比べて、個々の端子に印加する電圧が小さいという利点がある。

メモリトランジスタＭ１１，Ｍ２１がいずれも消去状態のときに、メモリトランジスタＭ２１にのみデータを書き込む場合、図４（ａ）に示すようにワード線ＷＬ１に第１の書き込み電圧を印加し、ビット線ＢＬ２に第２の書き込み電圧を印加する。また、ビット線ＢＬ１と基板電極には接地電圧を印加する。

第１の書き込み電圧は、消去状態のメモリトランジスタＭ１１，Ｍ２１の閾値電圧Ｖｔｈ以上であり、ＦＮ電流によってメモリトランジスタへの書き込みがされる電圧よりも低い電圧に設定する。具体的には、ＦＮ電流によってメモリトランジスタへの書き込みが行われるには、２０Ｖ程度の電圧が必要である。そのため、第１の書き込み電圧は、２０Ｖよりも低い電圧に設定する。

第２の書き込み電圧は、シリコンとシリコン酸化膜１１との間の障壁高さを超える電圧に設定する。これは、メモリトランジスタＭ２１のドレイン端に発生したＣＨＥがシリコン酸化膜（トンネル膜）１１のエネルギー障壁を飛び越えてシリコン窒化膜（電荷蓄積膜）１２に入る必要があるためである。また、第２の書き込み電圧は、メモリトランジスタＭ２１のウェル（Ｐ型）とソースドレインの拡散層（Ｎ型）との間のｐｎ接合が破壊されない程度の電圧に設定する。

本実施形態では、例えば第１の書き込み電圧を１０Ｖとし、第２の書き込み電圧を４Ｖとする。ただし、第１の書き込み電圧と第２の書き込み電圧は、これに限らず、第１の書き込み電圧と第２の書き込み電圧とが同じ電圧である場合や、第２の書き込み電圧が第１の書き込み電圧よりも大きい場合も考えられる。

図４（ｂ）は、第１の書き込み電圧と第２の書き込み電圧の印加のタイミングを示す図である。本実施形態では、図４（ｂ）に示すように、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。

このような書き込み方式により、選択的なメモリの書き込みが可能であり、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することが可能である。まず、選択的なメモリの書き込みが可能である原理について説明する。

第１の書き込み電圧（例えば１０Ｖ）をワード線ＷＬ１に印加すると、メモリトランジスタＭ１１，Ｍ２１は、ともにオン状態となる。第１の書き込み電圧は、ＦＮ電流による書き込みに必要な電圧よりも低い電圧である。そのため、第１の書き込み電圧が印加されただけでは、メモリトランジスタＭ１１，Ｍ２１のいずれにも書き込みは生じない。

その後、第２の書き込み電圧（例えば４Ｖ）をビット線ＢＬ２に印加する。これによって、メモリトランジスタＭ１１とメモリトランジスタＭ２１とで、ソースに対するゲートの電位差（以下ではドライブ電圧と称する）に差が生じる。メモリトランジスタＭ１１のドライブ電圧は１０Ｖであり、メモリトランジスタＭ２１のドライブ電圧は６Ｖである。一般にトランジスタのチャネル抵抗はドライブ電圧が大きいほど小さくなる。すなわち、ビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりも、メモリトランジスタＭ１１の方が低抵抗となる。

ここで、メモリトランジスタＭ１１のチャネル抵抗をＲ１、メモリトランジスタＭ２１のチャネル抵抗をＲ２とし、ビット線ＢＬ１，ＢＬ２に印加する電圧をそれぞれＶＢＬ１，ＶＢＬ２とし、ノードＱの電位をＶＱとすると、ＶＱは以下の式で表される。
ＶＱ＝（Ｒ１／（Ｒ１＋Ｒ２））＊（ＶＢＬ２−ＶＢＬ１）
ここで、Ｒ１＜Ｒ２であるから、ＶＱは（ＶＢＬ２−ＶＢＬ１）／２よりも小さくなる。すなわち、ＶＱはＶＢＬ２よりもＶＢＬ１に近い電位となり、メモリトランジスタＭ１１のソースドレイン電圧よりもメモリトランジスタＭ２１のソースドレイン電圧の方が大きくなる。

前述のように、ＣＨＥはメモリトランジスタのチャネルがドレイン端でピンチオフするときに発生する。メモリトランジスタのソースドレイン電圧を大きくしていくと、ある電圧（以下ではＶＤｓａｔと称する）に達したところでピンチオフが生じ、いったんピンチオフが生じるとメモリトランジスタのドレイン電流は飽和する。

図５は、メモリトランジスタに５種類のドライブ電圧（Ｖｄｒｉｖｅ）与えた場合の、ソースドレイン電圧とドレイン電流の関係を示す図である。図５において、５種類のドライブ電圧の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５である。点線はチャネルがピンチオフするソースドレイン電圧（ＶＤｓａｔ）を表したものである。一般に、ドライブ電圧が大きいほど、ＶＤｓａｔは大きくなる。前述のとおり、メモリトランジスタＭ１１のドライブ電圧はメモリトランジスタＭ２１のドライブ電圧よりも大きい。すなわち、ピンチオフに必要なソースドレイン電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。しかしながら、メモリトランジスタＭ１１のソースドレイン電圧は、メモリトランジスタＭ２１のソースドレイン電圧よりも小さい。このため、メモリトランジスタＭ２１ではチャネルのピンチオフが生じて、ＣＨＥによるメモリの書き込みが行われる一方、メモリトランジスタＭ１１ではピンチオフに必要なソースドレイン電圧が得られず、ＣＨＥによる書き込みが生じない。

図６は、図２のセル１ｂを有するデバイスにおいて、本実施形態の書き込み方法によってメモリトランジスタに選択的な書き込みが行われることを実験で確かめたグラフである。図６において点線は消去状態のメモリトランジスタの特性を示す。本実験では、２つのメモリトランジスタは同じ特性を有するメモリトランジスタである。そのため、２つのメモリトランジスタがどちらも消去状態の場合、２つのメモリトランジスタの特性は同一である。図６において実線は、消去状態の２つのメモリトランジスタを含むセル１ｂに対して、図４に示した書き込み方法を実施した場合の、２つのメモリトランジスタの特性を示す。図６に示すとおり、図４に示した書き込み方法を実施した場合、メモリトランジスタＭ１１の閾値電圧Ｖｔｈは変化せず、メモリトランジスタＭ２１の閾値電圧Ｖｔｈのみが上昇する。つまり、メモリトランジスタＭ２１に対して選択的にデータを書き込むことができたことが示されている。

次に、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することができる原理について説明する。高速なロジックスイッチを実現するためには、パストランジスタＰＴ１のゲート絶縁膜の膜厚は数ｎｍであることが望ましい。この場合のゲート絶縁膜の破壊耐圧は２Ｖ程度だと考えられている。従って、ノードＱの電位が２Ｖ以上になると、パストランジスタＰＴ１のゲート破壊が生じる恐れがある。

本実施形態による書き込み方法によれば、書き込み中のドライブ電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。したがって、ノードＱの電位ＶＱは、ほとんど０Ｖとなり、パストランジスタＰＴ１のゲートにほとんど電圧がかからない状態で安定となる。

図７は、図２に示すセル１ｂのワード線ＷＬ１に１０Ｖを印加した状態で、ビット線ＢＬ２に印加する電圧ＶＢＬ２を変化させたときのノードＱの電位ＶＱの変化を示す図である。ＶＢＬ２が１Ｖ以下ではグラフがほぼ直線であり、その傾きは０．５より小さい。これは、メモリトランジスタＭ１１のチャネル抵抗Ｒ１がメモリトランジスタＭ２１のチャネル抵抗Ｒ２よりも小さいことを意味している。ＶＢＬ２を大きくすると、あるところでＶＱはほとんど０Ｖで一定となる。これは、メモリトランジスタＭ２１でピンチオフが発生し、生じたＣＨＥによってメモリトランジスタＭ２１が書き込まれて、メモリトランジスタＭ２１のチャネル抵抗Ｒ２が著しく増加したことを示している。

このように、本実施形態の書き込み方法によると、ＶＱは０Ｖないしは０Ｖに近い電位に抑えることが可能で、パストランジスタＰＴ１に破壊が懸念される程度の電圧（２Ｖ程度）が印加されることはない。したがってパストランジスタＰＴ１のゲート絶縁膜の膜厚を十分薄く設計することが可能で、ロジックスイッチの高速動作が可能となる。

図４（ｂ）に示したように、本実施形態では、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。ワード線ＷＬ１が０Ｖまたは浮遊状態のときにビット線ＢＬ２に第２の書き込み電圧を与えた場合、メモリトランジスタＭ１１のチャネル抵抗Ｒ１とメモリトランジスタＭ２１のチャネル抵抗Ｒ２とに差が生じず、ＶＱがパストランジスタの破壊電圧以上になってしまう可能性がある。ましてや、製造ばらつき等の影響で消去状態のメモリトランジスタＭ１１とＭ２１で、閾値電圧Ｖｔｈに差があり、メモリトランジスタＭ２１の閾値電圧Ｖｔｈの方が小さくなった場合には、メモリトランジスタＭ２１がメモリトランジスタＭ１１よりも低抵抗となる。このとき、ビット線ＢＬ２に第２の書き込み電圧を与えると、ＶＱはＶＢＬ２に近い値になり、パストランジスタＰＴ１のゲートが破壊される恐れがある。

それに対して、先にワード線ＷＬ１に第１の書き込み電圧を与えると、ビット線ＢＬ２に電圧を与えたときには、必ずメモリトランジスタＭ１１とＭ２１とでドライブ電圧に差が生じる。このドライブ電圧の差は、メモリトランジスタの閾値電圧のばらつき量よりも十分大きい。そのため、ビット線ＢＬ２に第２の書き込み電圧を与えたときに、ＶＱの電位が予期せずＶＢＬ２に近い値となることはなく、パストランジスタＰＴ１に想定以上の電圧が印加されることはない。

本実施形態のセルをアレイ状に並べた場合、図８に示すように複数のセルが同じワード線に接続される。セルアレイにおいて、１つのセル（例えばセル１１ｂ）に書き込みを行うときに、同じワード線に接続された他のセル（例えばセル１２ｂ）への書き込みを防止するには、他のセル（セル１２ｂ）のビット線ＢＬ１とＢＬ２の電位を等しくすれば良い。これによって、他のセル（セル１２ｂ）にはＣＨＥが発生せず、書き込みが起こらない。

以上説明したように、本実施形態によれば、メモリトランジスタに選択的な書き込みを行う目的やパストランジスタのゲート絶縁膜の破壊防止の目的でセルに新たな素子を追加する必要が無い。また、セルに含まれる２つのメモリトランジスタは１本のワード線に接続される。このため、本実施形態によると、チップ面積は小さく、メモリトランジスタへの選択的な書き込みが可能で、メモリへの書き込みによってパストランジスタに高電圧が印加されることがないプログラマブルロジックスイッチを実現することができる。

本実施形態のセルは図９のようにノードＱに複数のパストランジスタが接続されても良い。またはノードＱはインバーターの入力端子に接続されても良い。いずれの場合も、これらのパストランジスタ、あるいはインバーターを構成するトランジスタは、いずれも制御ゲート電極がノードＱに接続される。

なお、上述の説明では、メモリトランジスタＭ２１への書き込み方法について述べたが、メモリトランジスタＭ１１への書き込みも同様の方法で実現可能である。メモリトランジスタＭ１１に書き込む場合には、ビット線ＢＬ１に第２の書き込み電圧を印加し、ビット線ＢＬ２を接地電圧にする。

また、上述の説明では、ビット線ＢＬ１と基板電極には接地電圧を与えたが、負の符号を持つ第３の書き込み電圧を与えても良い。メモリトランジスタのウェルの電位を負にすることによって、電子の注入効率を上げ、第１の書き込み電圧の値を小さくできることが期待できる。ただしこの場合は、基板電極に与えた第３の書き込み電圧によって、パストランジスタのゲート絶縁膜が破壊されないよう注意する必要がある。書き込み中のノードＱの電位はほとんどＶＢＬ１と等しくなるため、ＢＬ１に与える電圧と第３の書き込み電圧の差が、パストランジスタのゲート絶縁膜の耐圧以下である必要がある。例えばＢＬ１にも第３の書き込み電圧を与えると、パストランジスタのゲート絶縁膜に与える負荷を最小化できる。なお、ビット線ＢＬ１と基板電極に与える電圧は同じでも良いし、異なっても良い。

（消去方法）
本実施形態のメモリトランジスタからデータを消去する方法について図１０を参照して説明する。メモリトランジスタを消去状態にするときには、基板電極に０Ｖの電圧を与えた状態で、ワード線ＷＬ１に負の消去電圧を印加する。本実施形態の消去方法にはＦＮ電流を用いるため、消去電圧は例えば−２０Ｖである。この消去方法によると、セルに含まれるメモリトランジスタＭ１１，Ｍ２１はいずれも消去状態になる。また、セルアレイにおいて同じワード線に接続されたメモリトランジスタは、全て消去状態になる。消去時には基板電位を０Ｖに設定するため、パストランジスタＰＴ１にはダメージが与えられない。

ワード線ＷＬ１に負の消去電圧を印加した場合、メモリトランジスタのゲートとドレイン間の容量結合によって、ノードＱの電位ＶＱが負の方向に持ち上がることが想定される。しかしながら、ＶＱが基板電位よりも低くなると、メモリトランジスタのウェル（ｐドープ）とドレインの拡散層（ｎドープ）のｐｎ接合を介して電流が流れるから、その電流によってＶＱは直ちに基板電位と同じ電位に落ち着く。よって、消去電圧の容量結合によってパストランジスタＰＴ１に高電圧が印加されることは無い。

なお、メモリトランジスタからデータを消去する方法として、基板電極に正の消去電圧（例えば２０Ｖ程度）を印加し、ワード線ＷＬ１に０Ｖの電圧を与える方法も考えられる。しかしながら、本実施形態においては、メモリトランジスタＭ１１，Ｍ２１とパストランジスタＰＴ１のウェルは共通であり、メモリトランジスタＭ１１，Ｍ２１に消去電圧を与えると、パストランジスタＰＴ１にも同時に消去電圧が印加される。すると、パストランジスタＰＴ１のソースとウェルあるいはドレインとウェルのｐｎ接合を介して、消去電圧がパストランジスタＰＴ１から出力されてしまう。パストランジスタＰＴ１のソースおよびドレインは、別のロジック回路（例えばインバーターの入出力等）に接続されていることが考えられ、これらの別のロジック回路を構成するトランジスタも高速動作のために、ゲート絶縁膜の膜厚が薄い方が望ましい。このような別のロジック回路を構成するトランジスタにパストランジスタＰＴ１から出力された高電圧な消去電圧が印加されると、ゲート絶縁膜が破壊される可能性がある。

それに対して、本実施形態による消去方法を用いれば、パストランジスタのソースやドレインの電位が高電圧になることがなく、パストランジスタに接続するロジック回路は、ゲート酸化膜の膜厚が十分薄くて高速なトランジスタを構成することが可能である。

（電荷蓄積膜の要件）
本実施形態のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、以下に説明するように、電荷蓄積膜の内部で注入された電荷量の偏りが少ないことが望ましい。

本実施形態の電荷蓄積膜１２に用いられるシリコン窒化物（ＳｉＮ）は、ＳｉとＮの含有率によって電荷のトラップ準位が異なる。ＳｉＮ中のＳｉモル比に対するＮのモル比の割合をＮ／Ｓｉ比とすると、Ｓｉ原子は不対電子を４つ持ち、Ｎ原子は不対電子を３つ持つ。そのため、ＳｉとＮの化学量論的組成比はＮ／Ｓｉ＝１．３３である（以下、Ｎ／Ｓｉ比が１．３３のＳｉＮ膜をストイキオＳｉＮ膜と称する）。それに対して、Ｎ／Ｓｉ比をストイキオＳｉＮ膜よりも小さくしたＳｉＮ膜（以下、ＳｉリッチＳｉＮ膜と称する）は、電子のトラップ準位がストイキオＳｉＮ膜よりも浅くなり、膜中の電子が比較的動きやすくなる。

電荷蓄積膜１２としてストイキオＳｉＮ膜を用いる場合、書き込みによって電荷蓄積膜１２に注入された電子が膜内で局在してトラップされる。書き込み時に、ＣＨＥはメモリトランジスタのドレイン端で発生する。そのため、ＣＨＥによる書き込みによって電荷蓄積膜内に捕獲された電子は、ドレイン側に集中してトラップされ、メモリトランジスタのチャネル内のポテンシャル分布に非対称性が生じうる。

ｎチャネルトランジスタにおいて、ソースドレイン拡散領域のうちの電位が大きい方を「ドレイン」、電位が小さい方を「ソース」と定義すると、トランジスタのチャネル抵抗はソース側のポテンシャル障壁に大きく支配される。例えば、２つのメモリトランジスタの電荷蓄積膜に同量の電子を注入し、一方のメモリトランジスタは電荷蓄積膜中のドレイン側に電子が多く蓄積され、他方のメモリトランジスタは電荷蓄積膜中のソース側に電子が多く蓄積されたとすると、電荷蓄積膜中のソース側に電子が多く蓄積されたメモリトランジスタの方がソースのポテンシャルを強く変調することができ、閾値電圧Ｖｔｈの変化が大きくなる（例えばIEEE ELECTRON DEVICE LETTERSのVol.21、pp543-545 (2000年)など）。

したがって、ＣＨＥによる書き込みによってドレイン付近の電荷蓄積膜中に電子が局在してトラップされると、ソースとドレインの電圧の印加方向によっては、閾値電圧Ｖｔｈが十分変化しないことが考えられる。

閾値電圧Ｖｔｈが十分変化しないと、ロジックスイッチを動作させるときに問題が生じる可能性がある。図１１に示すようにセル１ｂの各配線に電圧を印加して、ロジックスイッチを動作させる場合を例にして説明する。なお、メモリトランジスタＭ１１は消去状態であり、メモリトランジスタＭ２１は書き込み状態であるとする。このとき、パストランジスタのゲートにはメモリトランジスタＭ１１を通して０Ｖが印加される。この動作条件では、メモリトランジスタＭ２１のソースドレイン拡散領域のうちの、ノードＱに接続された方が「ソース」に相当し、ビット線ＢＬ２に接続された方が「ドレイン」に相当する。ＣＨＥによって注入された電子が電荷蓄積膜中のドレイン側に局在した場合、メモリトランジスタＭ２１の閾値電圧Ｖｔｈが十分に高くならない。これによって、メモリトランジスタＭ２１において大きなチャネルリーク電流が発生し、消費電力が増加してしまう可能性がある。もしくは、ビット線ＢＬ２に印加した電圧をメモリトランジスタＭ２１が遮断できずに、ロジックスイッチが誤動作してしまう可能性がある。

このように、メモリトランジスタの書き込みを行うときには、電子を電荷蓄積膜のソース側の膜中にも分布させることが望ましい。しかし、ストイキオＳｉＮ膜を電荷蓄積膜として用いた場合、メモリトランジスタを書き込み状態にするときに注入された電子を電荷蓄積膜のソース側にも分布させるためには、書き込み時間を長くする必要がある。

それに対して、電荷蓄積膜１２をＳｉリッチＳｉＮ膜にした場合、ＳｉリッチＳｉＮ膜はストイキオＳｉＮ膜と比べてトラップ準位が浅いため、電子が膜内を動きやすい。従って、書き込みによってドレイン端に注入された電子が電荷蓄積膜１２中を移動し、ソース側まで広がる。そのため、図１１に示すようにセル１ｂの各配線に電圧を印加してロジックスイッチを動作させる場合、書き込み状態であるメモリトランジスタＭ２１の閾値電圧Ｖｔｈは高く維持でき、リーク電流の低減やロジックスイッチの誤動作防止が実現できる。また、このとき、ストイキオＳｉＮ膜の電荷蓄積膜を用いる場合のように書き込み時間を長くする必要は無い。

Ｎ／Ｓｉ比が小さくなるほど電荷蓄積膜中の電子は移動しやすくなる。ただし、Ｎ／Ｓｉ比が０．６７に達すると、平均的にＳｉの４つの結合手の内２つが未結合手となるか、隣接するＳｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、ＳｉＮ膜の絶縁性が劣化して、ゲートリーク電流が著しく増大する。従って、Ｎ／Ｓｉ比は、０．６７より大きく、１．３３より小さいことが望ましい。なお、電荷蓄積膜の組成は、電子エネルギー損失分光法（Electron Energy-Loss Spectroscopy：ＥＥＬＳ）で分析すれば、明らかにすることができる。

ＳｉリッチＳｉＮ膜は、トラップ準位が浅い分、トラップされた電子が熱等によって得たエネルギーによって第１絶縁膜１１を介して基板へ抜ける、または第２絶縁膜１３を介して制御ゲート電極１４へ抜けることが発生しやすい。これは、メモリトランジスタのデータ保持時間が短くなることを意味している。電子が制御ゲート電極１４側へ抜けるよりも基板側へ抜ける割合が大きいため、メモリトランジスタのデータ保持時間を改善するためには、電荷蓄積膜１２中の電子が基板側に抜けることを防ぐ必要がある。

そこで、電荷蓄積膜１２のＮ／Ｓｉ比を膜中で積層方向に変化させる。具体的には、第１絶縁膜１１との境界付近の電荷蓄積膜１２は、保持特性を劣化させないためにＮ／Ｓｉ比を大きくし、第２絶縁膜１３との境界付近の電荷蓄積膜１２は、膜中の電荷の移動を容易にするためにＮ／Ｓｉ比を小さくする。これによって、書き込みによる閾値電圧Ｖｔｈの変化量を大きくし、なおかつ、メモリのデータ保持時間を長くすることができる。なお、ファイルメモリに用いられるメモリトランジスタの場合には、第１絶縁膜との境界付近の電荷蓄積膜のＮ／Ｓｉ比を大きくすることは、消去時間が長くなるため許容できない。しかしながら、本実施形態のプログラマブルロジックスイッチに用いられるメモリトランジスタは、書き換え頻度がファイルメモリのメモリトランジスタと比較して圧倒的に少なく、消去時間の増大は問題とならず、第１絶縁膜１１の境界付近の電荷蓄積膜１２のＮ／Ｓｉ比を大きくする利点が大きい。

なお、電荷蓄積膜としてシリコン窒化膜を用いる場合について説明したが、シリコン酸窒化膜を用いる場合であっても、Ｓｉリッチなシリコン酸窒化膜を用いることによって、電荷蓄積膜内で電子が局在することを防ぐことができる。

（ブロック膜の要件）
本実施形態のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、メモリトランジスタのブロック膜（第２絶縁膜１３に相当する）は、電荷を通しにくい材料もしくは膜構成であることが望ましい。典型的なフラッシュメモリでの電荷蓄積膜１２は、基板と電荷のやり取りを行うので、それ以外の部分（制御ゲート電極１４など）との間で電荷のやり取りを行うのは望ましくない。本実施形態のように、メモリトランジスタをロジックスイッチに適用した場合、制御ゲート電極１４から電荷蓄積膜１２への電荷の注入あるいは放出（以下、この現象をバックトンネリングと称する）によって、問題が生じる場合がある。

例えば、電荷蓄積膜としてＳｉＮを用い、ブロック膜としてシリコン酸化物（ＳｉＯ_２）やＳｉＮ等のＳｉ系材料のみを用いた場合、消去動作の際に、バックトンネリングによって制御ゲート電極から電荷蓄積膜に多少の電子が移動し、閾値電圧Ｖｔｈの低下が阻害される。そのため、消去状態のメモリトランジスタの閾値電圧Ｖｔｈが０Ｖ以上となる。ロジックトランジスタを動作させる時には、メモリトランジスタの制御ゲート電極に印加する電圧（読み出し電圧）を、消去状態の閾値電圧Ｖｔｈよりも大きく設定しなければならない。つまり、この場合には正の読み出し電圧を制御ゲート電極に印加する必要がある。この読み出し電圧は典型的には４Ｖ程度である。

ロジックスイッチが動作するときには、常にメモリトランジスタに読み出し電圧を印加する必要がある。このように正の読み出し電圧がメモリトランジスタに常時印加されることによって、消去状態にあったメモリトランジスタに誤書き込みが生じ、ロジックスイッチが誤動作してしまう恐れがある。一般に不揮発メモリをファイルメモリとして用いるとき、保持状態において不揮発メモリに読み出し電圧が印加されることはない。しかしながら、本実施形態のように、不揮発メモリをロジックスイッチに適用した場合、不揮発メモリに常時読み出し電圧が印加された状態での長期信頼性を保証しなければならない。

そこで、メモリトランジスタに電荷を通しにくいブロック膜を用いることによって、バックトンネリングを抑え、ロジックスイッチの長期信頼性を保証する。

電荷を通しにくいブロック膜１３の第１例は、真空に対する比誘電率がＳｉＮのそれ（７．０）よりも高い絶縁性物質によって構成したブロック膜である。この絶縁性物質は、例えばアルミ酸化物やハフニウム酸化物である。ブロック膜の誘電率が大きいほど、制御ゲート電極と基板との間の静電的結合が大きくなる。したがって、ブロック膜１３の物理的膜厚を大きくても制御ゲート電極を基板との間にかかる電界を大きく保つことができる。ブロック膜１３の物理的膜厚を大きくすると、制御ゲート電極１４と電荷蓄積膜１２との間の電荷のやり取りの効率が下がるため、メモリトランジスタへの書き込みまたは消去時のバックトンネリングを防ぐことができる。

このようにバックトンネリングを防ぐことによって、メモリトランジスタの消去状態の閾値電圧Ｖｔｈをマイナスの値にまで小さくすることができる。これにより、ロジックスイッチの動作時にメモリトランジスタのゲート制御電極１４に印加する読み出し電圧を０Ｖに設定することが可能となる。すなわち、ロジックスイッチ動作中に非零の読み出し電圧が常に印加されることによるメモリトランジスタの状態変化を防ぐことができる。さらに、読み出し電圧を０Ｖにできるため、読み出し電圧専用の電源を設ける必要が無い。

閾値電圧は例えば以下のように求められる。トランジスタのソースドレイン間に５０ｍＶの電圧を印加し、ゲート電圧を変化させながらソースドレイン間の電流ＩＤＳを測定する。トランジスタのチャネル幅をＷ、チャネル長をＬとしたとき、ＩＤＳ＊Ｌ／Ｗが１０ｎＡとなるゲート電圧を閾値電圧と定義する。

なお、上述のブロック膜１３を用いるとともに、メモリトランジスタの制御ゲート電極１４には、仕事関数が高濃度ｎドープポリシリコンのそれ（４．０５ｅＶ）よりも大きい金属材料を用いる。例えばタンタルやタングステンや窒化チタンを用いる。制御ゲート電極１４の仕事関数が大きくなるほど、制御ゲート電極１４から見たブロック膜１３の電子障壁が高くなるので、メモリトランジスタの消去動作中のバックトンネリングを防ぐことができる。

図１２は、電荷を通しにくいブロック膜の第２例を示す図である。図１２に示すメモリトランジスタのブロック膜１３ａは、電荷蓄積膜１２の上方に設けられた絶縁膜１３１ａと、絶縁膜１３１ａの上方に設けられた絶縁膜１３２ａとを含む。絶縁膜１３２ａの上方に形成された制御ゲート電極１４は、高濃度ｎドープポリシリコンである。制御ゲート電極１４にポリシリコンを用いることで、従来のトランジスタ作製プロセスとの親和性を高め、製造コストを抑えることが可能である。

絶縁膜１３１ａは、ＳｉＮよりも誘電率の高い絶縁性物質であり、例えばアルミ酸化物やハフニウム酸化物である。絶縁膜１３２ａは、ＳｉＮである。絶縁膜１３１ａに高誘電率材料を用いることで、制御ゲート電極を基板との間にかかる電界の大きさを保ちながらも絶縁膜１３１ａの物理膜厚を厚くすることができる。そこで、絶縁膜１３１ａを厚くして、バックトンネリングを防ぐ。また、絶縁膜１３１ａの上方にＳｉＮから成る絶縁膜１３２ａを設けることによって、メモリの消去中のゲート電極端の電界を弱め、さらにバックトンネリングを抑えている。

図１３は、電荷を通しにくいブロック膜の第３例を示す図である。図１３に示すメモリトランジスタのブロック膜１３ｂは、電荷蓄積膜１２の上方に設けられた絶縁膜１３１ｂと、絶縁膜１３１ｂの上方に設けられた絶縁膜１３２ｂと、絶縁膜１３２ｂの上方に設けられた絶縁膜１３３ｂとを含む。絶縁膜１３３ｂの上方に設けられた制御ゲート電極は、高濃度ｎドープポリシリコンである。絶縁膜１３１ｂはＳｉＯ_２である。絶縁膜１３２ｂはＳｉＮよりも誘電率の高い絶縁性物質であり、例えばアルミ酸化物やハフニウム酸化物である。絶縁膜１３３ｂはＳｉＮである。さらに絶縁膜１３２ｂの膜厚は１ｎｍ以下とする。

絶縁膜１３１ｂと絶縁膜１３３ｂの間に絶縁膜１３２ｂを挿入する目的は、高誘電材料による電気双極子を絶縁膜１３１ｂと絶縁膜１３３ｂの間に発生させ、絶縁膜１３１ｂと絶縁膜１３２ｂの界面において、絶縁膜１３１ｂの障壁を高くすることである。これによって消去動作中における制御ゲート電極１４から電荷蓄積膜１２へのバックトンネリングが抑制される（例えば、K. Kita, “Intrinsic origin of electric dipoles formed at high-k/SiO2 interface,” IEEE International Electron Devices Meeting 2008）。また、絶縁膜１３２ｂの上方に絶縁膜１３３ｂを設けることによって、メモリトランジスタが消去動作を行うときのゲート電極端の電界を弱め、さらにバックトンネリングの効果を抑えている。

本実施形態のように絶縁膜１３１ｂと絶縁膜１３３ｂの間に絶縁膜１３２ｂを挿入する場合、絶縁膜１３２ｂの膜厚を薄くすることが可能である。このように、絶縁膜１３２ｂの膜厚を極めて薄くすることにより、Ｓｉ系材料のみを使用した従来のメモリトランジスタの加工プロセスからの変更をほとんど必要としない。また、電荷蓄積膜１２と高誘電材料から成る絶縁膜１３２ｂとの間にＳｉＯ_２から成る絶縁膜１３１ｂを設けることにより、高誘電材料が電荷蓄積膜１２中に拡散することによるメモリ特性の劣化を防ぐことができる。

［第２の実施形態］
第２の実施形態のロジックスイッチは、セルに含まれるメモリトランジスタの一方のチャネル幅Ｗ１が他方のチャネル幅Ｗ２よりも大きい。本実施形態のセルの回路図は図２と同様である。チャネル幅Ｗ１を有するメモリトランジスタに接続されたビット線は、動作時に接地電位に接続され、チャネル幅Ｗ２を有するメモリトランジスタに接続されたビット線は、動作時に電源電位に接続される。

ここでは、ビット線ＢＬ１に接続されたメモリトランジスタＭ１１の方がビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明する。このロジックスイッチは、動作時にビット線ＢＬ１が接地電位に接続され、ビット線ＢＬ２が電源電位に接続される。

ロジックスイッチ動作中のパストランジスタの誤動作を防ぐためには、ノードＱの電位が接地電位、あるいは電源電位に固定されていなければならない。例えばパストランジスタのソースあるいはドレインに入力されている信号がハイレベル（Ｈ）からローレベル（Ｌ）に、あるいはＬからＨに変化した場合、ソースドレインとゲートとの容量結合によって、ノードＱの電位に揺らぎが生じる。

通常は、ノードＱの電位に揺らぎが生じても、メモリトランジスタＭ１１かメモリトランジスタＭ２１のうち消去状態にあるほうを介して電流が流れることによって、ノードＱの電位は接地電位あるいは電源電位に戻る。電位が戻るのに要する時間はメモリトランジスタを流れる電流量に依存するので、メモリトランジスタのチャネル幅は大きいほうが望ましい。しかしながら、チャネル幅を大きくすると、チップ面積が大きくなる。

そこで、ノードＱの電位に揺らぎが生じるときのセル１ｂの動作状況を４つに分けて考える。なお、ここではビット線ＢＬ１に接地電圧が印加され、ビット線ＢＬ２に電源電圧が印加されているとして説明する。

図１４（ａ）に第１の状況を示す。第１の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。パストランジスタＰＴ１への入力信号がＬからＨに変化すると、ノードＱの電位が上昇する方向に揺らぐ。しかし、このときパストランジスタＰＴ１はオン状態であるから、ノードＱの電位が上昇する方向に揺らいでもパストランジスタのオン・オフ状態は変化しない。

図１４（ｂ）に第２の状況を示す。第２の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。パストランジスタＰＴ１への入力信号がＨからＬに変化すると、ノードＱの電位が低下する方向に揺らぐ。このときパストランジスタはオン状態であるが、ノードＱの電位が低下することによって、一瞬オフ状態になる可能性がある。しかしながら、このときパストランジスタＰＴ１が通すべき信号はＬである。仮にパストランジスタＰＴ１が一瞬オフ状態になってＬを通せなくなっても、信号が通らない状態はＬと等価だと考えることができるため、ロジックスイッチの誤動作にはつながらない。

図１４（ｃ）に第３の状況を示す。第３の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。このとき、パストランジスタＰＴ１はオフ状態であるが、ノードＱの電位が上昇する方向に揺らいで、パストランジスタＰＴ１が一瞬オン状態になる可能性がある。そのため、パストランジスタＰＴ１が通すべきでないＨの信号が通り、ロジックスイッチが誤動作する可能性がある。

図１４（ｄ）に第４の状況を示す。第４の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。このときパストランジスタはオフ状態であるから、ノードＱの電位が低下する方向に揺らいでもパストランジスタＰＴ１のオン・オフ状態は変化しない。

上述のとおり、ロジックスイッチの誤動作が考えられるのは、第３の状況である。第３の状況では、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態である。これは、メモリトランジスタＭ１１を介してノードＱに接地電位が供給される場合に相当する。そこで、メモリトランジスタＭ１１のチャネル幅を大きくして駆動力を高くすることで、第３の状況でノードＱの電位が揺らいだときに電位が戻るのに要する時間を短くすることができる。

一方、第１，２，４の状況では、ノードＱの電位が揺らいでもロジックスイッチの動作に影響しない。そのため、メモリトランジスタＭ２１の駆動力はメモリトランジスタＭ１１の駆動力よりも小さくても良い。そこで、Ｗ２をＷ１よりも小さくすることによって、チップ面積の増加を抑えながらもロジックスイッチの誤動作を防ぐことができる。

Ｗ１とＷ２の設計値が異なることは、リソグラフィーのマスクを設計するときのＣＡＤ（Computer Aided Design）図面を参照することによって明らかにすることができる。一般に、パターンのレイアウト後にはＯＰＣ（Optical Proximity Correction）等の補正を行うが、設計値の確認には補正前のＣＡＤ図面を比較する。

実際のデバイス製造においては、リソグラフィー装置に起因するばらつきや、レジストに起因するばらつき、ウエハに成膜された下地に起因するばらつき等の影響によって、加工後のチャネル幅にはばらつきが存在する。例えばＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００９年度版によれば、上記の全てのばらつき要因を加味した上で、パターンサイズのばらつきは、３＊σ（σ：標準偏差）がサイズ平均の１０％以内になるようにすべきだとしている。したがって、チップ内におけるＷ１の平均値、Ｗ２の平均値をそれぞれＷ１（ａｖｅ）、Ｗ２（ａｖｅ）とすると、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）の差が小さいと、差がばらつきに埋もれてしまう可能性がある。しかし、Ｗ１（ａｖｅ）がＷ２（ａｖｅ）の１０％以上大きければ、ロジックスイッチの誤動作を防ぐための効果が期待できる。

Ｗ１（ａｖｅ）やＷ２（ａｖｅ）の値は、製造後のチップを開封し、ゲート電極の形状を電子顕微鏡等で観察すれば明らかにすることができる。

Ｗ１とＷ２を異なる値にすることで、個々のメモリトランジスタに書き込みが起こっているかを確認する作業（ベリファイ）を行うことも可能となる。本実施形態では、例えば、ワード線ＷＬ１に所定のベリファイ電圧を印加し、ビット線ＢＬ１，ＢＬ２間の抵抗値を調べることで、ベリファイを行う。

メモリトランジスタＭ１１，Ｍ２１が共に消去状態のとき、ビット線ＢＬ１，ＢＬ２間の抵抗は低い。それに対して、メモリトランジスタＭ１１，Ｍ２１のいずれか一方が書き込まれてチャネル抵抗が大きく変化すると、ビット線ＢＬ１，ＢＬ２間の抵抗は、書き込まれたほうのメモリトランジスタのチャネル抵抗とほぼ等しくなる。もし、メモリトランジスタＭ１１，Ｍ２１が同一の構造であるならば、ビット線間抵抗値からどちらのメモリトランジスタに書き込まれたかを判別することはできない。本実施形態のように、Ｗ１とＷ２とが異なれば、書き込み状態のチャネル抵抗に差が生じるため、ビット線間抵抗値から、いずれのメモリトランジスタが書き込まれたかを判別することができる。

ベリファイのためには、全てのロジックスイッチセルにおいてＷ１がＷ２よりも大きくなければならない。デバイス製造におけるパターンサイズのばらつきは、１０％以内と考えられるので、Ｗ１のばらつきとＷ２のばらつきの両方を考慮して、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）において２０％以上の差があればベリファイは可能である。

なお、ベリファイを可能とするために、Ｗ１とＷ２とを異なる長さにする方法の他に、メモリトランジスタＭ１１のゲート長とメモリトランジスタＭ２１のゲート長を異なる長さにする方法、もしくはゲート長とチャネル幅の両方を２つのメモリトランジスタで異なる長さにする方法が考えられる。しかしながら、トランジスタの閾値電圧Ｖｔｈにはゲート長依存性があるため、メモリトランジスタＭ１１とメモリトランジスタＭ２１とでゲート長が異なると、ＶｔｈやＶＤｓａｔがメモリトランジスタによって異なり、どちらのメモリトランジスタに書き込むかによって書き込み電圧を変えなければならない。これは電源電圧を多く用意しなければならないことを意味し、コスト増加につながる。それに対して、本実施形態で説明したように、チャネル幅を変えることはＶｔｈやＶＤｓａｔに影響を与えないため、どちらのメモリトランジスタに書き込む場合でも同じ書き込み電圧を用いることができる。

なお、本実施形態では、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明したが、ロジックスイッチの動作時にビット線ＢＬ２が接地電位に接続され、ビット線ＢＬ１が電源電位に接続されるならば、メモリトランジスタＭ２１のチャネル幅をメモリトランジスタＭ１１のチャネル幅よりも大きくする。

本実施形態の書き込み方法や消去方法は、第１の実施形態で説明した方法と同じ方法を用いることができる。また、本実施形態の電荷蓄積膜やブロック膜は、第１の実施形態と同じ要件を満たす膜を用いることができる。

以上のように、本発明のいずれかの実施形態によれば、メモリトランジスタの選択的な書き込みを行うことができ、書き込まれたメモリトランジスタの閾値電圧Ｖｔｈを十分高くすることや、メモリトランジスタからデータを消去するときのバックトンネリングを防ぐことができる。すなわち、本発明のいずれかの実施形態によれば、小さなチップ面積で誤動作が起きないように書き込みや消去を行うプログラマブルロジックスイッチを実現することができる。また、本発明のいずれかの実施形態によれば、チップ面積の増大を抑えながらも、パストランジスタへの入力信号が変化したときのノードＱの電位の揺らぎの影響を少なくすることができ、さらに誤動作を防止することができる。

なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。

１ａ，１ｂ，１ｃ…セル、 Ｍ１，Ｍ２…不揮発メモリ、 ＰＴ１，ＰＴ２…パストランジスタ、 ＢＬ１，ＢＬ２…ビット線、 ＷＬ１…ワード線、 ９…シリコン基板、 １０…ウェル、 １１…第１絶縁膜、 １２…電荷蓄積膜、 １３，１３ａ…第２絶縁膜、 １３１ａ，１３２ａ，１３１ｂ，１３２ｂ，１３３ｂ…絶縁膜、 １４…制御ゲート電極、 １５…ソースドレイン電極、 １６…基板電極、 １７…素子分離、 １８…ゲート絶縁膜、 Ｍ１１，Ｍ２１…メモリトランジスタ

Claims (15)

1. 第１配線に接続され第１制御信号を受ける第１端子と、第２配線に接続され第１信号が入力される第２端子と、第３配線に接続され信号を出力する第３端子とを有する第１不揮発メモリと、
   前記第１配線に接続され前記第１制御信号を受ける第４端子と、第４配線に接続され第２信号が入力される第５端子と、前記第３配線に接続され信号を出力する第６端子とを有する第２不揮発メモリと、
   前記第３配線に接続された少なくとも１つのトランジスタとを有し、
   前記第３配線に接続されるトランジスタはいずれもゲート電極が前記第３配線に接続されることを特徴とするプログラマブルロジックスイッチ。
2. 前記第１不揮発メモリは、前記第１端子が第１ゲート電極、前記第２端子が第１ソース、前記第３端子が第１ドレインであって、前記第１ソースと前記第１ドレインとの間の領域の上方に第１絶縁膜が形成され、前記第１絶縁膜の上方に第１電荷蓄積膜が形成され、前記第１電荷蓄積膜の上方に第２絶縁膜が形成され、前記第２絶縁膜の上方に前記第１ゲート電極が形成された積層構造を有し、
   前記第２不揮発メモリは、前記第４端子が第２ゲート電極、前記第５端子が第２ソース、前記第６端子が第２ドレインであって、前記第２ソースと前記第２ドレインとの間の領域の上方に第３絶縁膜が形成され、前記第３絶縁膜の上方に第２電荷蓄積膜が形成され、前記第２電荷蓄積膜の上方に第４絶縁膜が形成され、前記第４絶縁膜の上方に第２ゲート電極が形成された積層構造を有し、
   前記第１不揮発メモリと前記第２不揮発メモリと前記トランジスタは同じウェルに形成され、
   前記ウェルに基板電圧を印加することができる基板電極をさらに有することを特徴とする請求項１に記載のプログラマブルロジックスイッチ。
3. 前記第１電荷蓄積膜および前記第２電荷蓄積膜はシリコン窒化物であることを特徴とする請求項２に記載のプログラマブルロジックスイッチ。
4. 前記第１電荷蓄積膜と前記第２電荷蓄積膜は、膜内でのＳｉに対するＮのモル比の平均値ｘが、０．６７＜ｘ＜１．３３を満たすことを特徴とする請求項３に記載のプログラマブルロジックスイッチ。
5. 前記第１電荷蓄積膜は、前記第１絶縁膜との界面におけるＳｉに対するＮのモル比よりも前記第２絶縁膜との界面におけるＳｉに対するＮのモル比が小さく、
   前記第２電荷蓄積膜は、前記第３絶縁膜との界面におけるＳｉに対するＮのモル比よりも前記第４絶縁膜との界面におけるＳｉに対するＮのモル比が小さいことを特徴とする請求項３または４に記載のプログラマブルロジックスイッチ。
6. 前記第１不揮発メモリあるいは前記第２不揮発メモリが消去状態において、消去状態の閾値電圧が０Ｖより小さいことを特徴とする請求項２乃至５のいずれか一項に記載のプログラマブルロジックスイッチ。
7. 前記第２絶縁膜と前記第４絶縁膜は、真空に対する比誘電率が７よりも大きい絶縁性材料を含むことを特徴とする請求項２乃至６のいずれか一項に記載のプログラマブルロジックスイッチ。
8. 前記第２絶縁膜と前記第４絶縁膜は、シリコン酸化物を含む膜と、前記シリコン酸化物を含む膜に接する前記絶縁性材料を含む膜とを有することを請求項７に記載のプログラマブルロジックスイッチ。
9. 前記第１ゲート電極と前記第２ゲート電極は、仕事関数が４．０５ｅＶよりも大きい導電性材料によって構成されることを特徴とする請求項２乃至８のいずれか一項に記載のプログラマブルロジックスイッチ。
10. 前記第１ゲート電極と前記第２ゲート電極は、ｎドープされたポリシリコンまたはｐドープされたポリシリコンであって、
    前記第２絶縁膜は前記第１ゲート電極との界面にシリコン窒化物を含み、前記第４絶縁膜は前記第２ゲート電極との界面にシリコン窒化物を含むことを特徴とする請求項２乃至８のいずれか一項に記載のプログラマブルロジックスイッチ。
11. 前記第１不揮発メモリと前記第２不揮発メモリの両方が消去状態のときに、前記第１不揮発メモリを書き込み状態にし、前記第２不揮発メモリを消去状態にする場合、前記第１配線に第１の書き込み電圧を印加し、前記第２配線に第２の書き込み電圧を印加し、前記第４配線に接地電圧または負の符号を持つ電圧を印加し、前記基板電極に接地電圧または負の符号を持つ電圧を印加することを特徴とする請求項２乃至１０のいずれか一項に記載のプログラマブルロジックスイッチ。
12. 前記第１の書き込み電圧は、前記第２の書き込み電圧よりも先に印加されることを特徴とする請求項１１に記載のプログラマブルロジックスイッチ。
13. 前記第１不揮発メモリと前記第２不揮発メモリを消去状態にする場合、前記第１配線に所定の消去電圧を印加し、前記基板電極に接地電圧を印加することを特徴とする請求項２乃至１２のいずれか一項に記載のプログラマブルロジックスイッチ。
14. 前記第１不揮発メモリと前記第２不揮発メモリのいずれか一方のチャネル幅は他方のチャネル幅よりも大きいことを特徴とする請求項２乃至１３のいずれか一項に記載のプログラマブルロジックスイッチ。
15. 前記第２配線と前記第４配線のうち、接続された不揮発メモリのチャネル幅が大きい一方の配線に第１の動作電圧を印加し、他方の配線に前記第１の動作電圧よりも大きい第２の動作電圧を印加して、前記トランジスタのオン、オフを制御することを特徴とする請求項１４に記載のプログラマブルロジックスイッチ。

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