CN101617300A - 用于可编程逻辑的俘获电荷非易失性开关连接器 - Google Patents

用于可编程逻辑的俘获电荷非易失性开关连接器 Download PDF

Info

Publication number
CN101617300A
CN101617300A CN200780049047A CN200780049047A CN101617300A CN 101617300 A CN101617300 A CN 101617300A CN 200780049047 A CN200780049047 A CN 200780049047A CN 200780049047 A CN200780049047 A CN 200780049047A CN 101617300 A CN101617300 A CN 101617300A
Authority
CN
China
Prior art keywords
grid
transistor
memory
logic
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200780049047A
Other languages
English (en)
Inventor
小椋正气
小椋清木
岩崎友子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Gumbo Logic Inc
Original Assignee
Gumbo Logic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gumbo Logic Inc filed Critical Gumbo Logic Inc
Publication of CN101617300A publication Critical patent/CN101617300A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种非易失性俘获电荷存储单元，选择诸如FPGA的可编程逻辑应用中的逻辑互连晶体管的使用。非易失性俘获电荷元件是位于控制栅极下面并且位于半导体衬底表面上的氧化物上面的绝缘体。优选实施例是包括夹在两个非易失性俘获电荷存储部分之间的字栅部分的集成装置，其中该集成装置连接在高偏置、低偏置和输出之间。通过连接到直接处于字栅部分下面的沟道的扩散来形成该输出。所述两个存储部分的编程状态确定将高偏置还是低偏置耦接到连接到该输出扩散的逻辑互连晶体管。

Description

用于可编程逻辑的俘获电荷非易失性开关连接器
本申请要求于2006年11月1日提交的临时专利申请序列号60/856,053的优先权，在这里通过引用而合并其全部内容。
技术领域
本发明涉及非易失性存储器和可配置逻辑元件，且具体地，涉及一种由俘获电荷(trapped-charge)非易失性存储器来实现的可配置逻辑元件。
背景技术
诸如编程逻辑阵列(PLA)和现场可编程门阵列(FPGA)的可编程逻辑阵列包括可配置逻辑元件和可配置互连路径。通过对配置元件进行编程可以在相同的硬件芯片上实现不同的功能，所述配置元件传统上是连接到传输门(pass gate)的静态随机存取存储器(SRAM)或锁存器。图1示出了现有技术的可编程逻辑连接，其中传输晶体管(pass transistor)11连接在两个逻辑区域13和14之间。传输晶体管11的栅极连接到锁存器12。锁存器12的设置控制了将导通还是截止传输晶体管11。一般地，锁存器和/或SRAM用于控制传输晶体管的状态，这是因为工艺技术可以是简单的CMOS。美国专利4,750,155(Hsieh)目的在于一种可以被可靠地读取并且写入的包括两个反相器和一个传输晶体管的五晶体管存储单元。然而，使用锁存器和SRAM的缺点在于可编程元件是易失性的，这意味着每次上电时必须重新建立锁存器和SRAM的状态。
还可以按照熔丝或反熔丝(anti-fuse)、以及可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)单元的形式来将非易失性存储器合并到编程配置元件中。基于熔丝的非易失性存储器(NVM)含有具有高集中电流的布线路径(wiring path)的分离部分；并且因此不可重复编程。美国专利4,899,205(Handy等)目的在于一种电可编程低阻抗反熔丝元件。然而，虽然可以对EPROM和EEPROM装置反复地进行编程，但是需要较高电压来用于编程和擦除。需要较厚的氧化物设计以及更复杂的工艺，这可能降低芯片性能并且增加加工成本。
一般地，在FPGA中，存在逻辑连接的几种类型和变形。在图1中，两个逻辑区域13和14经由NMOS传输门11连接在一起。虽然使用单个门提供了半导体区域的最佳利用，但是晶体管11的VT(阈值电压)劣化了在两个逻辑区域之间传送的信号。为了避免VT下降，还可以使用NMOS-PMOS互补传输门、或利用较厚的氧化物NMOS晶体管和升压的栅极电压来形成连接。已通过浮置栅极类型的存储器实现了利用合并到逻辑连接内的可重复编程非易失性存储器实现的FPGA。在美国专利5,576,568(Kowshik)中，单个晶体管电可改变开关目的在于一种通过福勒-诺德海姆隧穿(Fowler-Nordheimtunneling)来进行编程和擦除的浮置栅极存储器。
在美国专利6,252,283B1(Salter III等)中，具有用于编程和擦除的FN隧穿装置的非易失性可重复编程互连单元目的在于一种以下装置配置，其中两个浮置栅极装置共享单个浮置栅极；一个装置用作记忆存储(memorystorage)装置而另一装置用作逻辑开关单元。图2的现有技术所示，逻辑开关单元17的源极和漏极连接到逻辑阵列，而可以对记忆存储器18的源极和漏极进行偏置，以对到达和来自公共浮置栅极的电子进行编程和擦除。完全通过电子隧穿装置19中的隧穿来实现对开关晶体管17的编程和擦除。该装置的两个主要优点是比典型的SRAM装置更小的面积、和非易失性。因而，包含图2的装置的逻辑阵列在启动(boot-up)后即已经完成配置；然而，在逻辑路径中具有浮置栅极装置可能对速度具有负面影响，这是因为较厚的氧化物装置较慢。用于减少速度缺点的一种方式是减小浮置栅极逻辑开关17的阈值电压，直到其变为负值为止，因而这增加了该装置的电流驱动(currentdrive)。
美国专利5,587,603(Kowshik)目的在于包括PMOS浮置栅极晶体管和NMOS浮置栅极晶体管的、并且两个装置共享同一浮置栅极和控制栅极的零功率非易失性锁存器。图3所示，所述装置的漏极也连接在一起，以形成输出端，其一般应用到逻辑开关门的栅极。公共浮置栅极中的电子的存储将确定逻辑开关门是接通的还是关断的。
美国专利5,587,603(Kowshik)，两晶体管零功率电可改变非易失性锁存器目的在于一种包括PMOS浮置栅极晶体管22和NMOS浮置栅极晶体管23的锁存器，其中两个装置共享同一浮置栅极24和控制栅极，如图3所示。晶体管的漏极夜连接在一起，以形成输出端25，其一般应用到逻辑开关门的栅极。公共浮置栅极中的电子的存储确定逻辑开关门是接通的还是关断的。
已利用浮置栅极类型的闪存来实现了前述和其他现有技术，诸如可编程逻辑中的NVM。然而，已存在了对于使用电荷俘获(charge trap)介质来代替浮置栅极以存储电荷的新近趋势。在类似NVM可编程逻辑的嵌入式CMOS应用中，俘获电荷存储器提供了更高的可靠性、良好的可伸缩性、简单的工艺以及某些情况下的较低电压操作。
在图4a、4b、4c和4d中示出了四种基本类型的基于俘获的存储单元。图4a示出了其中将氮化物或一些其他俘获材料401放置在控制栅极MGATE下面的基本平面结构。这里，贯穿俘获薄膜401中均匀地存储电荷。通过沟道由隧穿来注入和射出电子。在表1a中给出了用于编程和擦除的电压条件。如果所利用的隧穿机制是直接隧穿，则底部氧化物厚度应当较薄，近似为二十埃的数量级。如果所使用的隧道机制是Fowler-Nordheim，则虽然底部氧化物厚度可以比近似40埃更厚，但是可能需要更高的电压。当前正在产业中调研几种类型的带隙工程氧化物(band gap engineered oxide)，其可以减少Fowler-Nordheim隧穿期间的电压需求。
发明内容
本发明的目的在于引入一种使用基于俘获的存储器装置来代替浮置栅极存储器装置的、用于可编程逻辑阵列的非易失性配置元件。
本发明的目的还在于提供一种包括在单个沟道上由两个俘获电荷存储部分包围的字栅部分的单个集成装置，其中单个集成装置的输出是直接处于字栅部分下面的沟道。
本发明的目的还在于提供一种半导体氧化物和控制栅极之间的俘获电荷绝缘体，其中该俘获电荷绝缘体是氮化物薄膜、钠晶体薄膜或可以适当地提供非易失性电荷存储的任何其他绝缘体薄膜材料。
在图4a、4b、4c和4d中示出了四种基本类型的俘获电荷存储单元。图4a示出了其中将氮化物401、或等效材料放置在控制栅极MG的下面的基本平面结构。这里，贯穿俘获薄膜401中均匀地存储电荷。通过沟道由隧穿来注入和射出电子。在表1a中给出了用于编程和擦除的电压条件。如果所利用的隧穿机制是直接隧穿，则底部氧化物厚度应当较薄，近似为二十埃的数量级。如果所使用的隧道机制是Fowler-Nordheim，则虽然底部氧化物厚度可以比近似40埃更厚，但是可能需要更高的电压。当前正在产业中调研几种类型的带隙工程氧化物，其可以减少Fowler-Nordheim隧穿期间的电压需求。
  操作   机制   NB   VML   MG
  读取   沟道读取   1.5   0   1.5
  编程   直接隧穿   0   0   15
  擦除   直接隧穿   15   15   0
表1A
图4b示出了与图4a相同的结构；然而在该单元中，如虚线圆圈402所表示的，电荷被存储在氮化物薄膜的边缘。应注意，对于双存储，可以使用氮化物薄膜的两个边缘。在表1b中给出了用于单个侧401上的操作的电压。
  操作   机制   NB   VML   MG
  读取   反向读取   1.5   0   1.5
  编程   CHE注入   0   8   10
  擦除   热孔注入*(擦除两侧)   8   8   -7
表1B
在图4c中示出了在分裂栅(split gate)下具有氮化物薄膜403的单侧分裂栅结构，并且在表1c中给出了对应的电压操作表。
  操作   机制   NB   VML   MG1   MG2
  读取   反向读取   1.5   0   1.5   1.5
  编程   CHE注入   0   5   1   5
  擦除   热孔注入   0x   5   0到-3   -3
表1C
图4d示出了在成对(twin)分裂栅二者下均具有氮化物薄膜404的成对分裂栅结构，并且表1d给出了电压操作表。
  操作   机制   NB   VML   MG1   MG2R   MG2L
  读取   反向读取   1.5   0   1.5   1.5   1.5-2.5
  编程   CHE注入   0   5   1   5   1.5-2.5
  擦除   热孔注入   0x   5   0到-3   -3   -3
表1D
附图说明
将参考附图来描述本发明，其中：
图1示出了现有技术的可编程逻辑连接；
图2是现有技术的非易失性可编程互连单元；
图3是现有技术的电可改变、零功率非易失性锁存器；
图4a、4b、4c和4d示出了基本类型的基于俘获的存储单元；
图5是本发明优选实施例的示意图；
图6是本发明优选实施例的单元布局；
图7是本发明优选实施例的等效电路；
图8是本发明第二实施例的示意图；
图9是本发明第二实施例的定时图；
图10是本发明第三和第四实施例的示意图；
图11是本发明第五实施例的示意图；
图12是本发明第六实施例的示意图；
图13是本发明第六实施例的用于编程和擦除的状态图；
图14是在本发明第七实施例中使用的PMOS装置的剖面图；以及
图15是本发明第七实施例的示意图。
具体实施方式
在图5中示出了优选实施例的电路图。具有输出OUT的集成双存储区装置(integrated dual storage site device)M5连接到开关1111的栅极，该开关1111进而连接在两个逻辑元件1113和1114之间。通过两个存储区MH和ML的编程状态来控制开关1111的开关状态。存储元件MH和ML是在该装置的初始氧化物上形成的绝缘体，其例如是俘获电荷的氮化物薄膜或钠晶体薄膜。
双存储区装置M5包括夹在连接到高偏置BH的高侧存储装置部分1109与连接到低偏置BL的低侧存储装置部分1110之间的字栅(word gate)装置部分1108。连接字栅装置部分1108下面的沟道的扩散(diffusion)形成了连接到逻辑互连开关1111的栅极的输出OUT。当正在对存储区MH和ML进行编程或擦除时，由信号PDN控制的CMOS晶体管将输出OUT连接到电路地。
字栅信号WG连接到字栅装置部分1108，控制栅极信号CGH连接到高侧存储装置1109的控制栅极，而控制栅极信号CGL连接到低侧存储装置部分1110的控制栅极。字栅信号WG以及两个控制栅极信号CGH和CGL用于对两个存储区MH和ML中的存储电荷进行编程和擦除，并且允许对存储装置M5的读取，信号从所述存储装置M5连接到逻辑互连晶体管1111，以导通或截止逻辑互连晶体管。表2示出了用于编程、擦除和读取存储装置M5所必需的各种电压。为了在读取模式中使开关状态为“关断”，对存储区MH进行编程以产生用于上部存储装置部分1109的高阈值电压，并且对存储区ML进行擦除以产生用于下部存储装置部分1110的低阈值电压，这允许低逻辑电压0V被连接到逻辑互连晶体管1111，该低逻辑电压0V截止逻辑互连晶体管。为了导通逻辑互连晶体管1111，对存储区ML进行编程，以创建下部存储装置部分1110中的高阈值电压，其阻止了来自字栅沟道部分1108的低偏置BL，并且对存储区MH进行擦除，以创建上部存储装置部分1109中的低阈值电压，以允许高偏置BH到字栅沟道部分1108。通过沟道热电子注入来对存储区MH和ML进行编程，而通过热孔擦除来对存储区MH和ML进行擦除。
  模式   WG   CGH   CGL   BH   BL   PDN   OUT   开关
  读取   2.5   1.5   1.5   1.5   0   0   0   截止
  读取   2.5   1.5   1.5   1.5   0   0   1.5   导通
  编程MH擦除ML 1.0 +5.0 -3.0 5 5 1.5 0 截止
  擦除MH编程ML 1.0 -3.0 +5.0 5 5 1.5 0 截止
编程MH和ML两者 1.0 +5.0 +5.0 5 5 1.5 0 截止
  擦除MH和ML两者   1.0   -3.0   -3.0   5   5   1.5   0   截止
表2
在图6中示出了关于优选实施例的存储器装置M5的半导体布局。将三个装置部分1108、1109和1110(图5)下面的沟道示出为连接到对于BH、BL和OUT的三个扩散。两个控制栅极CGH和CGL以及字栅WG与沟道重叠。存储电荷绝缘体薄膜MH和ML分别位于控制栅极CGH和CGL下面。存储装置M5的沟道是中心抽头(center-tapped)沟道，其中OUT是连接到字栅WG下面的部分的中心抽头，并且将字栅下面的沟道的电压连接到逻辑互连装置1111。
图7的图提供了优选实施例的存储装置M5的等效电路。等效电路中的字栅装置1108位于三个地方：连接到上部俘获电荷存储装置1109、连接到下部俘获电荷存储装置1110、以及连接到OUT，其中到OUT的连接形成了存储装置M5的沟道的中心抽头。
在图8中示出了本发明的第二实施例。P沟道晶体管515连接到高电压VMH和低电压VML之间的记忆门存储晶体管(memory gate storagetransistor)516a。存储晶体管516a是非易失性俘获电荷装置，其中通过例如氮化物薄膜或钠晶体薄膜的绝缘体来形成俘获电荷元件516b。P沟道晶体管515和存储晶体管516a之间的连接形成了节点NB，所述节点NB经过写控制栅极517连接到锁存器512。锁存器512的状态控制逻辑互连晶体管导通-截止状态，当逻辑互连晶体管被导通时，锁存器512将两个逻辑功能513和514耦接在一起。
继续参考图8，在设置锁存器512的处理中，将写控制栅极517断开两次，以便首先将锁存器复位到高状态，并且其次对锁存器的状态进行编程。使用其中节点NB被充电到高值的预充电晶体管515来将锁存器复位到高逻辑状态。随着预充电晶体管515和字控制栅极517截止，导通存储晶体管516a。如果将存储晶体管编程为低状态(无俘获电荷)，则节点NB将降为等于VML的值。当第二次导通字控制栅极时，锁存器512的状态切换为低状态。如果存储晶体管被编程为高状态(俘获电荷)，则节点NB保持在高电压状态中，并且当第二次导通写控制栅极时，锁存器保持在高状态中。图9示出了连接到预充电晶体管515的PCHG信号、连接到字栅晶体管517的WCG信号和连接到存储晶体管516a的MG信号的定时。
图10是本发明第三和第四实施例的示意图。两个NMOS存储晶体管MH和ML串联连接在高偏置BH和低偏置BL之间。存储晶体管MH和ML是非易失性的，并且被形成为在每个存储晶体管的栅极下面具有电荷存储绝缘体薄膜710。布置于在半导体衬底上形成的氧化物和每个存储晶体管的栅极之间的电荷存储绝缘体710是能够存储电荷的绝缘体，例如氮化物薄膜或钠晶体薄膜。使用Fowler-Nordeim隧穿或直接隧穿来将电子注入到电荷存储绝缘体710中或从电荷存储绝缘体710射出电子。两个存储晶体管允许两个编程状态，其中：(1)对上部存储晶体管MH进行编程以阻止偏置电压BH，并且对下部存储晶体管ML进行擦除以允许低偏置BL连接到传输晶体管715；以及(2)对下部存储晶体管MH进行编程以阻止偏置电压BL，并且对上部存储晶体管MH进行擦除以允许高偏置BH连接到传输晶体管715。
继续参考图10，通过传输晶体管715、接地晶体管717和数据晶体管716，在编程和擦除操作期间存储晶体管MH和ML与逻辑互连晶体管711解耦。当传输晶体管715的栅极为高时，存储晶体管MH和ML控制逻辑互连晶体管。当传输晶体管的栅极为低时，通过接地晶体管717将逻辑互连晶体管的栅极接地，以截止逻辑互连晶体管711并且防止两个存储晶体管MH和ML的擦除和编程操作的高电压被施加到逻辑互连晶体管。通过隧穿到达和来自相应沟道的电子，在本发明的第三实施例中对存储晶体管MH和ML进行编程和擦除。表3提供了用于对存储晶体管MH和ML进行编程和擦除、以及读取经过传输晶体管715而连接到OUT的存储晶体管的状态以操作逻辑互连晶体管711所需的近似电压的表格。当对上部存储晶体管MH进行编程并且对下部存储晶体管进行擦除、以允许经过传输晶体管715来将低偏置电压BL连接到OUT时，逻辑互连晶体管的开关状态为“截止”。当对下部存储晶体管ML进行编程并且对上部存储晶体管MH进行擦除(这允许经过传输晶体管715将高偏置电压BH连接到OUT)时，逻辑互连晶体管711的开关状态为“导通”。表3中的“传输”下面所示的电压是连接到数据晶体管716和接地晶体管717的栅极的所需的传输基准(PASS BAR)电压。在高压擦除操作期间，需要(15)的更高电压，以允许数据晶体管716将15V从数据(DATA)耦接到存储晶体管MH和ML。
  模式   WGH   WGL   BH   BL   数据   传输  OUT   开关状态
  读取   1.5～2   1.5～2   1.5   0   X   2.5   0   截止
读取 1.5～2 1.5～2 1.5 0 X 2.5 1.5 导通
  编程ML   0   15   0   0   0   0   0   截止
  编程MH   15   0   0   0   0   0(2.5)   0   截止
  擦除ML和MH 0 0 15 15 15 0(15) 0 截止
  擦除ML   0～2+   0   0   15   15   0(15)   0   截止
  擦除MH   0～2+   0   15   0   15   0(15)   0   截止
表3
  模式   WGH＝WGL   BH   BL   数据   传输   OUT   开关状态
  读取   1.5～2   1.5   0   X   2.5   0   截止
  读取   1.5～2   1.5   0   X   2.5   1.5   导通
  编程ML   8   0   10   0   0   0   截止
  编程MH   8   0   10   10   0(11)   0   截止
  擦除ML   -5   7   0   0   截止
  擦除MH   -5   7   0(8)   截止
  擦除未选择的MH -5 7 0 0或7 0(2.5) 0 截止
表4
在本发明的第四实施例中，通过沟道热电子隧穿来对存储晶体管MH和ML(图10所示的电路)进行编程，并通过热孔注入来对其进行擦除，其中在表4中示出了近似电压。如比较表3和4可以看出的，编程和擦除电压是不同的，并且传输列中的括号中的电压是用于为了允许更高数据电压连接到存储晶体管MH和ML所需的传输基准电压。
在图11中示出了本发明第五实施例的电路图。存在作为使用绝缘体810以俘获电荷的单侧分裂栅装置(single sided split gate device)的两个存储装置MH和ML。氮化物薄膜或钠晶体薄膜形成位于存储元件的控制栅极下面的电荷存储绝缘体。在所述两个存储装置之间的连接处形成的节点0经过传输门815连接到OUT，所述OUT连接到连接在两个逻辑功能813和814之间的逻辑互连晶体管的栅极。通过传输基准信号来控制数据门816和接地门817，所述传输基准信号允许将编程和擦除数据连接到节点0并且允许将逻辑互连晶体管的栅极接地。
两个存储装置MH和ML串联连接在高偏置BH和低偏置BL之间。分裂栅存储装置的字栅连接在一起，并且通过字栅信号WG进行控制。通过控制栅极信号CGH来控制上部存储元件MH的分裂栅存储元件的控制栅极，并且通过控制栅极信号CGL来控制下部存储元件ML的分裂栅控制栅极。表5提供了用于对存储装置MH和ML进行编程和擦除以及读取经过传输晶体管815而耦接到OUT的存储装置的状态以操作连接在两个逻辑功能813和814之间的逻辑互连晶体管811所需的近似电压。传输列中的括号中的数字是用于传输基准的近似值，其中“x”指示可以使用其他值。利用热电子隧穿来进行编程，并且利用到存储电荷绝缘体中的热孔注入来执行擦除。当对上部存储装置MH进行编程并且对下部存储装置ML进行擦除时，开关状态为“截止”，这允许低偏置电压BL被连接到节点0、并且经过传输晶体管815连接到OUT以及逻辑互连晶体管811的栅极。当对下部存储装置ML进行编程并且对上部存储装置MH进行擦除时，开关状态为“导通”，这允许高偏置电压BH连接到节点0、并且经过传输晶体管815连接到OUT以及逻辑互连晶体管811的栅极。
  模式   WG   CGH   CGL   BH   BL   数据   通过   节点   OUT   开关
  读取   2.5   2.5   1.5～2.5   2.0   0   x   2.5   0   0   截止
  读取   2.5   2.5   1.5～2.5   2.0   0   x   2.5   2.0   2.0   导通
  擦除ML和MH   0到-2   -3   -3   0   4   4   0(7x)   4   0   截止
  编程ML   1.0   0   5   0   5   0   0(7x)   0   0   截止
  编程MH   1.0   5   0   0   0   5   0(7)   5   0   截止
  擦除ML   0到-2   0x   -3   0   4   0x   0(7x)   0x   0   截止
  擦除MH   0到   -3   0x   0   0x   4   0(7)   4   0   截止
  -2
表5
图12示出了本发明第六实施例的电路图。在两个偏置电压BH和BL之间，上部分裂栅存储装置MH连接到下部分裂栅存储装置ML。通过字栅部分908和分裂栅部分909来形成每个分裂栅存储装置MH和ML。包括电荷俘获绝缘体910的存储区位于分裂栅部分909的栅极下面。该电荷俘获包括氮化物薄膜和钠晶体薄膜。每个存储装置MH和ML的控制栅极和字栅是公共的，并且分别连接到控制栅极高CGH信号和控制栅极低CGL信号。上部和下部分裂栅存储装置之间的连接形成节点0，所述节点0经过传输晶体管915而连接到OUT以及逻辑互连晶体管911的栅极。逻辑互连晶体管911耦接在两个逻辑功能913和914之间。接地晶体管918的栅极连接到低偏置电压BL，该低偏置电压BL进而在编程和擦除操作期间导通接地晶体管918。
由于在本发明第六实施例的存储装置MH和ML中控制栅极和字栅是公共的，所以必需擦除和编程操作的特定次序。图13提供了用于图12中的存储装置的编程和擦除次序的状态图。ML或MH可以处于编程状态。另一存储区应当处于擦除状态。如果对低存储装置ML进行编程，并且如果要对高存储装置MH进行编程，则在对高存储装置MH进行编程之前首先对低存储装置ML进行擦除。如果要对低存储装置ML进行编程，则在对低存储装置ML进行编程之前对高存储装置MH进行擦除。
表6提供了用于编程、擦除、并且读取本发明第六实施例的存储装置所需的近似电压。当对上部存储装置MH进行编程并且对下部存储装置ML进行擦除时，开关911的状态为“截止”。相反地，当对上部存储装置MH进行擦除并且对下部存储装置ML进行编程时，开关911的状态为“导通”。通过热电子隧穿来对绝缘体存储元件进行编程，并且使用热孔注入来进行擦除。
  模式   CGH   CGL   BH   BL   通过   节点0   OUT   开关状态
  读取   2.5   1.5～2.5   1.5-2.0   0   2.5   0   0   截止
  读取   2.5   1.5～2.5   1.5-2.0   0   2.5   1.5   1.5   导通
  擦除ML   0x   -3   0x   5   浮点0x   0   0   截止
  编程MH   5   6   0   5   0   0   0   截止
  擦除MH   -3   6   0   5   0   5   0   截止
  编程ML   0   5   0   5   0   5   0   截止
表6
在本发明的实施例7中，在图14的剖面图中示出了具有用于存储电荷的绝缘体薄膜1510的P沟道分裂栅存储装置。在图15中该P沟道分裂栅存储装置MP6连接到高偏置BH。N沟道分裂栅存储装置MN6连接到形成OUT的MP6，所述OUT连接到逻辑互连晶体管1511的栅极。逻辑互连晶体管耦接逻辑功能1513和1514。接地晶体管1518连接在OUT和地之间，以在信号PDN的控制之下在编程和擦除操作期间将OUT连接到地。N沟道分裂栅存储装置MN6包括连接到字栅信号WGN的字栅部分1507，并且包含电荷存储绝缘体薄膜1510的控制栅极部分1506连接到控制栅极信号CGL。控制栅极部分1506还连接到低偏置BL。P沟道分裂栅存储装置包括控制栅极部分1509和字栅部分1508。P沟道控制栅极部分1509包含电荷存储绝缘体薄膜1510，并且连接到控制栅极信号CGH。P沟道字栅部分1508连接到字栅信号WGP并且连接到N沟道分裂栅装置MN6的字栅部分1507。
到P沟道分裂栅装置MP6的绝缘体1510上的编程电荷提高了P沟道分裂栅装置MP6的控制栅极部分1509的阈值电压，这阻止了BH被施加到OUT。来自N沟道分裂栅装置MN6的绝缘体1510的擦除电荷减小了N沟道分裂栅装置MN6的控制栅极部分1506的阈值电压，这允许BN被连接到OUT，并且控制逻辑互连晶体管1511“截止”。到N沟道分裂栅装置MN6的绝缘体1510上的编程电荷提高了N沟道分裂栅装置MN6的控制栅极部分1506的阈值电压，这阻止了BL被施加到OUT。来自P沟道分裂栅装置MP6的绝缘体1510的擦除电荷减小了P沟道分裂栅装置MP6的控制栅极部分1509的阈值电压，这允许BH被连接到OUT，并且控制逻辑互连晶体管1511“导通”。
尽管已经参考本发明的优选实施例具体示出并描述了本发明，但是本领域技术人员将理解，可以进行形式和细节上的各种改变，而不脱离本发明的精神和范围。

Claims (25)

1.一种非易失性互连电路，包括：
a)非易失性存储装置，其耦接到逻辑互连晶体管；
b)利用俘获电荷存储元件来形成所述非易失性存储装置；
c)根据在所述非易失性存储装置中的绝缘体内存储的电荷来选择所述逻辑互连装置；以及
d)对所述俘获电荷进行电编程，以选择所述逻辑互连晶体管。
2.根据权利要求1所述的互连电路，其中，使用氮化物绝缘体来形成所述俘获电荷存储元件。
3.根据权利要求1所述的互连电路，其中，所述非易失性存储装置是双比特存储单元，其还包括：
a)字栅部分，其集中在两个存储部分之间，其中
在控制栅极下面通过所述绝缘体来形成所述两个存储部分中的每个，以俘获电荷并且控制所述逻辑互连晶体管的状态，所述逻辑互连晶体管将两个逻辑元件耦接在一起；
b)所述逻辑互连晶体管的栅极耦接到所述字栅下面的沟道部分；以及
c)所述俘获电荷的值确定将高电压还是低电压从所述沟道部分耦接到逻辑互连晶体管的栅极。
4.根据权利要求1所述的互连电路，其中，所述非易失性存储装置是与高电压和低电压之间的P沟道晶体管串联连接的单个非易失性存储晶体管，由此，单个非易失性存储晶体管和P沟道晶体管之间的连接处经过写控制栅极将逻辑状态耦接到锁存器，根据所述锁存器确定所述逻辑互连装置的逻辑状态，并且由此，所述P沟道晶体管复位锁存器。
5.一种互连电路，包括：
a)第一单个栅非易失性存储晶体管，其具有用于存储电荷的第一绝缘体；
b)第二单个栅非易失性存储晶体管，其具有用于存储电荷的第二绝缘体；
c)逻辑互连晶体管，其连接在两个逻辑功能之间；
d)所述第一和第二单个栅非易失性存储晶体管串联连接在高电压和低电压之间，其中第一和第二单个栅非易失性存储晶体管之间的连接处经过传输门电路耦接到所述逻辑互连晶体管；以及
e)在所述第一和第二绝缘体中的存储电荷确定所述逻辑互连晶体管的“导通”或“截止”状态。
6.根据权利要求5所述的互连电路，其中，所述第一和第二绝缘体中的每个是氮化物。
7.根据权利要求5所述的互连电路，其中，在对第一和第二单个栅非易失性存储晶体管进行擦除期间，所述传输门电路阻止用于对第一和第二单个栅非易失性存储晶体管进行编程和擦除的电压被施加到所述逻辑互连晶体管，并且提供擦除电压。
8.根据权利要求5所述的互连电路，其中，通过对到达和来自每个非易失性晶体管的沟道的福勒-诺德海姆Fowler-Nordheim隧穿来对第一和第二单个栅非易失性存储晶体管进行编程。
9.根据权利要求5所述的互连电路，其中，通过沟道热电子隧穿来对第一和第二单个栅晶体管进行编程。
10.根据权利要求5所述的互连电路，其中，通过热孔注入来对第一和第二单个栅晶体管进行编程。
11.一种逻辑互连电路，包括：
a)第一分裂栅存储装置，其具有位于第一分裂栅存储装置的控制栅极下面的、用于存储电荷的第一绝缘体；
b)第二分裂栅存储装置，其具有位于第二分裂栅存储装置的控制栅极下面的、用于存储电荷的第二绝缘体；
c)连接在一起的第一和第二分裂栅存储装置的字栅；
d)所述第一和第二分裂栅存储装置串联连接在高电压和低电压之间，其中所述第一分裂栅存储装置连接到所述高电压，而所述第二分裂栅存储装置连接到所述低电压，并且其中第一和第二分裂栅存储装置之间的连接处经过传输门晶体管耦接到逻辑互连晶体管；以及
e)在所述第一和第二绝缘体中的存储电荷确定所述逻辑互连晶体管的“导通”或“截止”状态。
12.根据权利要求11所述的逻辑互连电路，其中，所述第一和第二绝缘体中的每个是氮化物。
13.根据权利要求11所述的逻辑互连电路，其中，在第一和第二分裂栅存储装置的擦除期间，所述传输门电路阻止用于对第一和第二分裂栅存储装置进行编程和擦除的电压被施加到所述逻辑互连晶体管，并且提供擦除和编程电压。
14.根据权利要求11所述的逻辑互连电路，其中，通过热电子隧穿来对第一和第二分裂栅存储装置进行编程，并且通过热孔注入来对其进行擦除。
15.根据权利要求11所述的逻辑互连电路，其中，第一分裂栅存储装置的所述控制栅极和字栅连接在一起，并且第二分裂栅存储装置的控制栅极和字栅连接在一起，其中在对第一分裂栅存储装置进行编程之前对第二分裂栅存储装置进行擦除，并且在对第二分裂栅存储装置进行编程之前对第一分裂栅存储装置进行擦除。
16.一种用于形成用以控制逻辑互连晶体管的非易失性存储装置的方法，包括：
a)在第一扩散和第二扩散之间形成三元件存储装置，所述第一扩散和第二扩散连接到位于所述三元件存储装置之下的沟道，所述三元件存储装置还包括：集中在与第一俘获电荷存储绝缘体重叠的第一控制栅极和与第二俘获电荷存储绝缘体重叠的第二控制栅极之间的字栅；
b)利用连接到紧接在所述字栅下面的沟道的部分的第三扩散来形成三元件存储装置的输出；
c)将第一扩散连接到高电压；
d)将第二扩散连接到低电压；以及
e)将由第三扩散形成的输出连接到逻辑互连晶体管的栅极。
17.根据权利要求16所述的方法，其中，所述第一和第二俘获电荷存储绝缘体是氮化物。
18.根据权利要求16所述的方法，其中，使用热电子注入来对第一和第二俘获电荷存储绝缘体进行编程。
19.根据权利要求16所述的方法，其中，使用热孔擦除来对第一和第二俘获电荷存储绝缘体进行擦除。
20.一种用于控制逻辑互连晶体管的非易失性存储装置，包括：
a)用于形成具有两个非易失性存储区的装置的部件，其中字栅位于两个控制栅极之间，在所述两个非易失性存储区之一上面形成每个控制栅极；
b)用于将高电压连接到两个控制栅极的第一控制栅极下面的第一沟道区的部件；
b)用于将低电压连接到两个控制栅极的第二控制栅极下面的第二沟道区的部件；
d)用于将逻辑互连晶体管的栅极连接到位于字栅下面的第三沟道区的部件；以及
e)用于对两个非易失性存储区进行编程和擦除以将高电压耦接到逻辑互连晶体管的栅极的部件。
21.根据权利要求20所述的存储装置，其中，通过所述两个控制栅极中的每个下面的氮化物绝缘体来形成所述两个非易失性存储区。
22.根据权利要求21所述的存储装置，其中，通过沟道热电子注入来对所述两个非易失性存储区进行编程。
23.根据权利要求21所述的存储装置，其中，通过热孔擦除来对所述两个非易失性存储区进行擦除。
24.根据权利要求20所述的存储装置，其中，通过所述两个控制栅极中的每个下面的浮置栅极来形成所述两个非易失性存储区。
25.根据权利要求20所述的存储装置，其中所述高电压是Vdd，而所述低电压是电路地。
CN200780049047A 2006-11-01 2007-11-01 用于可编程逻辑的俘获电荷非易失性开关连接器 Pending CN101617300A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US85605306P 2006-11-01 2006-11-01
US60/856,053 2006-11-01

Publications (1)

Publication Number Publication Date
CN101617300A true CN101617300A (zh) 2009-12-30

Family

ID=39365043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780049047A Pending CN101617300A (zh) 2006-11-01 2007-11-01 用于可编程逻辑的俘获电荷非易失性开关连接器

Country Status (5)

Country Link
US (5) US7742336B2 (zh)
EP (1) EP2084613A4 (zh)
JP (1) JP2010508768A (zh)
CN (1) CN101617300A (zh)
WO (1) WO2008057371A2 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008057371A2 (en) * 2006-11-01 2008-05-15 Gumbo Logic, Inc Trap-charge non-volatile switch connector for programmable logic
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2009206490A (ja) * 2008-01-30 2009-09-10 Elpida Memory Inc 半導体装置及びその製造方法
JP5191834B2 (ja) * 2008-08-12 2013-05-08 セイコーインスツル株式会社 半導体不揮発性記憶装置
US7839681B2 (en) * 2008-12-12 2010-11-23 Actel Corporation Push-pull FPGA cell
US7929345B2 (en) * 2008-12-23 2011-04-19 Actel Corporation Push-pull memory cell configured for simultaneous programming of n-channel and p-channel non-volatile transistors
US8120955B2 (en) * 2009-02-13 2012-02-21 Actel Corporation Array and control method for flash based FPGA cell
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells
US8218353B1 (en) * 2009-09-16 2012-07-10 Altera Corporation Memory element circuitry with stressed transistors
JP5415547B2 (ja) * 2009-09-25 2014-02-12 株式会社東芝 メモリ機能付きパストランジスタ回路およびこのパストランジスタ回路を有するスイッチングボックス回路
JP2013070256A (ja) 2011-09-22 2013-04-18 Toshiba Corp 不揮発性プログラマブルロジックスイッチ
JP5613188B2 (ja) * 2012-02-13 2014-10-22 株式会社東芝 プログラマブルロジックスイッチ
JP5627624B2 (ja) * 2012-03-16 2014-11-19 株式会社東芝 プログラマブルロジックデバイス
JP5651632B2 (ja) 2012-03-26 2015-01-14 株式会社東芝 プログラマブルロジックスイッチ
JP2014022507A (ja) * 2012-07-17 2014-02-03 Toshiba Corp 不揮発プログラマブルスイッチ
JP5771315B2 (ja) * 2014-06-23 2015-08-26 株式会社東芝 半導体集積回路
KR102420014B1 (ko) 2015-09-18 2022-07-12 삼성전자주식회사 비휘발성 인버터
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
DE112017006212T5 (de) 2016-12-09 2019-08-29 Microsemi Soc Corp. Resistive Speicherzelle mit wahlfreiem Zugriff
WO2019032249A1 (en) 2017-08-11 2019-02-14 Microsemi Soc Corp. MOUNTING CIRCUITS AND METHODS FOR PROGRAMMING RESISTIVE LIVE MEMORY DEVICES

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4750155A (en) 1985-09-19 1988-06-07 Xilinx, Incorporated 5-Transistor memory cell which can be reliably read and written
US4899205A (en) 1986-05-09 1990-02-06 Actel Corporation Electrically-programmable low-impedance anti-fuse element
JP2601226B2 (ja) * 1994-11-11 1997-04-16 日本電気株式会社 不揮発性半導体記憶装置のメモリセルの形成方法
US5587603A (en) 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US5576568A (en) 1995-01-18 1996-11-19 Actel Corporation Single-transistor electrically-alterable switch employing fowler nordheim tunneling for program and erase
US5740106A (en) * 1995-06-29 1998-04-14 Cypress Semiconductor Corp. Apparatus and method for nonvolatile configuration circuit
US6252273B1 (en) 1996-08-09 2001-06-26 Actel Corporation Nonvolatile reprogrammable interconnect cell with FN tunneling device for programming and erase
US6002610A (en) * 1998-04-30 1999-12-14 Lucent Technologies Inc. Non-volatile memory element for programmable logic applications and operational methods therefor
US6144580A (en) * 1998-12-11 2000-11-07 Cypress Semiconductor Corp. Non-volatile inverter latch
US6384451B1 (en) * 1999-03-24 2002-05-07 John Caywood Method and apparatus for injecting charge onto the floating gate of a nonvolatile memory cell
US6388293B1 (en) 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US7012296B2 (en) 1999-09-17 2006-03-14 Renesas Technology Corp. Semiconductor integrated circuit
US6356478B1 (en) 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
US6531887B2 (en) 2001-06-01 2003-03-11 Macronix International Co., Ltd. One cell programmable switch using non-volatile cell
TW561617B (en) * 2001-09-25 2003-11-11 Sony Corp Non-volatile semiconductor memory device and its manufacturing method
US7084666B2 (en) * 2002-10-21 2006-08-01 Viciciv Technology Programmable interconnect structures
US7031192B1 (en) * 2002-11-08 2006-04-18 Halo Lsi, Inc. Non-volatile semiconductor memory and driving method
AU2003289062A1 (en) * 2002-12-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Non-volatile latch circuit and method for driving same
US6970383B1 (en) 2003-06-10 2005-11-29 Actel Corporation Methods of redundancy in a floating trap memory element based field programmable gate array
US6950348B2 (en) * 2003-06-20 2005-09-27 Sandisk Corporation Source controlled operation of non-volatile memories
JP2005038909A (ja) * 2003-07-15 2005-02-10 Fujio Masuoka 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置
EP1519489B1 (en) 2003-09-23 2009-05-06 STMicroelectronics S.r.l. An improved field programmable gate array device
US7196921B2 (en) * 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US7129748B1 (en) 2004-12-29 2006-10-31 Actel Corporation Non-volatile look-up table for an FPGA
US7361961B2 (en) * 2005-04-25 2008-04-22 Altera Corporation Method and apparatus with varying gate oxide thickness
US7368789B1 (en) * 2005-06-13 2008-05-06 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
WO2008057371A2 (en) 2006-11-01 2008-05-15 Gumbo Logic, Inc Trap-charge non-volatile switch connector for programmable logic

Also Published As

Publication number Publication date
EP2084613A2 (en) 2009-08-05
US8139410B2 (en) 2012-03-20
WO2008057371A2 (en) 2008-05-15
US7742336B2 (en) 2010-06-22
US20100261324A1 (en) 2010-10-14
US20100259986A1 (en) 2010-10-14
US20080101117A1 (en) 2008-05-01
US20100259985A1 (en) 2010-10-14
US8027198B2 (en) 2011-09-27
WO2008057371A3 (en) 2008-10-23
US20100259981A1 (en) 2010-10-14
EP2084613A4 (en) 2009-10-21
US8089809B2 (en) 2012-01-03
JP2010508768A (ja) 2010-03-18
US8023326B2 (en) 2011-09-20

Similar Documents

Publication Publication Date Title
CN101617300A (zh) 用于可编程逻辑的俘获电荷非易失性开关连接器
CN101373635B (zh) 非易失存储器件
US7590000B2 (en) Non-volatile programmable memory cell for programmable logic array
US7700993B2 (en) CMOS EPROM and EEPROM devices and programmable CMOS inverters
US7968926B2 (en) Logic non-volatile memory cell with improved data retention ability
KR100744139B1 (ko) 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법
JP4068781B2 (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
US7940573B2 (en) Nonvolatile semiconductor memory and method for driving the same
US7755941B2 (en) Nonvolatile semiconductor memory device
USRE49274E1 (en) Non-volatile semiconductor storage device
US7274603B2 (en) Level shifter circuit and semiconductor memory device using same
JP2004525508A (ja) プログラマブルヒューズ及びアンチヒューズとそのための方法
CN101026167A (zh) Eeprom
KR100236214B1 (ko) 반도체 기억장치
CN101013702A (zh) Eeprom
US8174884B2 (en) Low power, single poly EEPROM cell with voltage divider
CN101131869A (zh) 半导体存储器设备
JPH02218158A (ja) 不揮発性半導体メモリ装置
US8390052B2 (en) Nonvolatile semiconductor memory device
JP2870284B2 (ja) 電気的に消去可能な不揮発性半導体記憶装置
WO2012012512A1 (en) Array architecture for reduced voltage, low power single poly eeprom
JP2002368143A (ja) 半導体記憶装置
JP2005260253A (ja) 半導体集積回路装置およびその製造方法
JP2007123917A (ja) 半導体集積回路装置の製造方法
JPH0330373A (ja) 半導体不揮発性記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20091230