CN101013702A - Eeprom - Google Patents

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CN101013702A CNA2006101635163A CN200610163516A CN101013702A CN 101013702 A CN101013702 A CN 101013702A CN A2006101635163 A CNA2006101635163 A CN A2006101635163A CN 200610163516 A CN200610163516 A CN 200610163516A CN 101013702 A CN101013702 A CN 101013702A
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Abstract

本发明提供了一种具有非易失性存储器单元的EEPROM。该非易失性存储器单元包括：第一阱(11)，其形成在基底(1)中；浮置栅(30)，其通过栅绝缘膜形成在基底(1)上，以与第一阱(11)的第一区域(15)重叠；第一和第二扩散层(12，13)形成在第一阱(11)中，以与所述第一区域(15)接触；以及MOS晶体管(20)，其栅电极是浮置栅(30)，并且通过其栅绝缘膜将电荷传输至浮置栅(30)。该第一扩散层(12)和第二扩散层(13)具有相反的导电类型。

Description

EEPROM
技术领域
本发明涉及一种非易失性存储器，并且特别地涉及一种EEPROM(电可擦除可编程只读存储器)。
背景技术
EEPROM就是一种通常所知的非易失性存储器，其能够电气地对数据进行编程和擦除。“单层多晶EEPROM”是一种EEPROM，其不具有多层栅而是具有单层栅。在例如下面的专利文献中就公开了这种单层多晶的EEPROM。
在日本特开专利申请JP-P2000-340773中描述的EEPROM中，在半导体基底的表面部分中形成的N+扩散层起到控制栅的作用。该N+扩散层与半导体基底上形成的单层栅(浮置栅)相重叠。该单层栅也与半导体基底中的隧道区重叠，并且电荷被从隧道区注入到该单层栅中。并且，该EEPROM具有MOS晶体管，该MOS晶体管使用单层栅作为栅电极。上述隧道区为该MOS晶体管的源极或漏极的一部分。
日本特开专利申请JP-P2001-185633中描述的EEPROM具有：第一N阱和第二N阱，它们形成在基底中；形成在基底上的单层栅(浮置栅)；以及读取晶体管。该第一N阱和单层栅通过栅绝缘膜相互重叠，从而形成第一电容器。该第二N阱和单层栅通过栅绝缘膜相互重叠，从而形成第二电容器。在每个第一和第二N阱中都形成有P型扩散层和N型扩散层。该P型扩散层形成在单层栅周围，同时N型扩散层形成在远离单层栅的地方。电荷通过位于第一电容器或第二电容器处的栅绝缘膜被注入到单层栅中。
美国专利第6788574号中描述的EEPROM具有：第一N阱和第二N阱，其形成在基底中；形成在基底上的单层栅(浮置栅)；以及读取晶体管。该第一N阱与单层栅通过栅绝缘膜相互重叠，从而形成隧道电容器。该第二N阱与单层栅通过栅绝缘膜相互重叠，以形成耦合电容器。在每个第一和第二N阱中都形成有P型扩散层和N型扩散层。该P型扩散层和N型扩散层在每个N阱中彼此相邻。电荷通过位于隧道电容器处的栅绝缘膜被注入到单层栅中。
日本特开专利申请JP-H06-334190公开了一种方法，在该方法中，电荷通过位于晶体管而不是隧道电容器处的栅绝缘膜被注入到单层栅中。
图1示出了在日本公开专利申请JP-H06-334190中描述的EEPROM单元的结构。在图1中，在P型半导体基底101中形成N阱104，并且通过栅绝缘膜在P型半导体基底101上形成单层多晶硅(浮置栅)108。在P型半导体基底101上形成NMOS晶体管，同时在N阱104上形成PMOS晶体管。更具体地，NMOS晶体管由N+扩散层(源极/漏极)102a，102b以及栅电极103构成。另一方面，PMOS晶体管由P+扩散层(源极/漏极)105a，105b，N+扩散层106以及栅电极107构成。上面提到的单层多晶硅(浮置栅)108不仅是NMOS晶体管的栅电极103，也是PMOS晶体管的栅电极107。
在这样构成的EEPROM单元中，通过向各个端子109，110以及111施加预定电位，由此电荷通过NMOS晶体管的栅绝缘膜被传输至(with respect to)浮置栅108。在编程操作中，如图1中所示，例如通过端子109和110将高电位Vp施施加到NMOS晶体管的源极/漏极102a、102b。另一方面，通过端子111将地电位施施加到PMOS晶体管的源极/漏极105a、105b以及N+扩散层106。这样，在NMOS晶体管的浮置栅108与源极/漏极102a、012b之间就会生成较强电场。结果，就会出现FN(Fowler-Nordheim)隧道效应，并且由此电子被从栅电极103驱逐至源极/漏极102a，102b。
图2显示了从电容角度看到的上述编程操作时的情形。用C1表示NMOS晶体管的栅电容，而用C2表示PMOS晶体管的栅电容。在这种情况下，通过如下等式(1)给出由于电容耦合而在浮置栅处引起的电位Vg。
Vg＝C1/(C2+C1)*Vp：等式(1)
因此，通过下面的等式(2)给出了NMOS晶体管中与FN隧道效应相关的电位差“Vp-Vg”。
Vp-Vg＝C2/(C2+C1)*Vp
     ＝(1/(1+C1/C2))*Vp：等式(2)
在等式(2)中，参数“C1/C2”被称为“电容比”。例如，当电位Vp为10V且电容比C1/C2为1/4时，则电位差Vp-Vg应该为8V。设计者可以对电容比C1/C2以及电位Vp进行设置，由此获得希望值的电位差Vp-Vg。当电容比C1/C2设置得较小时，通过该较小的电位Vp即可以得到相同的电位差Vp-Vg，即，可以有效地生成电位差Vp-Vg。这里需要注意的是，增加栅电容C1和C2之间的差意味着PMOS晶体管以及NMOS晶体管中任何一个的尺寸变得相当大。这就导致了存储器单元尺寸的增加，而这是不利的。
发明内容
本申请的发明人已经首先认识到如下几点。在上述的编程操作时，高电位Vp被施加到NMOS晶体管，并且地电位被施加到PMOS晶体管。因此，如图2中所示，在N阱104的表面部分中形成积累层LA。该积累层LA的负电荷(-)使得PMOS晶体管的有效栅电容C2发生变化。在使用P阱来代替N阱104的情况下，反转层的负电荷使得有效栅电容C2发生变化。结果，电位差Vp-Vg就会偏离设计值。电位差Vp-Vg与设计值的偏差导致了与存储器单元相关的编程/擦除特性发生变化，并且降低了存储器的可靠性。
在本发明的一个方面中，提供了一种具有非易失性存储器单元的EEPROM。该非易失性存储器单元具有：第一阱，其形成在基底中；浮置栅，其通过栅绝缘膜形成在基底上；以及MOS晶体管，其使用该浮置栅作为栅电极。形成该浮置栅以使其与第一阱的第一区域重叠，并且该第一阱起到控制栅的作用。另一方面，该MOS晶体管起到隧道电容器的作用，并且电荷通过MOS晶体管的栅绝缘膜被传输至浮置栅。在第一阱中，形成第一扩散层和第二扩散层，以使其与上面提到的第一区域相接触。根据本发明，该第一扩散层和第二扩散层具有相反的导电类型，并且没有形成晶体管。
例如，该第一阱为P阱。该第一扩散层为P+扩散层，而第二扩散层为N+扩散层。在数据编程/擦除时，将第一电位施加到P阱中的P+扩散层和N+扩散层。此外，将与第一电位相差预定电位差的第二电位施加到上面提到的MOS晶体管的扩散层。结果，根据编程操作或擦除操作，在上述P阱第一区域的表面部分中形成了反转层或积累层。
在形成反转层的情况下，与N型半导体类似，大量电荷集中在P阱的第一区域的表面部分中。在这种情况下，根据本发明，由于形成了N+扩散层从而与第一区域相接触，该反转层电气地与N+扩散层相连。结果，该反转层的电位被固定到上述的第一电位(预定电位)。因此，就可以防止由该反转层引起的有效栅电容的变化。
另一方面，在形成积累层的情况下，大量空穴集中在P阱的第一区域的表面部分中。在这种情况下，根据本发明，由于形成了P+扩散层从而与第一区域相接触，因此该积累层电气地与P+扩散层相连。结果，该积累层的电位被固定到上述的第一电位(预定电位)。因此，就可以防止由于积累层而引起的有效栅电容的变化。
如上所述，由于配置了具有相反导电类型的扩散层以与第一区域接触，因此在其中一种情况下的反转层或积累层的电位被固定为预定值。也就是说，在编程操作或擦除操作之一的情况下可以防止栅电容的变化。因此，可以抑制施加到隧道电容器(MOS晶体管)的栅绝缘膜的电位差相对于设计值出现的偏差。由于该电位差被设置为大体上等于设计值，因此抑制了与存储器单元相关的编程/擦除特性的变化，并且提高了存储器的可靠性。
根据本发明的非易失性存储器(EEPROM)，在编程操作或擦除操作的情况下可以防止栅电容的变化。由于对施加到隧道电容器的栅绝缘膜的电位差相对于设计值的偏差进行了抑制，因此抑制了与存储器单元相关的编程/擦除特性的变化。
附图说明
通过下面参照附图的说明，本发明的上述和其他目标，优点以及特征将变得更加清晰，其中：
图1示意性地示出了传统的单层多晶EEPROM结构的截面图；
图2示出了从电容角度看到的图1情形的示意图；
图3示出了根据本发明实施例的非易失性存储器单元(EEPROM)结构的平面图。
图4A示出了沿着图3中线A-A’的结构的截面图；
图4B示出了沿着图3中线B-B’的结构的截面图；
图4C示出了沿着图3中线C-C’的结构的截面图；
图5示出了根据本实施例的数据擦除操作(擦除)的示意图；
图6示出了根据本实施例的数据编程操作(编程)的示意图；以及
图7示出了根据本实施例的数据读取操作(读取)的示意图。
具体实施方式
下面将参照说明性实施例对本发明进行描述。本领域内的技术人员可以认识到，使用本发明的教导能够实现许多可选择实施例，并且本发明并不限于用于说明目的的实施例。
下面将参照附图对根据本发明实施例的非易失性存储器进行描述。根据本实施例的非易失性存储器是具有多个非易失性存储器单元的EEPROM。
1.结构和原理
图3示出了根据本实施例的非易失性存储器单元(EEPROM)结构的平面图。图4A，图4B以及图4C分别示出了图3中沿着线A-A’，线B-B’，以及C-C’的截面结构。
如图3所示，根据本实施例的非易失性存储器单元具有阱电容器10和MOS晶体管20。并且，为阱电容器10和MOS晶体管20配置了浮置栅30。
参看图3，该阱电容器10由P阱11和浮置栅30构成。该浮置栅30与P阱11重叠的区域在下文中被称为“重叠区15”。在P阱11中形成P+扩散层12和N+扩散层13，以便于与重叠区15接触。单独地形成P+扩散层12和N+扩散层13，以使它们相对重叠区15彼此面对。并且，形成触点14，以使其与P+扩散层12和N+扩散层13相连。图4A进一步示出了阱电容器10的截面结构。在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱11。在该P阱11上通过栅绝缘膜形成浮置栅30。该浮置栅30与P阱11重叠的区域就是上面提到的重叠区15。在P阱11中，形成P+扩散层12和N+扩散层13，从而与重叠区15接触。
再参看图3，该MOS晶体管20是形成在P阱21上的N沟道MOS晶体管。更具体地，在P阱21中形成作为源极/漏极的N+扩散层22以及用于提供阱电位的P+扩散层23。形成触点24，用于与N+扩散层22以及P+扩散层23相连。图4B进一步示出了MOS晶体管20的截面结构。在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱21。在P阱21中形成N+扩散层(源极/漏极)22以及P+扩散层23。在被各N+扩散层22夹在中间的区域上，通过栅绝缘膜形成浮置栅30。也就是说，该MOS晶体管20使用浮置栅30作为栅电极。
图4C示出了浮置栅30的结构。形成该浮置栅30，使其在P阱11和P阱21上延伸。也就是说，相对于阱电容器10和MOS晶体管20共用地配置该浮置栅30。优选地，如图4C中所示，该浮置栅30具有单层结构。该单层结构由例如单层多晶硅构成。该浮置栅30被绝缘膜包围并且与周围电路电气隔离。
上面提到的P阱11和P阱21与浮置栅30电容性地耦合。在本实施例中，阱电容器10的P阱11起到“控制栅”的作用。另一方面，通过MOS晶体管20的栅绝缘膜(隧道绝缘膜)出现了相对于浮置栅30的电荷转移(电荷注入和驱逐)。
相对于浮置栅30的电荷转移的原理如下。如图3所示，通过触点14将第一电位施加到阱电容器10的P+扩散层12和N+扩散层13。此外，通过触点24将第二电位施加到MOS晶体管20的N+扩散层22和P阱21。该第二电位与第一电位相差预定的电位差，这样，在浮置栅30处就会引起对应于该预定电位差的电位。
例如，将电位Ve施加到阱电容器10的P+扩散层12和N+扩散层13，而地电位GND被施加到MOS晶体管20的N+扩散层22和P阱21。用C10来表示P阱11与浮置栅30之间的电容(栅电容)，而用C20来表示MOS晶体管20的MOS电容。在这种情况下，通过如下等式(3)给出由于电容性耦合而在浮置栅30处引起的电位Vg。
Vg＝C10/(C10+C20)*Ve
  ＝(1/(1+C20/C10))*Ve：等式(3)
在等式(3)中，参数“C20/C10”被称为“电容比”。浮置栅30的电位Vg与地电位GND之间的电位差(电压)被施加到MOS晶体管20的栅绝缘膜。由于对应于该电压的强电场而出现FN隧道效应，并且因此电荷通过MOS晶体管20的栅绝缘膜。设计者可以设置电容比C20/C10以及电位Ve，由此能够获得具有希望值的电压Vg。当将电容比C20/C10设置得比较小时，用较小的电位Ve就可以得到相同的电压Vg，也就是说可以有效地获得电压Vg。因此优选的就是如图3所示，将MOS晶体管20的面积设计为小于阱电容器10的面积(C10＞C20)。
为了读取存储在上述非易失性存储器中的数据，需要检测浮置栅30的电位状态。为了检测浮置栅30的电位状态，需要有晶体管(读取晶体管)。在本实施例中，MOS晶体管20被用作读取晶体管。也就是说，至少为了读取数据，根据本实施例需要有MOS晶体管20，以及其也被用于将电荷注入到浮置栅30中。
2.操作
接下来，将详细地描述根据本实施例的非易失性存储器单元的数据编程/擦除/读取操作。
2-1.擦除(电子注入)
在擦除操作中，电子被注入到浮置栅30中。图5示出了擦除操作时的非易失性存储器单元的情形的例子。在图5中，按照如下方式来描述浮置栅30，阱电容器10的栅电极30a以及MOS晶体管20的栅电极30b彼此分开。该栅电极30a和栅电极30b彼此电气连接，并且它们的电位Vg相同。
可以适当地设计施加到P+扩散层12、N+扩散层13、P阱21以及源极/漏极22的电位。例如，如图5中所示，正擦除电位Ve被施加到阱电容器10的P+扩散层12和N+扩散层13。另一方面，地电位GND被施加到MOS晶体管20的P阱21和源极/漏极22。结果，在浮置栅30上引发了电位Vg。对应于电位Vg的电场被施加到MOS晶体管20的栅绝缘膜，并且从而将电子注入到浮置栅30中。
在擦除操作时，大量的电子聚集在MOS晶体管20的P阱21的表面部分，从而形成了反转层LI。另一方面，大量空穴聚集在阱电容器10的P阱11的表面部分(重叠区15)中，从而形成积累层LA。根据本实施例，由于形成了P+扩散层12，由此与重叠区15接触，因此该积累层LA直接与P+扩散层12相连，且因此这两层都彼此电气相连。结果，积累层LA的电位被固定在上面提到的擦除电位Ve。
当其中聚集了大量空穴的积累层LA的电位被固定时，就可以防止由于积累层LA中正电荷(+)所引起的有效栅电容C10的变化。结果，在浮置栅30实际上引发的电位Vg与从上述等式(3)中期望得到的期望值之间的差异减小了。换句话说，抑制了施加到MOS晶体管的栅绝缘膜的电位差Vg相对于设计值的偏差。因此，与非易失性存储器单元相关的擦除特性的变化受到抑制，并且提高了存储器的可靠性。
2-2.编程(空穴注入)
在编程操作中，空穴被注入到浮置栅30中。按照与图5类似的方式，图6示出了在编程操作时的非易失性存储器单元的情形的例子。可以适当地设计施加到P+扩散层12，N+扩散层13，P阱21以及源极/漏极22的电位。例如，如图6中所示，负编程电位Vp被施加到阱电容器10的P+扩散层12和N+扩散层13。另一方面，地电位GND被施加到MOS晶体管20的P阱21和源极/漏极22。结果，在浮置栅30处引发了电位Vg。相应于该电位Vg的电场被施加到MOS晶体管20的栅绝缘膜，并且因此空穴被注入到浮置栅30中。
在编程操作时，大量空穴聚集在MOS晶体管20的P阱21的表面部分中，从而形成积累层LA。另一方面，大量电子聚集在阱电容器10的P阱11的表面部分(重叠区15)中，从而形成反转层LI。根据本实施例，由于形成了N+扩散层从而使其与重叠区15接触，因此该反转层LI直接与N+扩散层13相连，并且因此这两层彼此电气连接。结果，反转层LI的电位就被固定在上面提到的编程电位Vp上。
当其中聚集了大量电子的反转层LI的电位被固定时，就能够防止由于反转层LI中的负电荷(-)而引起的有效栅电容的变化。结果，在浮置栅30处实际上引发的电位Vg与从上述等式(3)中期望得到的期望值之间的差异被减小了。换句话说，抑制了施加到MOS晶体管20的栅绝缘膜的电位差Vg相对于设计值的偏差。因此，抑制了与非易失性存储器单元相关的编程特性的变化，并且改进了存储器的可靠性。
2-3.读取
图7示出了读取操作时非易失性存储器单元的情形的例子。例如，读取电位Vr被施加到阱电容器10的P+扩散层12以及N+扩散层13。并且，地电位GND被施加到MOS晶体管20的源极22和P阱21，以及预定电位被施加到其漏极22。通过检测该MOS晶体管20是否导通，就可以检测到该MOS晶体管20的阈值电压，即，对应于所存储的数据的浮置栅30的电位状态。
3.效果
根据本实施例，在阱电容器10中，具有相反导电类型的P+扩散层12以及N+扩散层13与重叠区5相接触。因此，无论积累层LA形成在重叠区15中，还是反转层LI形成在重叠区15中，该积累层LA或反转层LI都与P+扩散层12以及N+扩散层13之一电气连接。换句话说，在编程操作或擦除操作的任一情况下，积累层LA或反转层LI的电位都被固定在预定电位(Ve，Vp)上。结果，可以防止由于积累层LA中的正电荷(+)或者反转层LI中的负电荷(-)所引起的有效栅电容C10的变化。因此，就可以抑制被施加到MOS晶体管20的栅绝缘膜的电位差Vg相对于设计值之间的偏差。由于该电位差Vg被设置为大体上等于设计值，因此与存储器单元相关的编程/擦除特性的变化得到抑制，并且提高了存储器的可靠性。
特别地，优选可以防止施加到MOS晶体管20的栅绝缘膜的电位差Vg变得远小于所希望的设计值。如果电位差Vg变得远小于所希望的设计值，则在最差的情况下将会无法实现该编程/擦除操作。可以认为，在考虑了栅电容变化的情况下，电容比C20/C10被设计得较小。但是，栅电容C10和C20之间的差异的增加就意味着阱电容器10的尺寸变得非常大。这不利地导致了整个存储器单元尺寸的增加。但是，根据本实施例，由于抑制了栅电容的变化，不需要增加阱电容器10的尺寸。从整个存储器单元尺寸的角度来看这是优选的。
并且，如图3中所示，在P阱11中形成P+扩散层12以及N+扩散层13，使其彼此分离。更具体地，与典型MOS晶体管中一样，形成P+扩散层12以及N+扩散层13，使其跨过(相对于)重叠层15相互面对。该P+扩散层12以及N+扩散层13接触重叠层15的长度相同。这种结构的有利之处在于简化了制造过程。
另外，根据本实施例的非易失性存储器单元由两个元件(阱电容器10和MOS晶体管20)构成。与三个元件(隧道电容器，耦合电容器以及读取晶体管)的情况相比，有利地减小了该存储器单元的面积。
显而易见的是，本发明并不仅限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以对其进行修改和改变。

Claims (9)

1.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
形成在基底中的第一阱；
浮置栅，其通过栅绝缘膜形成在所述基底上，以与所述第一阱的第一区域重叠；
第一和第二扩散层，其形成在所述第一阱中，以与所述第一区域接触；以及
MOS晶体管，其栅电极是所述浮置栅，并且通过其栅绝缘膜将电荷传输至所述浮置栅，
其中所述第一扩散层和所述第二扩散层具有相反的导电类型。
2.根据权利要求1的EEROM，
其中在数据编程和擦除中，将第一电位施加到所述第一阱的所述第一扩散层和所述第二扩散层，并且将与所述第一电位相差预定电位差的第二电位施加到所述MOS晶体管的扩散层。
3.根据权利要求2的EEROM，
其中所述第一阱与所述浮置栅之间的电容大于所述MOS晶体管的MOS电容。
4.根据权利要求1至3中任何一个的EEROM，
其中在数据读取中，通过使用所述MOS晶体管来检测所述浮置栅的电位状态。
5.根据权利要求1至3中任何一个的EEROM，
其中彼此分离地形成所述第一扩散层和所述第二扩散层。
6.根据权利要求1至3中任何一个的EEROM，
其中所述第一扩散层和所述第二扩散层接触所述第一区域的长度相同。
7.根据权利要求5的EEROM，
其中形成所述第一扩散层和所述第二扩散层，使其相对于所述第一区域彼此面对。
8.根据权利要求6的EEROM，
其中形成所述第一扩散层和所述第二扩散层，使其相对于所述第一区域彼此面对。
9.根据权利要求1的EEPROM，
其中所述浮置栅由单层多晶硅组成。
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