CN101030581B - Eeprom - Google Patents

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Abstract

本发明涉及一种具有非易失性存储器单元的EEPROM。该非易失性存储单元具有第一MOS晶体管(10)和第二MOS晶体管(20)。该第一MOS晶体管(10)和第二MOS晶体管(20)具有共用栅电极(30)，并且该栅电极(30)是与周围电路电气隔离的浮置栅电极。该第一MOS晶体管(10)和第二MOS晶体管(20)具有相同的导电类型。

Description

EEPROM
技术领域
本发明涉及一种非易失性存储器，并且特别地涉及一种EEPROM(电可擦除可编程只读存储器)。
背景技术
EEPROM就是一种通常所说的非易失性存储器，其能够电气地对数据进行编程和擦除。“单层多晶EEPROM”是这样一种EEPROM，其不具有层叠栅而是具有单层栅。在例如下面的专利文献中就公开了这种单层多晶EEPROM。
在日本特开专利申请JP-P2000-340773描述的EEPROM中，在半导体基底的表面部分中形成的N+扩散层起到控制栅的作用。该N+扩散层与半导体基底上形成的单层栅(浮置栅)重叠。该单层栅也与半导体基底中的隧道区重叠，并且电荷被从隧道区注入到该单层栅中。并且，该EEPROM具有MOS晶体管，该MOS晶体管使用单层栅作为栅电极。上述隧道区为该MOS晶体管的部分源极或漏极。
日本特开专利申请JP-P2001-185633中描述的EEPROM具有：形成在基底中的第一N阱和第二N阱；形成在基底上的单层栅(浮置栅)；以及读取晶体管。该第一N阱和单层栅通过栅绝缘膜相互重叠，从而形成第一电容器。该第二N阱和单层栅通过栅绝缘膜相互重叠，从而形成第二电容器。在每个第一和第二N阱中都形成有P型扩散层和N型扩散层。该P型扩散层形成在单层栅周围，同时N型扩散层形成在远离单层栅的位置。电荷通过位于第一电容器或第二电容器的栅绝缘膜注入到单层栅中。
美国专利第6788574号中描述的EEPROM具有形成在基底中的第一N阱和第二N阱；形成在基底上的单层栅(浮置栅)；以及读取晶体管。该第一N阱和单层栅通过栅绝缘膜相互重叠，从而形成隧道电容器。该第二N阱和单层栅通过栅绝缘膜相互重叠，从而形成耦合电容器。在每个第一和第二N阱中都形成有P型扩散层和N型扩散层。该P型扩散层和N型扩散层在每个N阱中都彼此相邻。电荷通过隧道电容器处的栅绝缘膜注入到单层栅中。
日本特开专利申请JP-H06-334190公开了一种技术，在该技术中，电荷通过位于晶体管而不是隧道电容器处的栅绝缘膜注入到单层栅中。
图1示出了在日本特开专利申请JP-H06-334190中描述的EEPROM单元的结构。在图1中，在P型半导体基底101中形成N阱104，并且通过栅绝缘膜在P型半导体基底101上形成单层多晶硅(浮置栅)108。在P型半导体基底101上形成NMOS晶体管，同时在N阱104上形成PMOS晶体管。更具体地，NMOS晶体管由N+扩散层(源极/漏极)102a、102b以及栅电极103构成。另一方面，PMOS晶体管由P+扩散层(源极/漏极)105a、105b，N+扩散层106以及栅电极107构成。上面提到的单层多晶硅(浮置栅)108不仅是NMOS晶体管的栅电极103，也是PMOS晶体管的栅电极107。
在这样构成的EEPROM单元中，通过给各个端子109、110以及111施加预定电位，由此电荷通过NMOS晶体管的栅绝缘膜相对于浮置栅108迁移。该PMOS晶体管起到控制栅的作用。当电子被注入浮置栅108中时，例如可以采用CHE(沟道热电子)法。另一方面，当从浮置栅108逐出电子时，例如可以采用FN(Fowler-Nordheim)隧道法。
图2示出了根据FN隧道法从浮置栅108逐出电子的情况。在这种情况下，通过端子109和110将高电位Ve施加给NMOS晶体管的源极/漏极102a、102b，同时通过端子111将地电位施加给PMOS晶体管的源极/漏极105a、105b以及N+扩散层106。这样，在栅电极103与源极/漏极102a、102b之间就形成了强电场。结果，由于FN隧道，电子被从栅电极103逐出至源极/漏极102a、102b。
发明内容
本申请的发明人已经认识到如下几点。根据传统技术的CHE方法，即通过图1中所示的P型半导体基底101与栅电极103之间的部分栅绝缘膜，电子被“局部地”注入到浮置栅108中。并且，根据传统技术中的FN隧道法，如图2所示，电子在栅电极103与源极/漏极102之间移动。也就是说，仅仅通过在栅电极103端部处的部分栅绝缘膜“局部地”发生电子移动。该局部电荷的注入和逐出导致了栅绝缘膜的退化。该栅绝缘膜的退化降低了存储器单元的可靠性。
本申请的发明人已经考虑到了上述问题。在图2中，高电位Ve被施加到NMOS晶体管的源极/漏极102，并且地电位被施加到N阱104。这里，高电位Ve不能被施加到P型半导体基底101，因为该P型半导体基底101与N阱104接触，并且因此向P型半导体基底101施加高电位Ve会导致将正向偏压施加到p-n结。该P型半导体基底101应该与源极/漏极102电气隔离，并且它的电位被设置为地电位。由于向P型半导体基底101以及源极/漏极102施加的电位分别为地电位和高电位Ve，因此该电场被不均匀地施加到栅绝缘膜。该不均匀电场引起通过部分栅绝缘层膜的上述电荷的局部迁移。
在本发明的一个方面中，提供了一种具有非易失性存储器单元的EEPROM。该非易失性存储单元具有第一MOS晶体管和第二MOS晶体管，该第一MOS晶体管和第二MOS晶体管具有共用栅电极，并且该栅电极是与周围电路电气隔离的浮置栅。根据本发明，该第一MOS晶体管和第二MOS晶体管具有相同的导电类型。
在第一MOS晶体管和第二MOS晶体管都为第一导电类型的情况下，各个第一MOS晶体管和第二MOS晶体管都形成在第二导电类型的阱上。例如，第一MOS晶体管形成在基底中第二导电类型的第一阱上，而第二MOS晶体管形成在该基底中第二导电类型的第二阱上。由于该第一阱和第二阱都是第二导电类型的，因此对阱之间的偏压没有限制。因此，可以将相同的电位加给源极/漏极和阱。
在数据编程和擦除中，例如，第一电位被施加到第一MOS晶体管的第一阱以及源极/漏极，并且与第一电位相差预定电位差的第二电位被施加到第二MOS晶体管的第二阱和源极/漏极。由于该源极/漏极的电位等于该阱的电位，因此电场被均匀地(一致地)和对称地施加到栅绝缘膜上。结果，就会通过任意MOS晶体管的整个栅绝缘膜发生相对于浮置栅的电荷注入和逐出。换句话说，就可以防止电荷通过部分栅绝缘膜进行上述局部的迁移。因此，就可以抑制栅绝缘膜的退化并因此改善了存储器单元的可靠性。
根据本发明的非易失性存储器单元和EEPROM，防止了电荷通过部分栅绝缘膜的局部注入和逐出。因此，可以抑制栅绝缘膜的退化并因此改善了存储器单元的可靠性。
附图说明
通过下面参照附图的说明，本发明的上述和其他目标，优点以及特征将变得更加清晰，其中：
图1示意性地示出了传统的单层多晶EEPROM结构的截面图；
图2示出了关于图1所示的单层多晶EEPROM的数据编程操作的图；
图3示出了根据本发明实施例的非易失性存储器单元(EEPROM)结构的平面图；
图4A示出了沿着图3中线A-A’的结构的截面图；
图4B示出了沿着图3中线B-B’的结构的截面图；
图4C示出了沿着图3中线C-C’的结构的截面图；
图5示出了根据本实施例的数据擦除操作(擦除)的示意图；
图6示出了在数据擦除操作期间电子注入的示意图；
图7示出了根据本实施例的数据编程操作(编程)的示意图；
图8示出了在数据编程操作期间空穴注入的示意图；以及
图9示出了根据本实施例的数据读取操作(读取)的示意图。
具体实施方式
下面将参照说明性实施例对本发明进行描述。本领域内的技术人员可以认识到，使用本发明的教导能够实现许多可选择实施例，并且本发明并不限于用于说明目的的实施例。
下面将参照附图对根据本发明实施例的非易失性存储器进行描述。根据本发明的非易失性存储器是具有多个非易失性存储器单元的EEPROM。
1.结构和原理
图3示出了根据本实施例的非易失性存储器单元(EEPROM)结构的平面图。图3中沿着线A-A’、线B-B’以及C-C’的截面结构分别在图4A，图4B以及图4C中进行说明。
如图3所示，根据本实施例的非易失性存储器单元具有第一MOS晶体管10和第二MOS晶体管20。该第一MOS晶体管10和第二MOS晶体管20具有共用栅电极30。这里，术语“共用”表示各个MOS晶体管的栅电极的电位彼此相同。在这种情况下，只要各个栅电极的电位相同，就可以单独形成各个栅电极并彼此电气连接。优选地，如图3所示，形成一个栅电极30作为第一MOS晶体管10和第二MOS晶体管20的共用栅电极。
该第一MOS晶体管10是例如N沟道MOS晶体管。如图4A中所示，在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱11。在该P阱11上形成第一MOS晶体管10。更具体地，在P阱11中形成N+扩散层12作为源极/漏极，以及形成用于提供阱电位的P+扩散层13。在夹在N+扩散层12之间的区域上，通过栅绝缘膜形成上述栅电极30。并且，如图3中所示，形成触点14，用于与N+扩散层12以及P+扩散层13相连。
该第二MOS晶体管20也是N沟道MOS晶体管。如图4B中所示，在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱21。在该P阱21上形成第一MOS晶体管20。更具体地，在P阱21中形成N+扩散层22作为源极/漏极，以及形成用于提供阱电位的P+扩散层23。在夹在N+扩散层22之间的区域上，通过栅绝缘膜形成上述栅电极30。如后面所述，该区域与隧道区25相对应，在该隧道区25中FN隧道电流流经栅绝缘膜。并且，如图3中所示，形成触点24，用于与N+扩散层22以及P+扩散层23相连。
如图4C所示，形成栅电极30以使其在P阱11和P阱21上延伸。优选地，该栅电极30具有单层结构，并且由例如单层多晶硅形成。该单层栅电极30被绝缘膜所包围，并且与周围电路电气隔离。也就是说，该单层栅电极30起到“浮置栅”的作用。
该P阱11和P阱21与浮置栅30电容耦合，并且它们中的任何一个都起到“控制栅”的作用。在本实施例中，例如，在其上形成有第一MOS晶体管10的P阱11起到控制栅的作用。另一方面，通过第二MOS晶体管20的栅绝缘膜(隧道绝缘膜)，在隧道区25中发生相对于浮置栅30的电荷注入和逐出。
电荷相对于浮置栅30的迁移原理如下。通过图3中所示的触点14将第一电位施加到第一MOS晶体管10的N+扩散层12和P阱11。此外，通过触点24将第二电位施加到第二MOS晶体管20的N+扩散层22和P阱21。该第二电位与第一电位的相差预定的电位差，这样，在浮置栅30处就会引起对应于该预定电位差的电位。
例如，电位Ve被施加到第一晶体管10的N+扩散层12和P阱11，而地电位GND被施加到第二MOS晶体管20的N+扩散层22和P阱21。用C10来表示第一MOS晶体管10的MOS电容(栅电容)，而用C20来表示第二MOS晶体管20的MOS电容。在这种情况下，通过如下等式(1)给出由于电容耦合而在浮置栅30处出现的电位Vg。
Vg＝C10/(C10+C20)*Ve
＝(1/(1+C20/C10))*Ve    ：等式(1)
在等式(1)中，参数“C20/C10”被称为“电容比”。浮置栅30的电位Vg与地电位GND之间的电位差(电压)被施加到第二MOS晶体管20的栅绝缘膜。由于对应于该电压的强电场而出现了FN隧道，并且因此电荷通过第二MOS晶体管20的栅绝缘膜而迁移。设计者可以设置电容比C20/C10以及电位Ve，以便能够获得期望值的电压Vg。当将电容比C20/C10设置得比较小时，用较小的电位Ve就可以得到相同的电压Vg，也就是说可以有效地获得电压Vg。因此优选地，如图3所示，将第二MOS晶体管20的面积设计得小于第一MOS晶体管10的面积(C10＞C20)。
为了读取存储在上述非易失性存储器中的数据，需要检测浮置栅30的电位状态。为了检测浮置栅30的电位状态，需要将浮置栅30用作栅电极的晶体管(读取晶体管)。因此，第一MOS晶体管10和第二MOS晶体管20中的任何一个应该被用作读取晶体管。在本实施例中，该第一MOS晶体管10被用作读取晶体管。在这种情况下，由于单独提供了在数据编程/擦除时隧道电流流经的晶体管(第二MOS晶体管20)以及单独提供了在数据读取中使用的晶体管(第一MOS晶体管10)，因此分散了应力。这样，就抑制了栅绝缘膜的退化，这是优选的。
2.操作
接下来，将更详细地描述根据本实施例的非易失性存储器单元的数据编程/擦除/读取操作。
2-1.擦除(电子注入)
在擦除操作中，电子被注入到浮置栅30中。图5示出了擦除操作时非易失性存储器单元的状态的例子。在图5中，按照如下方式来描述浮置栅30，使得第一MOS晶体管10的栅电极30a以及第二MOS晶体管20的栅电极30b能够彼此分开。该栅电极30a和栅电极30b彼此电气连接，并且它们的电位Vg相同。
可以适当地设计施加到P阱11、P阱21，N+扩散层12以及N+扩散层22的电位。例如，如图5中所示，正擦除电位Ve被施加到第一MOS晶体管10的P阱11和N+扩散层(源极/漏极)12。另一方面，地电位GND被施加到第二MOS晶体管20的P阱21和N+扩散层(源极/漏极)22。结果，在浮置栅30处引发了由上面等式(1)给出的电位Vg。在这种情况下，该第一MOS晶体管10处于积累模式，而第二MOS晶体管20处于反转模式。
图6详细地示出了其中出现FN隧道的第二MOS晶体管20的状态。大量的电荷聚集在隧道区25中P阱21的表面部分，从而形成类似于N型半导体的“反转层LI”。该反转层LI与相邻的N+扩散层22相连，并且由此该反转层LI的电位被固定为地电位GND。因此，栅电极30b与N+扩散层22/反转层LI之间电场的分布就会变得对称和均匀(一致)。换句话说，电场被对称且均匀(一致)地施加到栅绝缘膜。结果，电子均匀地通过隧道区25中的整个栅绝缘膜而注入到栅电极30b中。由于防止了通过一部分栅绝缘膜的局部电子注入，因此抑制了栅绝缘膜的退化。与传统的基于CHE法的电子注入相比，根据本实施例的电子注入带来了显著的效果。
2-2.编程(空穴注入)
在编程操作中，空穴被注入(电子被从浮置栅30中逐出)到浮置栅30中。按照与图5类似的方式，图7中示出了在编程操作时非易失性存储器单元的状态的例子。可以适当地设计施加到P阱11、P阱21，N+扩散层12以及N+扩散层22的电位。例如，如图7中所示，负编程电位Vp被施加到第一MOS晶体管10的P阱11和N+扩散层(源极/漏极)12。另一方面，地电位GND被施加到第二MOS晶体管20的P阱21和N+扩散层(源极/漏极)22。结果在浮置栅30处出现由上面的等式(1)给出的电位Vg。在这种情况下，该第一MOS晶体管10处于反转模式，第二MOS晶体管20处于积累模式。
这里需要注意的是，施加到N+扩散层22的电位以及施加到P阱21的电位是相同的电位GND，这不同于图2中所示的传统技术。根据图2中所示的传统技术，由于配置了PMOS晶体管和NMOS晶体管并且P型基底101与N阱104接触，因此不能将高电位Ve施加到P型基底101。P型基底101的电位与源极/漏极102的电位显著不同，并且由此在栅电极103和源极/漏极102之间发生局部的电荷迁移。根据本实施例，另一方面，配置了相同导电类型的NMOS晶体管10，20，并且对于P阱11和P阱21之间的偏压没有限制。因此，可以将相同的电位(GND)施加到源极/漏极22和P阱21。
图8详细地示出了其中出现FN隧道的第二MOS晶体管20的状态。大量空穴聚集在隧道区25中P阱21的表面部分，从而形成“积累层LA”。如上所述，施加到N+扩散层22以及P阱21的电位为相同的电位GND。因此，栅电极30b与N+扩散层22/P阱21之间电场的分布就会变得对称和均匀(一致)。换句话说，电场被大体上上均匀(一致)地施加到栅绝缘膜。结果，空穴均匀地通过隧道区25中的整个栅绝缘膜从P阱21注入到栅电极30b中。由于防止了通过一部分栅绝缘膜的局部空穴注入，因此抑制了栅绝缘膜的退化。与图2中所示的传统技术相比，根据本实施例的空穴注入带来了显著的效果。
2-3.读取
图9示出了在读取操作时非易失性存储器单元的状态的例子。例如，读取电位Vr被施加到第二MOS晶体管20的源极/漏极22以及P阱21。此外，地电位GND被施加到第一MOS晶体管10的源极12和P阱11，并且预定电位被施加到它的漏极12。通过检测该第一MOS晶体管10是否导通，就可以检测到第一MOS晶体管10的阈值电压，即，与所存储的数据相对应的浮置栅30的电位状态。
3.效果
如上所述，根据本实施例的非易失性存储器单元由相同导电类型的两个MOS晶体管10，20构成。结果，如图6和8中所示，电场被大体上均匀地施加到第二MOS晶体管20的栅绝缘膜。由于防止了通过一部分栅绝缘膜的局部电荷迁移，因此抑制了栅绝缘膜的退化。特别地，在编程操作时，由于在如图8所示的P阱21和源极/漏极22之间没有电位差，因此防止了仅在栅电极与源极/漏极之间的电荷迁移。由于通过这种方式防止了通过一部分栅绝缘膜的局部电荷迁移，因此栅绝缘膜的使用寿命增加了。因此，改进了非易失性存储器单元的数据保持特性和可靠性。
并且，根据本实施例，两个MOS晶体管中的第一MOS晶体管10被用作读取晶体管，而第二MOS晶体管20被用作FN隧道。在这种情况下，在除了编程/擦除操作之外的期间，没有多余的应力(例如数据读取操作时的热载流子)施加到第二MOS晶体管20的隧道区25。由于分散了压力，因此栅绝缘膜的退化等就得到了抑制，并且改进了非易失性存储器单元的可靠性。
并且，根据本实施例的非易失性存储器单元由两个元件(第一MOS晶体管10和第二MOS晶体管20)构成。因此，与传统技术中三个元件(隧道电容器，耦合电容器以及读取晶体管)的情况相比，降低了该存储器单元的面积。
显然，本发明并不仅限于上述实施例，并且在不脱离本发明的保护范畴和精神的情况下可以对其进行修改和改变。例如，上面实施例描述的情况为配置了2个N沟道MOS晶体管。但是，本发明并不仅限于这种情况。根据本发明的非易失性存储器单元可以由两个P沟道MOS晶体管构成。在这种情况下，2个P沟道MOS晶体管都形成在N阱上。

Claims (8)

1.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
第一MOS晶体管，形成在第二导电类型的P阱上；
第二MOS晶体管，以及
由第一导电类型形成的浮置阱，以及所述P阱形成在所述浮置阱上，
其中所述第一MOS晶体管和所述第二MOS晶体管具有共用的浮置栅电极，且所述第一MOS晶体管和所述第二MOS晶体管具有相同的导电类型，
其中在数据读取时，将读取电位施加到所述第二MOS晶体管，将第一电位施加到所述第一MOS晶体管的源极和所述P阱，并且将第二电位施加到所述第一MOS晶体管的漏极。
2.根据权利要求1的EEPROM，
其中所述第一MOS晶体管、所述P阱和所述浮置阱形成在基底中，所述第二MOS晶体管形成在所述基底中的第二阱上，所述第二阱形成在所述浮置阱上，
其中所述第一MOS晶体管和所述第二MOS晶体管都为所述第一导电类型，而所述第二阱是与所述第一导电类型相反的第二导电类型。
3.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
第一MOS晶体管；以及
第二MOS晶体管，
其中所述第一MOS晶体管和所述第二MOS晶体管具有共用的浮置栅电极，且所述第一MOS晶体管和所述第二MOS晶体管具有相同的导电类型，
其中所述第一MOS晶体管形成在基底中的第一阱上，并且所述第二MOS晶体管形成在所述基底中的第二阱上，
其中所述第一MOS晶体管和所述第二MOS晶体管都为第一导电类型，而所述第一阱和所述第二阱都是与所述第一导电类型相反的第二导电类型，以及
其中在数据编程和擦除中，将第一电位施加到所述第一MOS晶体管的所述第一阱、源极以及漏极，并且将与所述第一电位相差预定电位差的第二电位施加到所述第二MOS晶体管的所述第二阱、源极以及漏极，从而使得相对于所述浮置栅电极经由所述第二MOS晶体管的栅绝缘膜发生电荷的注入和逐出。
4.根据权利要求3的EEPROM，
其中所述第二MOS晶体管的MOS电容小于所述第一MOS晶体管的MOS电容。
5.根据权利要求3的EEPROM，
其中在数据读取时，通过使用所述第一MOS晶体管来检测所述浮置栅电极的电位状态。
6.根据权利要求4的EEPROM，
其中在数据读取时，通过使用所述第一MOS晶体管来检测所述浮置栅电极的电位状态。
7.根据权利要求1至6中任何一个的EEPROM，
其中所述浮置栅电极由单层多晶硅形成。
8.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
第一导电类型的半导体基底；
形成在所述基底上的第二导电类型的浮置阱；
所述第一导电类型的第一阱；
形成在所述第一阱上的所述第一导电类型的第一扩散层，所述第一扩散层沿着第一条线延伸；
形成在所述第一阱上的所述第二导电类型的第二扩散层，所述第二扩散层沿着与所述第一条线平行的第二条线延伸；
形成在所述第一阱上的所述第二导电类型的第三扩散层，所述第三扩散层沿着与所述第一条线平行的第三条线延伸，所述第一到第三条线彼此都不重叠；
在所述第二和第三扩散层之间的所述第一阱上形成浮置栅电极从而构成MOS晶体管，所述MOS晶体管具有作为源极的所述第二扩散层和作为漏极的所述第三扩散层，所述浮置栅电极沿着与所述第一条线平行的第四条线延伸；
所述第一导电类型的第二阱，其面积小于所述第一阱；
形成在所述第二阱上的所述第一导电类型的第四扩散层，所述第四扩散层设置在所述第一条线上；
形成在所述第二阱上的所述第二导电类型的第五扩散层，所述第五扩散层设置在所述第二条线上且其面积小于所述第二扩散层；以及
形成在所述第二阱上的所述第二导电类型的第六扩散层，所述第六扩散层设置在所述第三条线上且其面积小于所述第三扩散层；
其中所述浮置栅电极在所述第五和第六扩散层之间的所述第二阱上延伸从而构成了MOS晶体管，所述MOS晶体管具有作为源极和漏极其中之一的所述第五扩散层和作为源极和漏极的另外一个的所述第六扩散层。
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