JPH07192486A

JPH07192486A - 電気的にプログラム可能な読み取り専用メモリ・セルのプログラミング方法

Info

Publication number: JPH07192486A
Application number: JP32121894A
Authority: JP
Inventors: Pak Chum Shum Danny; ダニー・パク・チュム・シュム; Min Chan Koh; コー・ミン・チャン; T Swift Craig; クレイグ・ティー・スウィフト
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-12-02
Filing date: 1994-12-01
Publication date: 1995-07-28

Abstract

(57)【要約】ＥＰＲＯＭセル１１をプログラミングする方法は、ある
実施例においては、ドレイン領域２１７と制御ゲート層
２１４とをバイアスする段階，ウェル領域または基板２
０１を接地する段階およびソース領域２１６を電気的に
浮動状態にする段階によって構成される。プログラミン
グ中には、ソース領域２１６からドレイン領域２１７に
流れる電子は実質的にゼロである。別の実施例において
は、ソース領域２１６とドレイン領域２１７と制御ゲー
ト層２１４とをバイアスすることにより、ＥＰＲＯＭセ
ル１１をプログラミングすることができる。また、書込
み妨害の問題を起こす可能性を小さくするために専用の
ソースおよびドレイン・ビット・ライン１３，１４を有
するメモリ・アレイ１０も開示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体デバイスの分野に
関し、特に電気的にプログラム可能な読み取り専用メモ
リ・セルのプログラミング方法に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】電気
的にプログラム可能な読み取り専用メモリ（ＥＰＲＯ
Ｍ：electrically programmable read-only-memory）セ
ルは、電気信号を用いてプログラミングすることができ
る。メモリ・セルはプログラミングされると、通常は、
電子または正孔などのキャリアで充電されている浮動ゲ
ートを有する。プログラミングに先立って、セルは通常
は電気的に消去され、消去されたセルの浮動ゲートはプ
ログラミングされたセルと比べて比較的少ないキャリア
をもつことになる。セルを読み出すには、検知電圧を制
御ゲート電極に印加して、チャンネルの導電性を決定す
る。別の電圧がセルのドレイン領域に印加されて、チャ
ンネルが導電性を持つときは、電流がチャンネル領域に
流れ始める。メモリ・セルのチャンネルの導電性は、浮
動ゲートの充電状態と、読み出し中の制御ゲート検知電
圧とに依存する。チャンネルの導電性は、通常、最小制
御ゲート電圧により特徴を持ち、この電圧より高いとチ
ャンネルは比較的高い導電性を持つ。この最小制御ゲー
ト電圧を、普通は閾値電圧（Ｖ_th）と呼び、４．０ボル
トなどに設定される。このため、プログラミングされた
セルは、消去されたセルに比べて高いＶ_thを有する。

【０００３】説明を続ける前に、混乱を避けるためにい
くつかの用語を定義する。ここで用いられる「プログラ
ミング」とは、ＥＰＲＯＭセルの浮動ゲート内の電荷を
電気的に変えることである。「二値プログラミング（bi
nary programming）」は、ＥＰＲＯＭセルのＶ_thが充分
に高くなり、ＥＰＲＯＭセルが感度増幅器によりプログ
ラミングされることを判定できるようになることであ
る。通常、二値プログラミングのＶ_thは、４．０ボルト
以上である。二値プログラミングは、「高レベル・プロ
グラミング」とも呼ばれ、（電気的に消去可能なＥＰＲ
ＯＭが出現する前の）ＥＰＲＯＭのプログラミングに通
常用いられる「プログラミング」のより伝統的な名称で
ある）。「修復（reparing）」または「低レベル・プロ
グラミング」は、過消去されたセルの浮動ゲート内の電
荷を変化させて、そのセルのＶ_thが、０．５ボルトなど
所定のレベルより高くなるようにするために用いられる
１種のプログラミングである。過消去されたセルの形成
と修復について、以下により詳細に述べる。二値プログ
ラミングと修復は、特定の種類のプログラミングであ
る。

【０００４】フラッシュ電気的に消去可能で電気的にプ
ログラム可能な読み取り専用メモリ（フラッシュＥＥＰ
ＲＯＭ）は、「テール・ビット」とも呼ばれる過消去セ
ルを形成する。通常、過消去セルは、多くの他のセルよ
りも低いＶ_thを有する。たとえば、フラッシュ消去によ
り、多くのメモリ・セルは約０．５ボルトより低いＶ_th
を持つが、負のＶ_thを持つメモリ・セルもある。過消去
セルは、メモリ・アレイ内で漏洩源として動作する。こ
のような漏洩源によって、二値プログラミングのサイク
ルが低速になったり、隣のセルが誤って読み込まれるこ
とがある。

【０００５】ＥＰＲＯＭセルは、熱電子注入などの熱キ
ャリア注入（hot carrier injection ）によりプログラ
ミング（二値プログラミングまたは修復）することがで
きる。ＥＰＲＯＭセルのプログラミング中は、ソース領
域は接地されるのが普通で、制御ゲート電極とドレイン
領域は両方とも約５ないし１２ボルトの電位にある。こ
こで用いるこのプログラミング方法を「従来のＨＥＩ」
と呼ぶ。熱電子注入のプログラミング効率は低い。本件
で用いられるプログラミング効率は、プログラミング中
にセルのドレイン領域を流れるキャリアによって分割さ
れるセルの浮動ゲート電極に入るキャリア（電子または
正孔）の分数である。プログラミング効率が低いという
ことは、プログラミング電流がかなり大きいことを意味
する。プログラミング効率が低いと、普通は、プログラ
ミング中のエネルギ消費が大きくなり、エネルギ源とし
てバッテリを有するＥＰＲＯＭセルにとって特に問題と
なることがある。

【０００６】ＥＰＲＯＭセルの浮動ゲート内の電荷は、
ファウラ−ノルトハイム（Fowler-Nordheim ）のトンネ
ル法で変えることもできる。通常約１２ないし１８ボル
トの電位を制御ゲート電極に印加し、ソースおよびドレ
イン領域を接地することにより、浮動ゲートに電子を蓄
積することができる。ファウラ−ノルトハイムのトンネ
ル法を用いるトンネル法は、比較的低速である。

【０００７】ＥＰＲＯＭの多くのメモリ・アレイ、特に
フラッシュＥＥＰＲＯＭメモリ・アレイは、ソースおよ
びドレイン・ビット・ラインがメモリ・セルの隣接する
２つの列または行により共有されている。図１は、メモ
リ・セル１１１，ワード・ライン１１２，ソース・ビッ
ト・ライン１１３およびドレイン・ビット・ライン１１
４を有するメモリ・アレイ１００の一部の回路図であ
る。１つのソース・ビットライン１１３または１つのド
レイン・ビット・ライン１１４に電位が印加されると、
それは実際にはメモリ・セル１１１の２つの行に影響を
与える。用途によっては、埋込ビット・ラインが用いら
れることもある。埋込ビット・ラインは、比較的抵抗が
高いが、これはドーピングされたシリコンの抵抗が金属
を含有するビット・ラインの抵抗よりもほとんどの場合
高いからである。

【０００８】

【課題を解決するための手段】本発明は、第１領域，第
２領域および第１層を有する電気的にプログラム可能な
読み取り専用メモリ・セルのプログラミング方法であ
る。第１領域はソース領域またはドレイン領域のいずれ
か一方として動作し、第１電位にあるか、あるいは電気
的に浮動している状態になるように電気的に設定され
る。第２領域はソース領域またはドレイン領域として動
作するが、第１領域と同じものではない。たとえば、第
１領域がソース領域の場合は、第２領域がドレイン領域
となる。第２領域は、第２電位に置かれる。第１層は、
制御ゲートとして動作し、ほぼ接地電位か、または第３
電位に置かれる。プログラミングには、二値プログラミ
ングと修復がある。

【０００９】本発明のその他の特徴と利点は、添付の図
面と以下の詳細な説明とによって、さらに明らかになろ
う。

【００１０】

【実施例】メモリ・セルをプログラミングするための新
規の方法は、従来のＨＥＩよりも使用電力が少なく、フ
ァウラ−ノルトハイムのトンネル法よりも時間が短くて
済む。本発明の詳細は、以下の実施例によりさらに良く
理解されるだろう。メモリ・アレイおよびセル図２は、複数の電気的にプログラム可能な読み取り専用
メモリ・セル１１からなるメモリ・アレイ１０の回路図
である。このメモリ・アレイは、行と列に編成され、各
行はワード・ライン１２に、各列はソース・ビット・ラ
イン１３とドレイン・ビット・ライン１４に相当する。
本件で用いるメモリ・アレイ１０には、行デコーダ，列
デコーダ，感度増幅器などのメモリ・アレイ・インター
フェース回路構成は含まれていない。インターフェース
回路構成は、メモリ・アレイの外側に隣接しているのが
普通である。メモリ・アレイ１０は、ほとんどどのよう
な種類の電気的にプログラム可能な読み取り専用メモリ
・セルとも用いることができるが、本実施例は、フラッ
シュ電気的に消去可能で、電気的にプログラム可能な読
み取り専用メモリ（フラッシュＥＥＰＲＯＭ）アレイを
持つ。「フラッシュ」によって、同一の消去動作中に２
つ以上のメモリ・セルを消去できることになる。このメ
モリ・アレイはまた、複数の一回プログラム可能なＥＰ
ＲＯＭセル（one-time-programmable EPROM cells ），
紫外線消去可能なＥＰＲＯＭセルまたは電気的に消去可
能なＥＰＲＯＭ（ＥＥＰＲＯＭ）セルとすることもでき
る。メモリ・アレイは、独立したメモリ・デバイスの一
部であっても、マイクロコントローラ，マイクロプロセ
ッサなどに組み込まれたものであってもよい。

【００１１】メモリ・アレイ１０には、「専用の」ソー
ス・ビット・ライン１３およびドレイン・ビット・ライ
ン１４が含まれるが、これはメモリ・アレイ内で、各ソ
ース・ビット・ライン１３は、対応するドレイン・ビッ
ト・ライン１４として同一のメモリ・セルに電気的に接
続されているが、ソースおよびドレイン・ビット・ライ
ン１３，１４はメモリ・アレイ１０内の他のメモリ・セ
ル１１には電気的に接続されていないことを意味する。
言い換えれば、ソースおよびドレイン・ビット・ライン
１３，１４のそれぞれは、メモリ・セルの隣接する２つ
の列で共有されておらず、１列のメモリ・セルに電気的
に接続されているに過ぎない。専用ビット・ラインの意
義は後で述べる。図２でわかるように、ソースおよびド
レイン・ビット・ライン１３，１４は列に対応する向き
になっており、ワード・ライン１２は行に対応する向き
になっている。代替の実施例においては、ソースおよび
ドレイン・ビット・ライン１３，１４を行に対応する向
きとし、ワード・ライン１２を列に対応する向きとして
もよい。

【００１２】図３は、図２に示される１つのメモリ・セ
ル１１の断面図である。メモリ・セル１１は、ｐ型半導
体基板２０１を有する。あるいは、ｐ型半導体基板２０
１をｐ型半導体基板内にあるｐウェル領域，ｎ型半導体
基板またはより大きなｎウェル領域と置き換えることも
できる。従来の電界分離法を用いて、電界分離領域（図
３には図示されない）が基板２０１の部分から形成され
る。積層型ゲート構造が形成され、これにはトンネル誘
電層２１１，浮動ゲート層２１２，集積誘電層２１３お
よび制御ゲート層２１４が含まれ、これらは基板２０１
の部分の上に形成される。制御ゲート層２１４は、メモ
リ・アレイ１０のワード・ライン１２の一部である。層
２１１〜２１４のそれぞれは、複数の層によって構成さ
れる複合層であってもよい。側壁スペーサ２１５が、積
層ゲート構造に隣接して形成される。図３には、自己整
合積層ゲート構造が含まれるが、本発明は、自己整合し
ない他の積層型ゲート構造と用いてもよい。

【００１３】ソース領域２１６とドレイン領域２１７は
ｎ型領域であり、基板２０１の上面の積層型ゲート構造
の異なる側面に隣接して形成される。チャンネル領域２
１８は、積層型ゲート構造の直下で、ソース領域２１
６，ドレイン領域２１７の間の部分である。ソース領域
２１６またはドレイン領域２１７は、カストマイズする
こともでき、同じである必要はない。たとえば、ソース
領域２１６付近でトンネル法を用いてメモリ・アレイを
消去する場合にソース領域２１６が劣化することがあ
り、ドレイン２１７には、基板２０１に急峻な拡散接合
を作って、プログラミング中のキャリア形成を助けるよ
うにすることもできる。拡散接合部の境をより急峻にす
るためのドレイン領域に隣接する領域を、「Ｐポケッ
ト」または「Ｐ型ハロー」と呼ぶ。たとえば、この領域
のドーピング濃度は、毎立方センチあたり約２Ｅ１７な
いし４Ｅ１７原子（基板２０１のドーピング濃度の毎立
方センチあたり約５Ｅ１６原子と比較して）とし、この
領域はドレイン領域２１７の底面に隣接し、ドレイン領
域２１７に隣接するチャンネル領域２１８内にある。Ｐ
ポケットまたはＰ型ハローとその形成方法は、当業者に
は周知のものである。

【００１４】ソースおよびドレイン領域２１６，２１７
と制御ゲート層２１４と側壁スペーサ２１５との上に、
パターニングされた分離層２２１が形成される。このパ
ターニング分離層２２１は、それぞれ領域２１６，２１
７に接触する接触プラグ２２２，２２３を有する。相互
接続部２２４，２２５が、接触プラグ２２２，２２３の
上にそれぞれ形成される。相互接続部２２４はソース・
ビット・ライン１３として動作し、相互接続部２２５は
ドレイン・ビット・ライン１４として動作する。相互接
続部２２４，２２５には、通常は、アルミニウム，銅な
どの金属が含まれている。接触プラグ２２２は、ソース
領域２１６を相互接続部２２４に電気的に接続し、接触
プラグ２２３はドレイン領域２１７を相互接続部２２５
に電気的に接続する。分離層２２１と相互接続部２２
４，２２５との上に、パッシベーション層２３１が形成
される。他のメモリ・セル１１は、図３に図示されるも
のと同様のものである。

【００１５】図４は、図２に示されるメモリ・アレイ１
０の上面図である。図４は、図３には現れない電界分離
領域３１の位置を示す。図３に用いられたのと同じ参照
番号が、図４に多く見られる。図４の上面図は、図３に
示されないメモリ・セル１１の種々の要素間の関係を示
す。電界分離領域３１の他には、図４にはメモリ・アレ
イ１０の活性領域と導電部が含まれているだけである。
相互接続部２２４，２２５が図４に示される要素の最上
部にあり、全体として互いに平行で図４の上から下に延
びる長さを持つ。制御ゲート層２１４は、全体として互
いに平行で、図４の側面から側面（相互接続部２２４，
２２５の長さとは垂直に）延びる長さを有するストリッ
プ状にパターニングされる。相互接続部の下にある制御
ゲート層２１４の部分を破線で示す。浮動ゲート層２１
２は、制御ゲート層２１４の下で、チャンネル領域２１
８の上にある。浮動ゲート層２１２は、「直線−破線−
直線」で示される側面を有する。浮動ゲート層２１２の
側面のうちの２つは、制御ゲート層２１４の側面のうち
の２つと一致するが、図４にはそのように描かれていな
いので、これらの層がより区別しやすくなっている。チ
ャンネル領域２１８の側面のうちの２つは、「直線−破
線−破線−直線」で記されている。その他の側面は浮動
ゲート層および制御ゲート層２１２，２１４の側面とほ
ぼ一線上にある。二値プログラミング１つのメモリ・セル１１の二値プログラミングについ
て、図３を参照しながら説明する。相互接続部２２５
（ドレイン・ビット・ライン１４）は、約６．０ボルト
の電位にある。ドレイン領域２１７も約６．０ボルトで
あるが、これはドレイン領域２１７が接触プラグ２２３
により相互接続部２２５と電気的に接続されているため
である。ドレイン領域に印加される電圧は、ドレイン領
域拡散接合の接合破壊電圧に基づいて選択される。ドレ
イン電圧は、通常は接合破壊電圧より約０．５ボルト低
く設定される。制御ゲート層２１４（１つのワード・ラ
イン１２の一部）は約８．０ボルトの電位にあり、基板
２０１は、ほぼ接地電位にあり、ソース領域２１６は電
気的に浮動状態にあることが許される。

【００１６】このような電気設定のもとで、ドレイン接
合空乏領域は、弱い接合アバランシェ状態に保たれて、
電子を供給する。また、ソース領域２１６とドレイン領
域２１７の間には実質的に電子は流れない。これは、ソ
ース領域が電気的に浮動状態にあるためである。これが
本実施例と従来のＨＥＩとの違いである。過消去セルの修復１トランジスタのフラッシュＥＥＰＲＯＭセルは、複数
のフラッシュＥＥＰＲＯＭセルのフラッシュ消去中の過
消去セルの形成に敏感である。メモリ・セル１１の１つ
を修復する方法を図３に関して説明する。相互接続部２
２５（ドレイン・ビット・ライン１４）は、約５．０ボ
ルトの電位にある。ドレイン領域２１７も約５．０ボル
トであるが、これはドレイン領域２１７が接触プラグ２
２３により相互接続部２２５と電気的に接続されている
ためである。相互接続部２２４（ソース・ビット・ライ
ン１３）は通常は、相互接続部２２５の１ボルトの電位
内にある。ソース領域２１６は、相互接続部２２４とほ
ぼ同じ電位にあるが、これはソース領域２１６と相互接
続部２２４とが接触プラグ２２２により電気的に接続さ
れているためである。制御ゲート層２１４（１つのワー
ド・ライン１２の一部）は、約７．０ボルトの電位にあ
り、基板２０１は、ほぼ接地電位にある。

【００１７】このような電気設定のもとで、次のような
仮定をする：１）消去後と修復前のＶ_thは約マイナス２ボルト（浮動
ゲート層２１２は約１．３ボルトの電位にある）；２）制御ゲート層２１４と浮動ゲート層２１２との間の
容量性結合は約０．６５である。修復中の浮動ゲート層
２１２の総電位は、浮動ゲート層にすでにある電荷（約
３．９ボルト）と容量性結合の寄与部分（７．０ボルト
の０．６５倍の約４．６ボルト）との和、すなわち約
８．５ボルトである。この電位によって、ゲート誘電層
２１１のすぐ下にあるソース領域２１６とドレイン領域
２１７との間のチャンネル領域２１８内に、反転層が形
成される。反転層内の電位は、この修復条件下で、約４
〜５ボルトの範囲にある。

【００１８】修復の開始時には、反転領域および空乏領
域内のエネルギ帯は、ゲート誘電層２１１付近できわめ
て険しい傾斜を持つと思われている。この険しい傾斜に
より、価電子帯内の電子が導電帯にトンネル動作を行う
（帯域間トンネル動作（band-to-band tunneling））。
帯域間トンネル動作により発生する電子は、反転領域お
よび空乏領域内の縦型の電界のために浮動ゲート層２１
２に向かって加速され、それによって熱電子を形成す
る。充分な運動エネルギを持ったこれらの熱電子が浮動
ゲート層２１２内に注入される。注入された電子によ
り、浮動ゲート層２１２内の電荷の正の度合が小さくな
り、それによりメモリ・セル１１のＶ_thが高くなる。浮
動ゲート層２１２の電荷の正の度合が小さくなるにつれ
て、エネルギ帯の傾斜は緩やかになる。帯域の傾斜が緩
やかになると、帯域間をトンネルする電子の数が減り、
帯域間をトンネルした電子の得る運動エネルギが小さく
なる（すなわちそれほど「熱く」ならない）。これを、
熱電子が電界によって加速されることによって形成さ
れ、反転層内の帯域間トンネル動作によって形成される
のではない従来のＨＥＩと比較されたい。実施例の利点図５は、種々の制御ゲート電圧（Ｖ_CG）における二値プ
ログラミングに関して、ドレイン電圧（Ｖ_D ）とドレイ
ン電流（Ｉ_D ）の関係をグラフに示したものである。上
記の実施例では、特定の種類のプログラミング電流であ
りドレイン電流により測定される二値プログラミング電
流は、制御ゲート層２１４が約９ボルトの電位にあると
きでさえ、１マイクロアンペア（μＡ）未満に抑えられ
る。さらに詳しくは、二値プログラミング電流は０．１
ないし１００ナノアンペア（ｎＡ）になる。これを、二
値プログラミング電流が約５００μＡになる従来のＨＥ
Ｉと比較されたい。二値プログラミングの実施例の二値
プログラミング電流が低いのは、一部にはソース領域が
電気的に浮動しており、大きな電流を維持できないため
である。また一部には、ドレイン接合アバランシェが制
御されているために、二値プログラミング電流が低く抑
えられる。この低い二値プログラミング電流は、二値プ
ログラミングの効率の向上につながり、これは特定の種
類のプログラミング効率である。前述の二値プログラミ
ングの実施例では、ドレイン領域２１７に流れ込む１０
００ないし１０，０００個の電子につき１個の電子が浮
動ゲート層２１２に入り込む。これを、ドレイン領域２
１７に流れ込む１，０００，０００（百万）個の電子に
ついて１個の電子が浮動ゲート層に入る従来のＨＥＩと
比較されたい。従来のＨＥＩと比べて、前述の実施例で
は二値プログラミング効率が約１００ないし１０００倍
大きくなっているので、より低い二値プログラミング電
流を用いることができる。二値プログラミング電流が低
いと、二値プログラミング中の消費電力が小さくなる。
消費電力が小さいということは、実装された集積回路の
二値プログラミング中の温度がより低くなるということ
を意味する。

【００１９】図６は、前述の二値プログラミングの実施
例を用いて二値プログラミングされたメモリ・セルに関
する時間とＶ_thの関係を示すグラフである。プログラミ
ング前には、メモリ・セルは約０．５ボルトの初期Ｖ_th
を持っている。このメモリ・セルは、メモリ・セルのＶ
_thが約４ボルト以上の電位にあると、二値プログラミン
グされたと見なされる。図６では、メモリ・セルは約１
０マイクロ秒（μＳ）で二値プログラミングされるが、
これは従来のＨＥＩで二値プログラミングされたメモリ
・セルより、速いとはいえないまでも、これに匹敵する
値である。一般に、特定の種類のプログラミング時間で
ある二値プログラミング時間は、二値プログラミングに
望まれる実際の最小Ｖ_thによって、１ないし１００μＳ
の範囲にあるのが普通である。この二値プログラミング
時間は、ファウラ−ノルドハイム・トンネル動作で二値
プログラミングされたメモリ・セルの二値プログラミン
グ時間と比べて短い。ファウラ−ノルドハイム法による
二値プログラミング時間は約１０ミリ秒（ｍＳ）で、約
１００ないし１０，０００倍長い。

【００２０】メカニズムは異なっているが、修復の実施
例に見られる利点も二値プログラミングの実施例の利点
と同様である。図７は、種々の浮動ゲート電圧（Ｖ_FG）
における修復に関して、ドレイン電圧（Ｖ_D ）とドレイ
ン電流（Ｉ_D ）との関係を示すグラフである。特定の種
類のプログラミング電流であり、ドレイン電流により測
定される修復電流は、浮動ゲート層２１４が約８ボルト
の電位にあるときでさえ、１μＡ未満に抑えられる。さ
らに詳しくは、修復電流は、０．１ないし１０００ピコ
アンペア（ｐＡ）の範囲にあるのが普通である。従来の
ＨＥＩでは、修復電流は１マイクロアンペアより高いと
考えられる。修復の実施例の修復電流が低いのは、一部
には、ソース領域２１６とドレイン領域２１７との間に
流れる電流があったとしても、ほとんどないことによる
ものである。修復電流が低いということは、修復効率の
大きな向上につながる。二値プログラミング効率の場合
と同様に、特定の種類のプログラミング効率である修復
効率は、従来のＨＥＩを用いる修復と比べて、約１００
ないし１０００倍大きくなる。修復効率が高いと、消費
電力が少なくなり、パッケージされた集積回路の温度が
低くなる。

【００２１】図８は、前述の修復の実施例を用いて修復
されたメモリ・セルに関して、時間とＶ_thの関係を示す
グラフである。修復前には、メモリ・セルは０．０ボル
トより低い初期Ｖ_th（Ｖ_thi ）を持つ。図８は、約０．
０，−１．１および−２．０ボルトのＶ_thi を有する過
消去セルのグラフを含む。過消去セルは、セルのＶ_thが
約＋０．５ボルトになると修復されたと見なされる。図
８では、過消去セルは異なるＶ_thi を持つが収束してい
る。過消去セルは、＋０．５ボルトのＶ_thで、約３ミリ
秒で収束するが、これは従来のＨＥＩにより修復された
メモリ・セルと比べ、速いとはいえないまでも、それに
匹敵する値である。一般に、修復の実施例で、特定の種
類のプログラミング時間である修復時間は、セルが修復
されたか否かを判定するために用いられる電圧によっ
て、約０．５ないし３０ｍＳの範囲にある。この修復時
間は、ファウラ−ノルトハイムのトンネル法を用いて修
復されたメモリ・セルの修復時間である約３秒（約１０
０ないし６０００倍長い）よりも短い。さらに、修復の
実施例を用いる修復は収束するが、ファウラ−ノルトハ
イムのトンネル法に関して収束する修復法はその存在が
知られていない。修復時間は、チャンネル領域２１８内
のドーピング濃度に依存する。ドーピング濃度が高くな
ると、修復時間は短くなる。そのために、０．５ｍＳよ
り短く３０ｍＳより長い修復時間が可能になる。

【００２２】プログラミング中（二値プログラミングま
たは修復中）のエネルギ消費量は、電力とプログラミン
グ時間の積である。上述の実施例のプログラミング電流
は従来のＨＥＩよりも低く、ファウラ−ノルトハイムの
トンネル法よりも速くプログラミングするので、前述の
実施例を用いるプログラミングでは、必要なエネルギが
少なくなり、このことは特に限られたエネルギ源（たと
えばバッテリ）を持つシステムにとっては有益である。
単独のバッテリで動作する携帯用システムの需要が大き
くなるにつれて、チャ−ジポンプでプログラミング電流
を供給することができる機能がますます重視されてい
る。チャ−ジポンプは、低供給電圧を、デバイスを動作
させるために通常必要とされる高出力電圧まで起動する
ための回路構成を集積回路内に有する。チャ−ジポンプ
の出力電圧は、ポンプが供給する出力電流に逆に依存す
る。これらの実施例のさらに別の利点は、プログラミン
グ電流の要件が低いので、セルが「チャ−ジポンプにと
って優しい」ものになることである。上述の実施例は従
来のＨＥＩに比べてプログラミング電流が低いので、こ
の実施例でプログラミングされるメモリ・セルは、従来
のＨＥＩでプログラミングされたメモリ・セルよりも低
電力のチャ−ジポンプを用いる。また、前述の実施例を
用いてプログラミングすることにより、ファウラ−ノル
トハイムのトンネル法に用いられるものよりも低い電圧
を用いることができる。これは出力のより小さなチャ−
ジポンプを用いることができるということである。

【００２３】メモリ・アレイ１０に関して述べると、こ
のアレイは専用のソースおよびドレイン・ビット・ライ
ン１３，１４を持っており、二値プログラミングの実施
例で起こる可能性のある隣接する列のメモリ・セルに関
して「書込み妨害」の問題を起こすことが少なくなる。
書込み妨害とは、別のメモリ・セルを二値プログラミン
グしようとする場合に、二値プログラミングするつもり
でないメモリ・セルが、誤って二値プログラミングされ
ることである。図１のメモリ・アレイ１００は共有のソ
ースおよびドレイン・ビット・ライン１１３，１１４を
有する。図１に破線で示されるように、下側のワード・
ライン１１２と左のドレイン・ビット・ライン１１４を
共有する２つのメモリ・セル１１１は、このセル１１１
のうち１つだけをプログラミングしようとしているの
に、２つが二値プログラミングされてしまうことがあ
る。そのため、専用のソースおよびドレイン・ビット・
ライン１３，１４を持つことで、書込み妨害の問題が起
こる可能性を小さくする。

【００２４】メモリ・アレイ１０は、それぞれ、ソース
およびドレイン・ビット・ライン１３，１４のために金
属含有相互接続部２２４，２２５を用いる。多くのフラ
ッシュＥＥＰＲＯＭデバイスが、埋込ソースおよび／ま
たはドレイン・ビット・ラインを用いる。相互接続部２
２４，２２５を用いることで抵抗が低くなり、メモリ・
アレイ１０を速度が重視される用途に用いることが可能
になる。プログラミングの選択肢メモリ・セルのプログラミングに関して、いくつかの選
択肢が与えられる。最も簡単な修正の１つは、ソースお
よびドレイン領域の電気接続を逆にすることである。二
値プログラミングの実施例に関しては、ドレイン領域２
１７を電気的に浮動状態にして、ソース領域２１６を約
６．０ボルトの電位にする。いずれかの実施例によるプ
ログラミングの別の方法は、ソースおよびドレイン領域
２１６，２１７をほぼ同じ電位に保つことにより実現さ
れる。ソースおよびドレイン領域２１６，２１７が、ほ
ぼ同じ電位にあるので、これらの領域の間に流れる電流
は実質的にゼロになる。別の実施例においては、制御ゲ
ート層２１４をほぼ接地電位に置いて、修復を実行する
ことができる。

【００２５】ソース領域２１６および／またはドレイン
領域２１７と制御ゲート層２１４との電位は、これらの
領域または層が電気的に浮動状態にないときや接地され
ていないときには、０．９ないし１０．０ボルトの範囲
にある。表１に、プログラミング中の種々の領域に対す
る電気接続をまとめる。表１プログラミング中の電気設定領域または層電気設定１．ドレイン領域２１７がバイアスされ、ソース領域２
１６が電気的に浮動状態にある。ドレイン領域２１７０．９〜１０．０ボルトソース領域２１６電気的浮動状態制御ゲート層２１４０．９〜１０．０ボルトまた
は接地基板２０１接地２．ドレイン領域２１７が電気的に浮動状態で、ソース
領域２１６がバイアスされている。ドレイン領域２１７電気的浮動状態ソース領域２１６０．９〜１０．０ボルト制御ゲート層２１４０．９〜１０．０ボルトまた
は接地基板２０１接地３．ドレイン領域２１７とソース領域２１６がバイアス
されている。ドレイン領域２１７０．９〜１０．０ボルトソース領域２１６０．９〜１０．０ボルト制御ゲート層２１４０．９〜１０．０ボルトまた
は接地基板２０１接地メモリ・セル１１内の導電型を逆にしてもよい。導電型
を逆にすると、チャンネル領域２１８はｎウェル領域ま
たはウェル領域を持たないｎ型基板内にあることにな
り、ソースおよびドレイン領域２１６，２１７はｐ型に
ドーピングされる。プログラミング電位は負になる。領
域または層は０．９ボルトないし１０．０ボルトの範囲
の電位ではなく、約−０．９ボルトないし約−１０．０
ボルトになることになる。言い換えると、領域または層
がバイアスされると、その電圧は０．９ボルトないし１
０．０ボルトの範囲の絶対値を有する。また、電子の代
わりに正孔を用いてプログラミングを行ってもよい。

【００２６】以上の説明で、本発明は特定の実施例に関
して説明されている。しかし、添付の請求項に示される
ように、本発明のより広範囲の精神および範囲から逸脱
することなく、本発明に対して種々の修正および変更が
可能であることは明白である。従って、説明と図面とは
説明のためのものであって、制限するためのものではな
い。

【図面の簡単な説明】

本発明は、例として図示されるが、添付の図面に限られ
るものではない。また同じ参照番号は、同様の要素を示
す。

【図１】共有されるソース・ビット・ラインおよびドレ
イン・ビット・ラインを有するメモリ・アレイの回路図
である。（従来の技術）

【図２】本発明の実施例によるフラッシュＥＥＰＲＯＭ
デバイスのメモリ・アレイの一部分の回路図である。

【図３】図２のメモリ・アレイの１つのメモリ・セルの
断面図である。

【図４】図２のメモリ・アレイの一部分の上面図であ
る。

【図５】本発明の実施例による二値プログラミング中の
種々の制御ゲート電位に関するドレイン電圧とドレイン
電流のグラフである。

【図６】本発明の実施例によりセルが二値プログラミン
グされる場合の、時間とメモリ・セルのＶ_thのグラフで
ある。

【図７】本発明の実施例により修復中の種々の浮動ゲー
ト電位に関するドレイン電圧とドレイン電流のグラフで
ある。

【図８】本発明の実施例によりセルが修復される場合
の、時間とメモリ・セルのＶ_thのグラフである。

【符号の説明】

１１メモリ・セル２０１基板２１１トンネル誘電層２１２浮動ゲート層２１３集積誘電層２１４制御ゲート層２１５側壁スペーサ２１６ソース領域２１７ドレイン領域２１８チャンネル領域２２１パターニングされた分離層２２２．２２３接触プラグ２２４，２２５相互接続部２３１パッシベーション層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792 7210−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者クレイグ・ティー・スウィフトアメリカ合衆国テキサス州オースティン、ナンバー3041、ルネサンス・コート14000

Claims

【特許請求の範囲】

【請求項１】第１領域（２１６，２１７）と第２領域
（２１６，２１７）と第１層（２１４）とを有する電気
的にプログラム可能な読み取り専用メモリ・セル（１
１）をプログラミングする方法であって：前記第１領域
（２１６，２１７）がソース領域（２１６）またはドレ
イン領域（２１７）として動作し、前記第１領域（２１
６，２１７）が電気的に浮動状態または第１電位にある
ように前記第１領域を電気的に設定する段階；前記第２
領域（２１６，２１７）を第２電位に置いて、前記第２
領域（２１６，２１７）がソース領域（２１６）または
ドレイン領域（２１７）として動作し、前記第２領域
（２１６，２１７）が前記第１領域（２１６，２１７）
とは異なる種類の領域として動作するようにする段階；
および前記第１層（２１４）をほぼ接地電位であるか、
あるいは第３電位である電位に置いて、前記第１層が前
記メモリ・セル（１１）の制御ゲート（２１４）として
動作するようにする段階；によって構成されることを特
徴とする方法。
【請求項２】第１領域（２１６）と第２領域（２１
７）と第３領域（２０１）と第１層（２１４）とを有す
る電気的にプログラム可能な読み取り専用メモリ・セル
（１１）を二値プログラミングする方法であって：前記
第１領域（２１６）が電気的に浮動状態になるよう電気
的に設定して、前記第１領域（２１６）が前記メモリ・
セル（１１）のソース領域（２１６）として動作するよ
うにする段階；前記第２領域（２１７）を第１極性を有
する第１電位に置き、前記第２領域（２１７）が前記メ
モリ・セル（１１）のドレイン領域（２１７）として動
作するようにする段階；前記第３領域（２０１）をほぼ
接地電位に置き、前記第３領域（２０１）が半導体基板
またはウェル領域になるようにする段階；および前記第
１層（２１４）を前記第１極性を有する第２電位に置
き、前記第１層（２１４）が前記メモリ・セルの制御ゲ
ート（２１４）として動作するようにする段階；によっ
て構成されることを特徴とする方法。
【請求項３】第１領域（２１６，２１７）と第２領域
（２１６，２１７）と第３領域（２０１）と第１層（２
１４）とを有する電気的に消去可能で電気的にプログラ
ム可能な読み取り専用メモリ・セル（１１）を修復する
方法であって：前記第１領域（２１６，２１７）を第１
極性を有する第１電位に置く段階；前記第２領域（２１
６，２１７）を前記第１極性を有する第２電位に置く段
階；前記第３領域（２０１）をほぼ接地電位に置き、前
記第３領域が半導体基板またはウェル領域になるように
する段階；および前記第１層（２１４）を前記第１極性
を有する第３電位に置き、前記第１層（２１４）が前記
メモリ・セル（１１）の制御ゲートとして動作するよう
にする段階；によって構成されることを特徴とする方
法。
【請求項４】複数の電気的に消去可能で電気的にプロ
グラム可能な読み取り専用メモリ・セル（１１）を有す
るフラッシュ消去可能なメモリ・アレイ（１０）をプロ
グラミングする方法であって、各メモリ・セルが第１領
域（２１６，２１７）と第２領域（２１６，２１７）と
第１層（２１４）とを有し、プログラミングされる前記
メモリ・セル（１１）のそれぞれが：前記第１領域（２
１６，２１７）がソース領域（２１６）またはドレイン
領域（２１７）として動作し、前記第１領域（２１６，
２１７）が電気的に浮動状態または第１電位にあるよう
に前記第１領域（２１６，２１７）を電気的に設定する
段階；前記第２領域（２１６，２１７）を第２電位に置
いて、前記第２領域（２１６，２１７）がソース領域
（２１６）またはドレイン領域（２１７）として動作
し、前記第２領域（２１６，２１７）が前記第１領域と
は異なる種類の領域として動作するようにする段階；お
よび前記第１層（２１４）をほぼ接地電位であるか、あ
るいは第３電位である電位に置いて、前記第１層（２１
４）が前記メモリ・セル（１１）の制御ゲートおよびメ
モリ・アレイ（１０）のワード・ラインとして動作する
ようにする段階；によって構成されることを特徴とする
方法によってプログラミングされる方法。