KR20000071535A - 전기적 소거 가능 메모리 디바이스 - Google Patents

전기적 소거 가능 메모리 디바이스 Download PDF

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KR20000071535A
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루센트 테크놀러지스 인크
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Abstract

전기적 소거 가능 메모리 디바이스는 플로우팅 게이트 메모리 셀과, 제 1 극성의 제 1 전압을 웰에, 절대치가 제 1 전압보다 최소한 약 2볼트 높은 제 1 극성의 제 2 전압을 드레인 영역에, 그리고 제 2 극성의 제 3 전압을 제어 게이트에 공급함으로써 메모리 셀을 선택적으로 소거하는 소거 회로를 포함한다. 웰은 P 전도형인 것이 바람직하고, 소스 및 드레인 영역은 N 전도형인 것이 바람직하다. 따라서, 제 1 및 제 2 전압은 양이고, 제 3 전압은 음이다. 제 1 전압은 약 5 내지 9볼트의 범위에 있는 절대치를 가질 수 있고, 제 2 전압은 약 2 내지 3 볼트의 범위에 이쓴 절대치를 가질 수 있으며, 반대 극성의 제 3 전압은 약 3 내지 8볼트의 범위의 절대치를 가질 수 있다. 드레인 및 소스 영역은 대개 대칭이어서, 처리 원가를 절감시킨다. 더욱이, 드레인 영역과, 보다 바람직하기로는 소스 및 드레인 영역 모두는 웰의 인접 부분과 비교적 가파른 접합부를 한정하여 제조 원가를 더 절감시킨다.

Description

전기적 소거 가능 메모리 디바이스{MEMORY DEVICE WITH HIGH ENDURANCE ERASE PERFORMANCE}
본 발명은 반도체 메모리와 상기 메모리를 내장한 디바이스에 관한 것으로, 보다 구체적으로는, 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM; Electrically Erasable Programmable Read Only Memory)와 상기 EEPROM을 포함하는 디바이스에 관한 것이다.
불휘발성 메모리는 전력이 메모리에 더 이상 공급되지 않을 때조차도 상기 메모리가 그 내용을 유지하기 때문에 다양한 제품에 사용된다. 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM)는 내용이 소거된 후 상이한 데이터가 그 메모리에 저장될 수 있게 하는 불활성 메모리의 한가지 유형이다. 플래시(FLASH) 메모리는, 프로그래밍 또는 소거가 개별 셀 레벨에서 보다는 섹터(sector)에서 실행된다. 플래시 메모리는 대체로 기존의 EEPROM보다 나은 판독 액세스 시간을 가질 수 있다.
대표적인 EEPROM 디바이스는 메모리 셀의 어레이(an array of memory cells)를 포함하고, 각각의 셀은 차례로 플로우팅 게이트(floating gate)와, 플로우팅 게이트 위에 있는 제어 게이트를 포함한다. 플로우팅 게이트는 반도체 기판에 공간적으로 이격되게 형성된 소스와 드레인 사이로 한정되는 트랜지스터의 채널 위에 배치된다. 사이에 끼인 절연 층은 채널과 플로우팅 게이트 사이와, 플로우팅 게이트와 제어 게이트 사이에 있다. 한가지 유형의 메모리 셀 구성은, 제어 게이트가 플로우팅 게이트 바로 위에 있는 소위 적층형 게이트 배열(stacked gate arrangement)이다. 적층형 게이트 구성은 미국 특허 제 5,077,691호 및 제 5,598,369호에 개시되어 있다.
다른 구성은, 제어 게이트가 플로우팅 게이트 위로 연장되지만 또한 트랜지스터의 채널의 일부분 위에서 플로우팅 게이트에 측면으로 인접하게 연장되는 스플릿 게이트 배열(split gate arrangement)이다. 예를 들면, 미국 특허 제 5,867,425호는 콜렉터가 감지 트랜지스터의 채널 아래에 있는 바이어스된 궁핍 영역(biased depletion region)이 되도록 배열된 바이포울러 트랜지스터(bipolar transistor)를 포함하는 스플릿 게이트 메모리 셀을 개시한다. 선택 트랜지스터는 감지 트랜지스터에 인접하게 형성된다. 선택 트랜지스터의 소스는 바이포울러 트랜지스터의 에미터이다.
상기 메모리 셀의 프로그래밍은 대체로 전자가 플로우팅 게이트에 주입되게 함으로써 실행된다. 역으로, 소거는 전자가 플로우팅 게이트로부터 터널을 빠져 나오도록 함으로써 실행된다. 플래시 메모리를 프로그래밍하고 소거하는 것은 예를 들면, 메모리에서 반도체 접합부에 대해 상반되는 요구 사항을 부과하는 것이다. 기울기가 완만한 접합은 소거할 때 핫 홀 주입(hot-hole injection)을 피하는 반면, 가파른 접합(abrupt junctions)은 프로그래밍 속도를 향상시킨다. 기존에는 상기 문제점은 드레인에서부터 프로그래밍하고 소스에서부터 소거함으로써 적층된 게이트 디바이스에서 제기되었다. 이는 대체로 소스와 드레인 영역이 개별적으로 최적화 되어야 하기 때문에 원가를 높인다. 더욱이, 스플릿 게이트 디바이스는 소스 접합부에서 플로우팅 게이트로 액세스할 필요가 없고, 드레인에서만 소거되어야 한다. 이는 그 대표적인 내구성 사이클링 성능을 제한한다. 그러나, 적층된 게이트 FLASH 메모리는 완전 소거가 가능한 것으로 알려져 있으며, 스플릿 게이트 디바이스는 영향을 받지 않는 결과를 가져온다.
EEPROM은 대체로 드레인에 근접한 채널 부분에서 플로우팅 게이트로 열 전자 주입을 유도함으로써 프로그래밍 된다. 이는 소스와 기판을 접지 시키고 비교적 높은 양전압을 제어 게이트에 공급하고 적당한 양전압을 드레인에 인가하여, 높은 에너지나 열 전자를 생성함으로써 이루어진다. 플로우팅 게이트에 음의 전하를 축적하면, 전계 효과 트랜지스터(FET)의 임계 전압을 상승시키고, 판독 모드 동안 전류가 채널을 통해 흐르는 것을 방지한다. 물론, 판독 전류의 값은 셀이 프로그래밍 되는가 되지 않는가를 결정한다.
소거는 플로우팅 게이트를 방전하는 것을 포함하고, 플로우팅 게이트와 소스 사이 또는, 플로우팅 게이트와 기판 사이의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 유발시킴으로써 실행된다. 플로우팅 게이트와 소스 사이의 터널링을 유발시킴으로써 실행되는 소거는 소스 소거라 하고, 드레인이 플로우팅 상태로 남아있는 동안 소스에 양의 고전압을 인가하고 제어 게이트와 기판에 접지를 인가함으로써 이루어진다.
플로우팅 게이트와 기판 사이에 터널링을 유발시킴으로써 실행되는 소거는 대개 채널 소거로 알려져 있다. 채널 소거는 드레인과 소스가 플로우팅 하도록 하는 동안 기판에 양의 고전압을 인가하고 제어 게이트에 저지를 인가함으로써 야기된다. 종래의 두 기술은 모두 많은 단점을 지닌다.
소스 소거는 대체로 고전압을 위한 외부 전원을 필요로 하고, 대체로 소스용으로 보다 복잡하고 값비싼 이중 확산을 필요로 한다. 소스 소거는 플로우팅 게이트 아래에 있는 유전체 층의 표면에 홀을 남겨서, 프로그램의 신뢰도를 떨어뜨릴 수 있다. 채널 소거 동작은 전체 채널이 터널링용으로 사용되기 때문에 채널에서의 결점에 대해 민감하며, 어레이에 있는 메모리 셀을 위한 임계치의 범위는 비교적 넓다. 채널 소거는 소스 또는 드레인 소거의 경우보다 훨씬 높은 전압을 터브(tub)에 인가하는 것을 필요로 한다. 따라서, 채널 소거는 더 어려우며, 채널 소거를 위해 보다 높은 전압의 처리를 최적화 하는데 보다 많은 비용이 든다.
음의 게이트 소거 동작은 드레인이 플로우팅 상태를 유지하는 동안, 대체로 소스 영역에 양의 전압을 인가하고 제어 게이트에 음의 전압을 인가함으로써 유발되고, 기판은 접지에 접속된다. 음의 게이트 소거는 음의 전하 펌프(negative charge pump)를 필요로 하고, 양의 전하 펌프는 소스 전압을 위해 요구될 수 있다. 이중 확산된 소스 구조도 또한 대체로 필요하며, 임계치의 범위는 또한 비교적 넓을 수 있다.
플래시 메모리를 소거하는 동안 밴드 투 밴드(BBT; band-to-band) 터널링으로 유도된 핫-캐리어(hot-carrier)의 생성은 판독 전류의 질적 저하의 원인인 것으로 대개 알려져 있다. 따라서, 동작하는 동안 BBT 누전을 감소키는 것이 FLASH 기술의 주요 목표이다. 이전에 전류를 감소시키기 위해 취했던 방법이 그레이딩 접합부(grading junctions)를 포함하여, 접합부 전계를 BBT가 발생하는 레벨로 증가시키지 않고서도 소거 전압을 지원할 수 있었다. 그러나, 상기 기술은 소스와 드레인을 위한 개별 임플랜트(implants)의 사용을 필요로 하여, 원가를 증가시키고 보다 긴 채널 길이를 초래한다.
위에서 기술된 옹의 미국 특허 제 5,867,425호(U.S. Patent No. 5,867,425 to Wong)에서는 메모리 셀용 3중 웰 구조(triple well structure)를 개시하고, 여기서 제어 전압은 -7 볼트 내지 -14 볼트의 범위의 음전압으로 바이어스 되는 반면, 가장 내부 P 웰, 이를 둘러싸는 N 웰 및 드레인 영역은 Vcc 또는 그보다 높은 전압으로 바이어스 된다. 드레인 바이어스는, 게이트 유도된 드레인 누전(gate induced drain leakage)이 문제가 되는 것을 방지하기 위하여 P 웰 바이어스보다 약 1 볼트 이상 높을 수 없다. 따라서, 불휘발성 메모리 셀의 형성과 소거 기술의 향상에도 불구하고, 불휘발성 메모리 셀을 소거하고 상기 불휘발성 메모리 셀이 높은 소거 사이클링 내구성을 갖도록 하는 방법에 대한 필요성이 여전히 있다.
상기 종래 기술의 관점에서, 본 발명의 목적은 따라서 향상된 소거 내구성을 갖는 메모리 디바이스를 제공하는 것이다.
본 발명에 따른 상기 목적, 특징 및 장점과 다른 목적, 특징 및 장점은 한 실시예에서, 제 1 극성의 제 1 전압을 웰에 공급하고, 상기 제 1 전압보다 절대치로 최소한 약 2볼트 높은 제 1 극성의 제 2 전압을 드레인 영역에 인가하며, 제 2 극성의 제 3 전압을 제어 게이트에 인가함으로써 메모리 셀들 중 하나 이상의 셀에서 선택적으로 소거하는 소거 회로를 포함하는 선택적 소거 가능 메모리에 의해 제공된다. 제 1 전압은 약 2볼트 내지 3볼트의 범위의 절대치를 가질 수 있고, 제 2 전압은 약 5볼트 내지 9볼트의 범위의 절대치를 가질 수 있으며, 반대 극성의 제 3 전압은 약 3볼트 내지 8볼트의 범위의 절대치를 가질 수 있다. 본 발명에 따른 제 1, 제 2 및 제 3 소거 전압은 소거하는 동안 BBT 누전을 감소시킨다. 따라서, 메모리의 판독 내구성은 많이 향상된다.
보다 구체적으로는, 메모리가 기판과, 기판에 형성된 다수의 메모리 셀을 포함한다. 각각의 메모리 셀은 기판에 있는 제 1 전도형을 갖는 웰과, 채널의 범위를 소스 영역과 드레인 영역 사이로 한정하고 제 2 전도형을 가지며 공간적으로 떨어져 있는, 웰에 있는 소스 및 드레인 영역을 포함한다. 플로우팅 게이트는 채널의 최소한 일부분을 덮으며, 제 1 절연 층은 플로우팅 게이트와 채널 사이에 배치된다. 제어 게이트는 플로우팅 게이트의 최소한 일부분을 덮으며, 제 2 절연 층은 제어 게이트와 플로우팅 게이트 사이에서 연장된다.
본 발명의 다른 중요한 특징에 따라서, 드레인 영역 및 소스 영역은 대개 대칭이어서, 처리 원가를 감소시킨다. 또한, 드레인 영역과, 보다 바람직하기로는, 소스 및 드레인 영역 둘다 웰의 인접 부분과 비교적 가파른 접합부를 보여준다. 따라서, 제조는 예를 들면, 경사 완화된 접합부(graded junctions)를 사용하는 것에 비해 단순화되고, 원가는 감소된다.
메모리 셀은 스플릿 게이트 또는 적층형 게이트이다. 스플릿 게이트 셀의 경우 제어 게이트는 채널에 인접하여 연장되는 부분을 포함하고, 적층형 게이트의 경우 플로우팅 게이트는 제어 게이트가 완전히 플로우팅 게이트 위에 있는 상태에서 소스와 드레인 사이에서 연장된다.
소거 회로는 셀의 전체 집단을 동시에 소거하도록 메모리 셀의 집단에 효과적으로 접속될 수 있다. 달리 말하면, 본 발명은 플래시 EEPROM에서 구현될 수 있다.
예를 들면, 웰의 제 1 전도형은 P 전도형일 수 있고, 소스 및 드레인 영역의 제 2 전도형은 N 전도형일 수 있다. 따라서, 제 1 및 제 2 전압은 양이고 제 3 전압은 음이다. 소거 회로는 제 1 전압, 제 2 전압 및 제 3 전압 중 하나 이상의 전압을 제공하도록, 하나 이상의 전하 펌프를 포함할 수 있다. 대안적으로, 전압은 외부 전원으로부터 공급될 수 있다.
메모리 셀은 단독 메모리 디바이스일 수 있거나, 유리하게 집적 회로 패키지에 있는 다른 회로와 합쳐질 수 있다. 예를 들면, 메모리는 메모리 셀을 구비한 동일한 반도체 기판 상에 포함되는 처리기를 더 포함하는 디지털 신호 처리기에 포함될 수 있다.
도 1은 본 발명에 따른 EEPROM의 불휘발성 메모리 셀 및 이와 연관된 소거 회로의 적층형 게이트 실시예에 대한 개략적 단면도,
도 2는 본 발명에 따른 디지털 신호 처리기의 불휘발성 메모리 셀 및 이와 연관된 소거 EEPROM 회로의 스플릿 게이트 실시예에 대한 개략적 단면도,
도 3은 본 발명에 따라, 드레인-기판 전압이 일정하게 유지되는 상태에서 터널 산화물 전압 대 웰 전압에 대한 그래프,
도 4는 본 발명에 따른 여러 가지 바이어싱 구성(biasing configuration)을 위한 판독 전류 대 소거 시간에 대한 그래프,
도 5는 본 발명에 따라, 터널 양단간의 전압이 일정하게 유지되는 상태에서, 드레인 전압 마이너스 웰 전압을 웰 전압의 함수로서 도시하는 그래프,
도 6은 본 발명에 따라, 여러 가지 바이어싱 구성을 위해 판독 전류 대 소거 사이클을 도시하는 그래프.
도면의 주요 부분에 대한 부호의 설명
10 : 전기적 소거 가능 메모리 디바이스 11 : 기판
15 : 메모리 셀 16, 17 : 웰
본 발명은 본 발명의 바람직한 실시예가 도시되는 첨부 도면을 참조하여 이후 보다 상세히 설명될 것이다. 그러나, 본 발명은 많은 상이한 유형으로 구체화될 수 있으며, 본 명세서에 제시된 실시예들에 한정되는 것으로 파악되어서는 안된다. 오히려, 상기 실시예들은 상기 개시가 철저하고 완전하며 본 발명의 범위를 당업자들에게 완전하게 전하도록 제공된다. 동일한 도면 부호는 전체적으로 동일한 구성 요소를 가리킨다. 층과 영역의 치수는 보다 명확히 하기 위하여 도면에서 과장될 수 있다.
먼저, 도 1을 참조하면, 전기적 소거 가능 메모리 디바이스(10)의 적층형 게이트 실시예가 설명된다. 메모리 디바이스(10)는 기판(11)과 상기 기판에 형성된 다수의 메모리 셀을 포함하며, 명료하게 하기 위하여 단 하나의 메모리 셀(15)만이 예시된다. 메모리 셀(15)은 제 1 전도형의 웰(16)을 포함한다. 예시된 실시예에서, 웰(16)은 N 전도형의 제 2 웰(17)로 둘러싸이는 P 전도형의 가장 내부 웰이다. 다른 말로 하면, 예시된 메모리 셀(15)은 당업자가 이해하는 바와 같이, 종래 반도체 처리 기술을 사용하여 쉽게 형성되는 3중 웰 구조를 갖는다. 3중 웰 구조는 가장 내부 웰(16)이 대체로 접지에 접속되는 기판(11)과 관계없이 바이어스될 수 있도록 제공된다.
메모리 셀(15)은 예시된 실시예에서 N 전도형인 제 2 전도형을 갖는 소스 영역(20) 및 이와 떨어져 있는 드레인 영역(21)을 포함한다. 소스 영역(20) 및 드레인 영역(21)은 당업자들에 의해 쉽게 인식되는 바와 같이 소스 영역(20)과 드레인 영역(21) 사이의 범위에 (점선으로 표시된) 채널(22)을 한정한다. 플로우팅 게이트(25)는 채널(22) 위에 놓이고, 제 1 절연 층(24)은 플로우팅 게이트와 채널 사이에 배치된다. 제어 게이트(27)는 플로우팅 게이트(25b) 위에 놓이고, 제 2 절연 층(26)은 제어 게이트와 플로우팅 게이트 사이에 연장된다.
메모리 디바이스(10)는 이제 설명되는 바와 같이, 특정 전압을 공급함으로써 메모리 셀들 중 하나 이상의 메모리 셀을 선택적으로 소거하는 소거 회로를 포함한다. 소거 회로는 개략적으로 예시된 3 바이어스 전압원 및 관련 스위치(30a-30c)에 의해 제공된다. 상기 바이어스 소스는 당업자들이 인지하는 바와 같이, 온칩(on-chip) 또는 외부 회로나, 그 조합에 의해 제공될 수 있다. 하나 또는 그 이상의 외부 입력 핀은 전체적인 집적 회로 패키지 내에 제공될 수 있고, 외부 전압을 수신할 수 있도록 집적 회로의 각각의 패드에 접속될 수 있다.
예시적인 실시예에서, 스위치는 소거 부분에 도시된다. 따라서, 제 1 극성의 제 1 전압은 바이어스 소스 및 관련 스위치(30a)에 의해 웰(16)에 공급된다. 상기 제 1 전압은 약 2 내지 3볼트 범위의 양전압일 수 있다. P+ 영역(34)은 제 1 전압을 웰에 접속하기 위해 웰(16)에 제공된다.
제 1 극성의 제 2 전압은 제 1 전압보다 절대값이 최소한 약 2볼트만큼 더 높게 드레인 영역(21)에 인가된다. 도시된 바와 같이, 제 2 전압은 바이어스 및 스위치 블록(30b)에 의해 공급되는 약 5 내지 9볼트의 범위의 양전압일 수 있다. 그 외에, 제 2 제 2 극성의 제 3 전압은 제어 게이트(27)에 인가된다. 제 3 전압은 제 3 바이어스 및 스위치 블록(30c)에 의해 공급되는 약 -5 내지 -8볼트의 범위에 있는 음전압일 수 있다. 당업자들은 여러 가지 반도체 범위의 전도형이 반전될 수 있으며, 이는 여러 가지 바이어스 전압의 극성의 반전을 또한 필연적으로 수반할 것임을 인식할 것이다.
당업자들은 메모리 디바이스(10)가 각각의 바이어스 소스 및 스위치 회로(30a-30c)로부터 여러 가지 프로그래밍 전압 P1-P3과 판독 전압 R1-R3을 공급할 수 있다. 따라서, 상기 전압 및 관련 회로 부분은 본 명세서에서 더 이상 논의될 필요가 없다.
본 발명의 중요한 특징에 따라서, 드레인 영역(21)과 소스 영역(20)은 대개 대칭이어서, 처리 원가를 절감시킨다. 더욱이, 드레인 영역(21)과, 보다 구체적으로는, 소스 영역(20) 및 드레인 영역(21) 둘 다 웰의 인접 부분과 비교적 가파른 접합부 범위를 한정한다. 따라서, 예를 들면, 경사가 완화된 접합부에 비해 제조가 단순화되고 원가가 절감된다. 가파른 접합부 및 대칭은 본 발명에 따른 소거 기술 및 회로에 의해 가능해 진다.
도 2의 개략적 단면도를 더 참조하여, 본 발명에 따른 디지털 신호 처리기(40)의 형태로 스플릿 게이트 메모리 디바이스가 이제 설명된다. 스플릿 게이트 디바이스는 P 전도형 기판(41)과, 상기 기판 내의 N 전도형 웰(47)과, N 웰 내의 P 전도형 웰(46)을 포함한다. 디바이스(40)는 또한, 소스 영역(50) 및 떨어져 있는 드레인 영역(51)을 포함하고, 상기 소스 영역(50) 및 드레인 영역(51)은 모두 당업자들에 의해 쉽게 인식될 수 있는 바와 같이 N+ 전도형이다. 물론, 채널(52)은 소스 영역(50)과 드레인 영역(51) 사이에서 연장된다. 예시된 실시예에서, 웰 바이어스 전압을 웰(46)에 접속하는 P+ 영역(64)이 제공된다.
플로우팅 게이트(55)는 절연 층(54) 위에 배치되고, 절연 층(54)은 차례로 채널(52)의 일부분 위에 배치된다. 예시된 실시예에서, 스플릿 게이트 셀은 제어 게이트(57)를 포함하고, 상기 제어 게이트(57)는 당업자들이 쉽게 인식하는 바와 같이, 인접한 플로우팅 게이트 측면으로 연장되고 채널의 인접 부분 위로 연장될 뿐만 아니라, 플로우팅 게이트(55) 위로 연장된다.
스플릿 게이트 셀에서 소스에 액세스(access)하는 것은 유용하지 않다. 따라서, 본 발명에 따른 드레인 소거 기술은 특히 유리하다. 예시된 실시예에서, 소거하는 동안 세 가지 상이한 전압을 공급하는 소거 회로(60)가 개략적으로 예시된다. 제 1, 제 2 및 제 3 전압 각각은 도 1에 도시된 메모리 디바이스(10)에 대해 위에서 설명된 바와 같다. 물론, 전압은 하나 이상의 전하 펌프에 의해 온칩으로 생성될 수 있거나, 당업자들이 인식하는 바와 같이 전압은 개별 외부 전원에서 공급될 수 있다.
소거 회로(60)는 개략적으로 예시되는 바와 같이 온칩 처리기(61)에 접속될 수 있다. 달리 말하면, 메모리 디바이스와 소거 회로는 예시된 디지털 신호 처리기(40)와 같은 다른 디바이스에 매립된(embedded) 메모리의 일부로서 포함될 수 있다. 따라서, 메모리 디바이스라고 하는 용어는 본 명세서에서는, 본 발명의 매립된 메모리 셀 및 소거 회로를 내장한, 디지털 신호 처리기와 같은 전용 메모리 칩이나 집적 회로를 나타내는데 사용된다.
당업자들은 관련 회로에 의해 여러 가지 프로그래밍 및 판독 바이어스가 인가될 수 있음을 인식할 것이다. 더욱이, 소거 회로(60)는 메모리 셀의 집단 또는 섹터(sector)를 동시에 소거하도록 메모리 셀의 집단 또는 섹터에 선택적으로 접속될 수 있으며, 상기 메모리 디바이스는 예를 들면, 플래시 EEPROM이다.
본 발명에 따른 제 1, 제 2 및 제 3 소거 전압은 소거 동작 기간 동안 밴드 투 밴드(BBT; band-to-band) 터널링으로 유도된 핫-캐리어(hot-carrier)의 생성을 감소시킨다. 과거에, 소스 및 드레인 접합부의 경사를 완만하게 하는 것을 포함하여 BBT 누출을 처리하는 방법이 시도되었고, 처리 단계 및 원가를 증가시키는 원하지 않는 결과를 초래하였다. 채널 또는 터브 소거(tub-erase) 기술은 특별 처리를 필요로 할 수 있는 비교적 큰 터브 전압을 필요로 하는 단점을 경험하였다. 스플릿 게이트 디바이스의 경우, 터브 소거는 산화물 브레이크다운(oxide breakdown)을 초래할 수 있다. 폴리-폴리 소거 기술(poly-poly erase techniques)은 메모리 셀의 신뢰도를 떨어뜨릴 수 있는 다른 레벨의 폴리실리콘 또는 예민한 관심을 요구할 수 있다. 본 발명에 따른 소거 방법은 종래 기술의 상기 단점을 극복한다.
본 발명은 드레인과 플로우팅 게이트 결합 계수가 웰과 플로우팅 게이트 결합 계수보다 대개 훨씬 더 낮다는 관찰을 근거한 것이다. 예를 들면, 드레인과 플로우팅 게이트 결합 계수는 약 0.1일 수 있고, 웰과 플로우팅 게이트 결합 계수는 약 0.3일 수 있다. 따라서, 드레인과 웰 전압이 모두 동일한 양만큼 증가되면, 드레인과 플로우팅 게이트 사이의 전압 차는 도 3에 도시된 바와 같이 증가하고, 여기서, v_tun_ox는 터널 산화물 양단간의 전압이고, Vw는 웰의 전압이며, 여기서 드레인에서의 전압 Vd 마이너스 웰 전압은 6.75 볼트이다. 이는 도 4의 플로트(plot)로 도시된 바와 같이 소거 속도를 증가시키는 결과를 가져올 것이다.
도 4에서, 증폭기에서 판도 전류 I_read는 Y 축 상에 있고 밀리 초 단위의 소거 시간 T_erase는 X 축에 상에 있다. 세 플로트가 예시되는데, 다이아몬드 플로트는 0.01볼트 웰 바이어스를 나타내고, 정사각형 플로트는 1.0볼트의 웰 바이어스에 대한 것이며, 삼각형 플로트는 2.0볼트의 웰 바이어스에 대한 것이다. 드레인 전압은 6.75볼트에 상기 특정 웰 바이어스를 더한 전압이고, 제어 게이트 전압은 모든 플로트에 대해 -5볼트이다. 당업자들이 쉽게 인식하는 바와 같이, 소거 속도는 보다 높은 웰 바이어스에서 보다 빠르다.
드레인과 플로우팅 게이트간 전위 차는 진성 플로우팅 게이트 전위(intrinsic floating-gate potential)와 제어 게이트 전위를 일정한 값으로 유지함으로써 일정하게 유지될 수 있다. 이는 도 5에 도시된 바와 같이, 드레인과 웰간의 전위를 감소시키는 결과를 초래한다. 드레인과 웰간의 전압이 감소되면, BBT 전류의 지수 함수적인 감소를 초래하며, 당업자들이 쉽게 인식하는 바와 같이 셀 판독 전류의 질적 저하를 대응하게 감소시킨다. 상기 누전을 감소시키면, 특히 예를 들면 단일 외부 전원 플래시 메모리 디바이스의 경우 필요로 할 수 있는 임의의 전하 펌프의 용량을 감소시키는 것도 허용한다.
상기 주목된 효과를 입증하기 위하여, 스플릿 게이트 셀은 0.35 m 플래시 기술을 사용하여 제조되었고, 여러 가지 드레인 및 기판 전압에서 50K 이상의 사이클동안 사이클링 되었다. 그 결과는 도 6에 도시된다. 특히, C로 구분된 플롯의 가장 낮은 집단은 종래의 소거 방식의 경우이며, 여기서 웰은 0볼트로 유지되고, 제어 게이트는 -5볼트이며, 드레인 전압은 6.75볼트이며, 소거 시간은 0.1초이다. B로 구분된 플롯의 집단은 1볼트의 웰 바이어스, 7.17볼트의 드레인 전압, -5볼트의 제어 게이트 전압 및 0.1초의 소거 시간에 대한 것이다. A로 구분된 플로트의 최상위 집단은 2볼트의 웰 바이어스, 8.0볼트의 드레인 전압, -5볼트의 제어 게이트 바이어스 및 0.1초의 소거 시간에 대한 것이다.
본 발명에 따라서, 소거 전압의 유리한 구성은 양호한 소거 속도를 제공하고, 또한 비교적 높은 판독 사이클링 내구성을 제공한다. 예를 들면, 웰에 공급되는 제 1 전압은 약 2 내지 3 볼트의 범위에서 절대치를 갖는다. 드레인에 공급되는 제 2 전압은 약 5 내지 9볼트의 범위의 절대치를 갖는 것이 바람직하다. 제어 게이트에 인가되는 제 3 전압은 약 3 내지 8볼트의 범위의 절대치를 갖지만, 제 1 및 제 2 전압과 반대 극성으로 이루어진다.
본 발명에 따른 방법은 제 1 극성의 제 1 전압을 웰에, 절대치가 상기 제 1 전압보다 적어도 약 2볼트 더 높은 제 1 극성의 제 2 전압을 드레인 영역에, 그리고 제 2 극성의 제 3 전압을 제어 게이트에 동시에 공급함으로써 하나 이상의 전기적 소거 가능 메모리 셀을 소거하는 것이다. 보다 구체적으로는, 각각의 메모리 셀은 제 1 전도형 웰과, 상기 웰에 있고 공간상으로 떨어진 소스 영역과 드레인 영역 사이의 범위에 채널을 한정하며 공간상으로 떨어진 제 2 전도형의 소스 영역 및 드레인 영역과, 상기 채널의 적어도 일부분 위에 있는 플로우팅 게이트와, 상기 플로우팅 게이트와 채널 사이에 있는 제 1 절연 층을 포함하는 것이 바람직하다. 제어 게이트는 플로우팅 게이트의 최소한 일부분 위에 있고, 제 2 절연 층은 상기 제어 게이트와 플로우팅 게이트 사이에 연장되는 것이 바람직하다.
제 1 전압을 공급하는 단계는 약 2 내지 3볼트의 범위에서 절대치를 갖는 제 1 전압을 공급하는 것이 바람직하다. 제 2 전압을 공급하는 단계는 약 5 내지 9볼트의 범위에서 절대치를 갖는 제 2 전압을 공급하는 것이 바람직하다. 더욱이, 제 3 전압을 공급하는 단계는 약 3 내지 8볼트의 범위에 있는 절대치를 갖는 제 3 전압을 공급하는 것이 바람직하다. 제 1 전도형은 P 전도형인 것이 바람직하고, 제 2 전도형은 N 전도형인 것이 바람직하다. 따라서, 제 1 및 제 2 전압은 양의 전압인 것이 바람직하고, 제 3 전압은 음인 것이 바람직하다.
드레인 및 소스 영역은 대체로 대칭이고, 웰과 비교적 가파른 접합부를 한정하여, 제조 원가를 감소시킨다. 제 1, 제 2 및 제 3 전압들 중 하나 이상의 전압을 생성하는 단계는 하나 이상의 전하 펌프를 사용하는 단계를 포함하는 것이 바람직하다. 대안적으로 또는 부가적으로, 제 1, 제 2 및 제 3 전압들 중 하나 이상의 전압은 외부 전원에서 공급될 수 있다.
본 발명의 다른 방법은 전기적 소거 가능 메모리를 포함하는 전자 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 다수의 메모리 셀을 형성하는 단계와, 제 1 극성의 제 1 전압을 웰에, 상기 제 1 전압보다 절대치가 최소한 약 2볼트만큼 더 큰 제 1 극성의 제 2 전압을 드레인 영역에, 제 2 극성의 제 3 저압을 제어 게이트에 공급하도록 소거 회로를 형성하는 단계를 포함하는 것이 바람직하다. 메모리 셀을 형성하는 단계는 제 1 전도형의 웰에 각각의 메모리 PF을 형성하는 단계를 포함하며, 각각의 메모리 셀은 공간상으로 떨어져 있는 소스 영역과 드레인 영역 사이의 범위에 채널을 한정하고 웰 내에 있고 공간상으로 떨어져 있는 제 2 전도형의 소스 영역 및 드레인 영역을 포함하는 것이 바람직하다. 각각의 셀은 채널의 최소한 일부분 위에 있는 플로우팅 게이트와, 플로우팅 게이트와 채널 사이에 있는 제 1 절연 층과, 플로우팅 게이트의 최소한 일부분 위에 있는 제어 게이트와, 제어 게이트와 플로우팅 게이트 사이에 있는 제 2 절연 층을 형성함으로써 더 형성된다.
당업자라면 상기 설명 및 관련 도면에서 제시된 기술의 장점을 갖는 본 발명의 많은 변형 예 및 다른 실시예를 이해할 수 있을 것이다. 따라서, 본 발명은 개시된 특정 실시예로 한정되는 것이 아니라, 변형 예 및 실시예는 첨부된 청구 범위의 범주 내에 포함되도록 하고자 함을 이해해야 한다.
이상에서 설명된 바와 같이, 본 발명에 따르면, 메모리의 소거 및 판독 내구성이 향상되고 원가가 절감되는, 전기적 소거 및 프로그램 가능 판독 전용 메모리(EEPROM)와 상기 EEPROM을 포함하는 디바이스가 제공된다.

Claims (27)

  1. 전기적으로 소거할 수 있는 메모리 디바이스에 있어서,
    기판과,
    상기 기판에 형성된 다수의 메모리 셀 및
    제 1 극성의 제 1 전압을 상기 웰에, 절대치가 상기 제 1 전압보다 최소한 약 2볼트만큼 높은 제 1 극성의 제 2 전압을 상기 드레인 영역에, 그리고 제 2 극성의 제 3 전압을 상기 제어 게이트에 공급함으로써 하나 이상의 상기 메모리 셀을 선택적으로 소거하는 소거 회로를 포함하되,
    상기 메모리 셀 각각은,
    상기 기판에 있는 제 1 전도형의 웰과,
    공간상으로 떨어져 있는 소스 영역과 드레인 영역 사이의 범위에 채널을 한정하고 상기 웰에 있으며 공간상으로 떨어져 있는 제 2 전도형의 소스 영역 및 드레인 영역과,
    상기 채널의 최소한 일부분 위에 있는 플로우팅 게이트와,
    상기 플로우팅 게이트와 상기 채널 사이에 있는 제 1 절연 층과,
    상기 플로우팅 게이트의 최소한 일부분 위에 있는 제어 게이트와,
    상기 제어 게이트와 상기 플로우팅 게이트 사이에 있는 제 2 절연 층을 포함하는 전기적 소거 가능 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 약 2 내지 3볼트의 범위에 있는 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 전압은 약 5 내지 9볼트의 범위의 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 제 3 전압은 약 3 내지 8볼트의 범위의 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 드레인 및 소스 영역은 대개 대칭인 전기적 소거 가능 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 드레인 영역은 상기 웰과 비교적 가파른 접합부를 한정하는 전기적 소거 가능 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 제어 게이트는 스플릿 게이트 메모리 셀을 한정하도록 상기 채널에 인접하여 측면으로 연장되는 부분을 포함하는 전기적 소거 가능 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 플로우팅 게이트는 적층형 게이트 메모리 셀을 한정하도록 상기 소스 영역과 드레인 영역 사이에서 연장되는 전기적 소거 가능 메모리 디바이스.
  9. 제 1 항에 있어서,
    메모리 디바이스가 디지털 신호 처리기가 되도록 상기 기판에 처리기를 더 포함하는 전기적 소거 가능 메모리 디바이스.
  10. 제 1 항에 있어서,
    상기 소거 회로는 메모리 셀의 집단을 동시에 소거하도록 메모리 셀의 집단에 선택적으로 접속되는 전기적 소거 가능 메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 제 1 전도형은 P 전도형이고, 상기 제 2 전도형은 N 전도형이며, 상기 제 1 및 제 2 전압은 양이고, 상기 제 3 전압은 음인 전기적 소거 가능 메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 소거 회로는 하나 이상의 전하 펌프를 포함하는 전기적 소거 가능 메모리 디바이스.
  13. 제 1 항에 있어서,
    상기 소거 회로는 외부 전원으로부터 각각의 전압을 수신하는 하나 이상의 입력을 포함하는 전기적 소거 가능 메모리 디바이스.
  14. 전기적으로 소거할 수 있는 메모리 디바이스에 있어서,
    기판과,
    상기 기판에 형성된 다수의 메모리 셀 및
    제 1 극성의 제 1 전압을 상기 웰에, 절대치가 상기 제 1 전압보다 높은 제 1 극성의 제 2 전압을 상기 드레인 영역에, 그리고 제 2 극성의 제 3 전압을 상기 제어 게이트에 공급함으로써 하나 이상의 상기 메모리 셀을 선택적으로 소거하는 소거 회로를 포함하되,
    상기 메모리 셀 각각은,
    상기 기판에 있는 제 1 전도형의 웰과,
    공간상으로 떨어져 있는 소스 영역과 드레인 영역 사이의 범위에 채널을 한정하고 상기 웰에 있으며 공간상으로 떨어져 있는 제 2 전도형의 소스 영역 및 드레인 영역 ― 상기 소스 영역 및 드레인 영역은 실제로 대칭이고 상기 웰과의 비교적 급격한 접합부를 한정함 ― 과,
    상기 채널의 최소한 일부분 위에 있는 플로우팅 게이트와,
    상기 플로우팅 게이트와 상기 채널 사이에 있는 제 1 절연 층과,
    상기 플로우팅 게이트의 최소한 일부분 위에 있는 제어 게이트와,
    상기 제어 게이트와 상기 플로우팅 게이트 사이에 있는 제 2 절연 층을 포함하는 전기적 소거 가능 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 전압은 약 2 내지 3볼트의 범위에 있는 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  16. 제 14 항에 있어서,
    상기 제 2 전압은 약 5 내지 9볼트의 범위의 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  17. 제 14 항에 있어서,
    상기 제 3 전압은 약 3 내지 8볼트의 범위의 절대치를 갖는 전기적 소거 가능 메모리 디바이스.
  18. 제 14 항에 있어서,
    상기 제어 게이트는 스플릿 게이트 메모리 셀을 한정하도록 상기 채널에 인접하여 연장되는 부분을 포함하는 전기적 소거 가능 메모리 디바이스.
  19. 제 14 항에 있어서,
    상기 플로우팅 게이트는 적층형 게이트 메모리 셀을 한정하도록 상기 소스 영역과 상기 드레인 영역 사이에서 연장되는 전기적 소거 가능 메모리 디바이스.
  20. 제 14 항에 있어서,
    상기 전기적 소거 가능 메모리 디바이스는 메모리 디바이스가 디지털 신호 처리기가 되도록 상기 기판에 처리기를 더 포함하는 전기적 소거 가능 메모리 디바이스.
  21. 제 14 항에 있어서,
    상기 소거 회로는 메모리 셀의 집단을 동시에 소거하도록 메모리 셀의 집단에 선택적으로 접속되는 전기적 소거 가능 메모리 디바이스.
  22. 제 14 항에 있어서,
    상기 제 1 전도형은 P 전도형이고, 상기 제 2 전도형은 N 전도형이며, 상기 제 1 및 제 2 전압은 양이고, 상기 제 3 전압은 음인 전기적 소거 가능 메모리 디바이스.
  23. 전기적으로 소거할 수 있는 메모리 디바이스에 있어서,
    기판과,
    상기 기판에 형성된 다수의 메모리 셀 및
    약 2 내지 3볼트의 범위에 있는 제 1 극성의 제 1 전압을 상기 웰에, 약 5 내지 9볼트의 범위에 있는 제 1 극성의 제 2 전압을 상기 드레인 영역에, 그리고 약 3 내지 8볼트의 범위에 있는 제 2 극성의 제 3 전압을 상기 제어 게이트에 공급함으로써 하나 이상의 상기 메모리 셀을 선택적으로 소거하는 소거 회로를 포함하되,
    상기 메모리 셀 각각은,
    상기 기판에 있는 제 1 전도형의 웰과,
    공간상으로 떨어져 있는 소스 영역과 드레인 영역 사이의 범위에 채널을 한정하고 상기 웰에 있으며 공간상으로 떨어져 있는 제 2 전도형의 소스 영역 및 드레인 영역과,
    상기 채널의 최소한 일부분 위에 있는 플로우팅 게이트와,
    상기 플로우팅 게이트와 상기 채널 사이에 있는 제 1 절연 층과,
    상기 플로우팅 게이트의 최소한 일부분 위에 있는 제어 게이트와,
    상기 제어 게이트와 상기 플로우팅 게이트 사이에 있는 제 2 절연 층을 포함하는 전기적 소거 가능 메모리 디바이스.
  24. 제 23 항에 있어서,
    상기 드레인 및 소스 영역은 대개 대칭인 전기적 소거 가능 메모리 디바이스.
  25. 제 23 항에 있어서,
    상기 드레인 영역은 상기 웰과 비교적 가파른 접합부를 한정하는 전기적 소거 가능 메모리 디바이스.
  26. 제 23 항에 있어서,
    상기 제어 게이트는 스플릿 게이트 메모리 셀을 한정하도록 상기 채널에 인접하여 측면으로 연장되는 부분을 포함하는 전기적 소거 가능 메모리 디바이스.
  27. 제 23 항에 있어서,
    상기 플로우팅 게이트는 적층형 게이트 메모리 셀을 한정하도록 상기 소스 영역과 드레인 영역 사이에서 연장되는 전기적 소거 가능 메모리 디바이스.
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