CN100367504C - 适用于快闪和字节操作的非易失存储技术 - Google Patents
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Abstract
本发明提供一种非易失性存储单元结构，适合于快闪存储单元和EEPROM单元(电擦除可编程只读存储单元)，以执行字节编程和字节擦除操作。在编程操作中，一个较高负电压施加到漏极区，这样，产生热空穴，以减少经过横向电场内隧道氧化层进入浮动栅极的热电子。另外，栅极电压约为阈值电压，它依赖于集成电路装置设计。此外，非易失性存储单元利用沟通Fowler-Nordheim隧道效应进行擦除操作。为了执行字节擦除操作，将漏极结用作一个禁止开关。这样，通过将漏极偏置到接地，禁止相同字线上未选单元。因此，未选单元的字线接地。
Description
技术领域
本发明一般涉及适于操作的非易失性存储单元，并更特别地涉及适用于快闪和字节操作应用的非易失性存储单元。
先前技术描述
基于存储装置的半导体广泛地包括：随机存储器(RAM)和只读存储器(ROM)。RAM称作为易失性存储器，在施加的电压消失时，随时间的消逝，破坏了数据。ROM装置，包括可编程ROM(PROM)，可擦除PROM(EPROM)，以及电擦除EPROM(EEPROM)。通过一个多层栅极结构能够同时擦除，并表征众多的EEPROM单元和快闪存储器单元。
传统P沟道多层栅极快闪单元的编程操作是利用沟道热空穴感应出热电子，使电子进入浮动栅极。此外，擦除操作是利用由FN隧道穿过隧道氧化物的FN(Fowler-Nordheim)隧道效应(FN tunneling)，将电子从浮动栅极吸引到衬底。因此编程操作是字节操作，而不是擦除操作。
图1示出一个传统EEPROM单元100，在该单元100内，通过将单元100阈值电压编程到多个预定电平中的一个，可以表示多于两个的二元状态。当读EEPROM单元100时，在那里传导的电流电平依赖于它的阈值电压。
EEPROM单元100包括在P型衬底102上形成的存储晶体管104和选择晶体管106。N+扩散区108用作存储晶体管104的源极。N+扩散区110用作存储晶体管104的漏极和选择晶体管106的源极，而N+扩散区112用作选择晶体管106的漏极。与存储器阵列(图1中未示出)相关的一条比特线，BL连接在选择晶体管106漏极112和接地电位之间。高阻电阻11连接在选择晶体管106的漏极和地电位之间。存储晶体管104含有浮动栅极116和控制栅极118之间的一层互聚物(interpoly)电介质层118，而选择晶体管106含有选择栅极122。在遂道氧化层114内形成遂道窗口，该遂道氧化层便于浮动栅极116和漏极110之间电子高压的产生。
通过将16到20伏间的一个擦除电压VE施加到控制栅极120，将16到20伏电压加到选择栅极122，0伏电施加到比特线，并让源极区悬浮。由此，从漏极区20到浮动栅极116的电子遂道增加了存储晶体管104的阈值电压Vt。
通过将一个13-20伏的编程电压Vpp施加到比特线和选择栅极122，同时将控制栅极120接地并让源极区108处于高阻状态，可以对EEPROM单元100进行编程。合成的电场使得隧道氧化物的电子从浮动栅极116运动到漏极区112。由此，浮动栅极116放电并减少EEPROM单元100的阈值电压Vt。这样通过调整编程电压Vpp，可以控制读操作期间存储晶体管104的合成Vt，和由EEPROM单元100产生的电流。
通过从浮动栅极到源极(源极擦除)或到通道(通道擦除)的电子F-N隧道效应，可进行电擦除。在电擦除除期间，浮动栅极和n+源扩散(或通道)间的薄氧化物上产生每厘米10MV级的氧化区。这可由三种擦除方法实现。单元擦除的程度由电路控制，并通过一系列擦除和擦除检验操作算法化地进行。每个擦除脉冲宽度典型地为10毫秒，并随后通过采样单元电流，进行一次擦除阈值检验操作。
一种擦除方法是栅源接地擦除，是通过将源极偏置到高电位，约12V，并将控制栅极和衬底接地来实现的。漏极节点允许浮动，这引起电子从浮动栅极隧穿到源极，使浮动栅极放电或“擦除”。在栅源接地条件下，源极偏置产生重要的带到带(band-to-band)隧道电流。在衬底上收集该电流。因为将源结偏置在近雪崩状况，带到带电流有某些倍增。该电流起着电压箝位作用，由此，因为片内通过晶体管(pass transistor)的电压降进一步限制结电压的增加。如果衬底电流足够大，由击穿引起的热孔穴可开始擦除存储单元。热孔穴擦除处理难以控制，并在良好地设计的存储单元中加以避免。
另外，由带到带隧道效应产生的某些热孔穴陷入栅极氧化物中。这可导致擦除阈值不均匀，周期性地加速pf擦除时间，降低充电保持能力，或加速栅极扰乱。和这些消极点保持平衡能简化存储单元结构。这已经导致工程结合处相当努力，以使该影响减少到最小。
另一种方法是负栅源擦除，是通过将源节点偏置在VCC(5V)，并将约-10V加到控制栅极上来实现。在接地通路的A，电子从浮动栅极穿到源扩散区。结果，擦除了存储单元。带到带隧穿产生孔，然而，因为降低了源和衬底之间的横向电场(在源节点仅为5V)，并没有加热到和接地擦除同样的程度。这样，可以减少由带到带隧穿产生热孔穴的反作用。
当擦除时，典型的操作将对浮动栅极相对于地进行正向充电，并当编程时，对浮动栅极相对于地进行负向充电。为了读存储晶体管。使控制栅极接地，正向地偏置控制栅极，以提供它的漏极与存储晶体管漏极接触的低阻通路。漏极接触提供到金属比特线的连接。将比特线偏置在合适的正向电压(例如2V)并将公共源极线偏置为地。如果擦除浮动栅极，电流能从比特线流到源极区。如果栅极编程，存储晶体管处于非导通状态，且没有电流流过。采样电流的存在或不存在，以确定由存储晶体管储存的状态。
隧道窗内的氧化物厚度典型地为10纳米。为了对存储单元进行编程，悬浮的栅极必须电容耦合至相对于漏极具有足够的正电位，在隧道氧化特上具有每厘米10MV的电场。这通过给聚乙烯2控制栅极偏置约20V，同时将选择栅极偏置在足够高的电位上，使选择晶体管与地电位的比特线导电来实现。在这些条件下，漏极区在隧道氧化物阴极侧提供一个电子源。隧道氧化物上存在每厘米10MV的电场，引起Fowler-Nordheim隧道效应，并对悬浮栅极进行负向充电。
为了擦除存储晶体管，隧道氧化物上的偏置必须反向。这通过给存储晶体管漏极施加一个高偏压，同时使聚乙烯2控制栅极偏置为地电位，以保持控制栅极电容性耦合到一个低电压。通过将所期望电压施加到比特线，同时将选择晶体管栅极偏置在某一个电位，给存储晶体管漏极施加一个高压，所述某一电位比所期望电压至少高选择晶体管的阈值电压。
发明摘要
本发明的一个目的是提供一种单元结构，能够兼容于快闪存储单元和EEPROM单元(电擦除只读可编程存储器)应用，以减少管心尺寸。
本发明另一个目的是将快闪存储单元和EEPROM单元(电控除只读可编程存储器)组合在一个单元结构内，以进行字节编撰和字节擦除操作。
本发明又一个目的是提供带有单个晶体管的一个单元结构，以执行字节操作，以致能减少处理的复杂性并有效地降低了成本。
按照上述目的，本发明提供一种非易失性存储技术结构，适合于快闪存储单元和EEPROM单元(电擦除只读可编程存储单元)，以执行字节编程和字节擦除操作。单元结构包括衬底上的栅极堆(gate stack)和它的绝缘结构。栅极堆包括衬底上的浮动栅极和控制栅极。沟道区在场外氧化物下面，而LDD区(轻掺杂漏极)在衬底音质场外氧化特区下面。栅极堆侧墙上的隔离物(衬垫spacer)和源/漏极区在隧道氧化层下面，并相邻于LDD区。
在编程操作期间，负向电压施加到漏极区，这样产生热孔穴，使热电子通过隧道氧化层进入浮动栅极。另外，栅极电压约为阈值电压Vt，该电压领带于集成电压设计。
此外，非易失性存储单元利用沟道Fowler-Nordheim隧道效应，用于擦除操作。为了进行字节擦除操作，漏极节点用作一个禁止开关。这样，通过将漏极偏置为地禁止同一字线上未选中的单元。因此，未选的字线接地。
从下面连同附图的详细描述中将更明白本发明其他目的，优点和显著特征。这些附图披露了本发明较佳实施例。
附图简述
本发明前述方面和伴随优点将更易欣赏：当连同附图时，通过参考下面详细描述将同样地能更好地理解。
图1是EEPROM单元(电擦除可编程只读存储单元)的横截面图，用传统的，先前技术对多级阈值电压中的一级进编程和擦除操作；
图2是带有一个晶体管的非易失性存储单元的横截面图，依据这里披露的一种结构进行适当的字节编程和字节擦除操作。
图3是非易失性存储单元的顶视图，以描述依据这里披露结构的编程操作。
图4是非易失性存储单元阵列的顶视图，描述依据这里描述结构的擦除操作。
较佳实施描述
现在将详细讨论本发明一些样品实施例。然而应当认识到：除了明确描述过实施例外，能够在其他实施例广泛范围内实行本发明，除附加权利要求中详细说明之外，没有明确限制本发明的范畴。
本发明提供一种P沟道非易失性存储单元，适合于芯片级(SOC)时代系统的相同芯片内的字节操作和快闪操作(flash operation)。因此，本发明提供一种快闪存储单元，利用一个晶体管，通过使用P沟道非易失性存储单元执行字节操作，以致能减少存储单元的空间，并能够简化复杂的处理过程，及极大地降低成本。
参考图2，本发明提供一种带有一个晶体管快闪存储单元10，该存储单元包括P型衬底12和在衬底上形成的N型井14，其中，P型的电导率与N型相反。P衬底12上形成一个P沟道MOS(金属氧化物半导体)多层栅极晶体管18。在N型井14内形成P沟道MOS多层栅极存储晶体管18的P型导电率的漏极24。相似地，在N型井14内形成P沟道MOS多层栅极存储晶体管18的P型导电率的源极22，它与漏极区24隔开。此外，源极区22由隔离结构(图2中未示出)隔开，这样能够分别地控制源极电压，其中，隔离结构可以是LOCOS(场氧化物区)或STI(浅沟沟槽隔离)14。
P沟道MOS多层栅极存储晶体18含有浮动栅极18a，典型地为多晶硅，位于隧道氧化物16的上面。P沟道MOS多层栅极存储晶体管18的浮动栅极18a与源极区22隔开。控制栅极18c定位于浮动栅极18a上面。此外，作为隧道氧化层的第一绝缘层16安放在浮动栅极18a和N型井14之间，而作为互聚物介质(IPD)层的第二绝缘层18b安放在浮动栅极18a和控制栅极18c之间，其中，IPD层18b的材料可以是ONO层(氧化物/氯化物/氧化物)。
为了在非易失性存储单元内执行字节编程和字节擦除操作，本发明较佳实施例提供一种带有一个晶体管的存储单元，以减少单元结构的尺寸，并增强性能。此外，编程操作利用沟道热空穴，以减少执电子注入，而擦除操作利用FN(Fowler-Nordeim)隧道效应。这样，编程或擦除操作的电压低，并且其功耗小。
如图3所示，对带有一个晶体管的非易失存储器的编程操作类似于传统快闪存储单元的编程操作。通过将约-4到-6伏的负电压施加到漏极区，以产生热电子，其中热电子带有高能量，并在漏极区附近的沟道内。热电子加速跨过隧道氧化层，并进入浮动栅极。热电子进行由绝缘层围绕的浮动栅极。当栅极位于控制栅极和N型井之间时，该栅极是“浮动栅极”，不连接到字线，比特线，或其他线。绝缘层能够包括互聚物介质层和隧道氧化层。浮动栅极将增加非易失性存储单元的阈值电压Vt。通过阈值电压Vt的这种改变对非易失性存储单元进行编程，由浮动栅极建立非易失性存储单元的沟道电导。即使在关掉存储单元的电源后，浮动栅极能够几乎无限期地保持电荷。
在编程操作期间，将反向漏极电压Vdd施加到漏极区，而栅极电压Vg约为阈值电压Vt，该阈值电压依赖于设计，其中在较佳实施例中的阈值电压Vt约为-4伏。由漏极电压Vdd高于阈值电压Vt，产生从沟道经过隧道氧化层注入浮动栅极的热电子，这样，电子保存在浮动栅极内。此外，在编程操作期间，偏置仅允许子阈值电流在快闪单元内流动，这样，该快闪单元的注放效率比较高，而降低了集成电路装置的功耗。
另一方面，在单元阵列中未选单元装置的字线0施加有一个阈值电压Vt，而未选单元装置的字线1接地(0伏)。比特线0施加有一个负漏极电压Vdd，比特线1接地。
此外，为了在编程期间防止扩散，字线1接地，字线0的电压接近负阈值电压，Vg＝-Vt。但是，比特线1接地，这样晶体管呈现出断开状态。因为没有产生热电子的横向电场，以致不能产生热电子。因而，不可能进行编程。因而栅极晶体管处于断开状态，而施加给字线0的阈值电压高于漏极电压Vdd。
参考图4，本发明较佳实施例提供由沟道Fowler-Nordheim(FN)隧道效应擦除的快闪存储单元。为了执行字节擦除操作，将擦除电压VE施加到比特线0，将N型井和比特线1接地，字线0施加有一个负电压Vpp，并将字线1以及比特线1接地。此外，源极线0和源极线1的电压，因此，源极电压显示悬浮状态，并将擦除电压VE施加到N井区。来自偏置+Vpp和-VE的高电场将浮动栅极电子由F-N隧道效应拉到N型井。
对于P型沟道快闪单元，控制栅极电压VCG比较高(负得较少)，同时电子保留在浮动栅极，相反，当电子从浮动栅极离开，经过隧道氧化层，进入N型井进，控制栅极电压VCG减少(负得更多)。
如果控制电压VCG高于阈值电压Vt，P沟道快闪晶体管将“打开”，以执行擦除操作。另一方面，当将电压施加到栅极使PMOS打开时，N型井表面上的沟道增加。如果比特线偏置为正VE，高电场电子控制栅极(-Vpp)和沟道(+VE)将电子从浮动栅极拉出，经F-N隧道效应，穿过隧道氧化物，到达沟道。如果比特线偏置接地，控制栅极(-Vpp或地)和沟道(接地)之间的电场没有足够强度帮助FN隧道效应(F-N tunneling)将电子从浮动栅极拉出。因此，通过选择WL和BL线，可以达到字擦除。
此外，由隔离结构沿比特线方向划分源极线(源极线0和源极线1)，该隔离结构包括阻挡相同字线上不同单元之间漏电流的隔离结构。为了免除外围装置内高压的约束，将负电压施加到栅极，并将正电压施加到漏极区和n井区。这样，较薄的栅极氧化物和较低的VBDSS能够维持这种非易失较高的工作电压运行，以简化处理过程并降低成本。
按照上面的描述，本发明的优点如下：首先，非易失性存储单元仅利用一个晶体管执行字节编程操作和字节擦除操作，这样，能够减少该装置面积，以缩少集成电压的尺寸。它适合于带有一个晶体管工艺的快闪和EEPROM应用。
第二，工作电压比EEPROM或传统的快闪存储单元小，这样能够降低成本和功耗，也简化制造过程。
第三，在擦除操作期间，沟道电位信赖于比特线的状态，以使晶体管电场没有足够强度执行将擦除操作，从浮动栅极下拉到N型井，或阻止擦除以降低电场强度。
虽然已经举例说明和描述了特定实施例，很明显；那些技术熟练人员可以做各种修改，并没有背离倾向于只由附加权利要求限制的范畴。
Claims (4)
1.一种非易失性存储单元结构，其特征在于，所述结构包括：
N型井区，在衬底内；
沟道区，在P型源极区和P型漏极区之间，其中所述P型的导电型与所述N型相反；
第一绝缘层，在所述N型井区的表面；
浮动栅极，在所述第一绝缘层上面；
第二绝缘层，在所述浮动栅极上；及
控制栅极，在所述第二绝缘层上，其中，通过将擦除电压施加到所述P型漏极区，将电源电压施加到所述控制栅极，并将所述擦除电压施加到所述N型井区，擦除所述非易失性存储单元，
其中，所述擦除电压为一正电压，施加在所述控制栅极的所述电源电压高于所述非易失性存储单元的阈值电压，对所述非易失性存储单元进行擦除操作。
2.按照权利要求1所述的结构，其特征在于，进一步包括一条源极线，耦合到所述P型源极区，所述源极线呈现悬浮状态。
3.按照权利要求2所述的结构，其特征在于，由一种隔离结构线沿一条比特线方向划分所述源极线。
4.一种用于擦除非易失性存储单元的方法，所述非易失性存储单元含有一个P型衬底和一个P型衬底上的N型井区，一个在P型漏极区和P型源极区之间的沟道区，所述方法包括：
将擦除电压施加到所述P型漏极区，以引起电子从浮动极到所述N型井区的隧道效应，其中所述P型漏极区耦合到一条比特线；
将电源电压施加到控制栅极，其中所述控制栅极耦合到一条字线；及
将未选单元的所述字线和所述未选单元的所述比特线接地，以使所述P型漏极区作为一个禁止开关，
其中所述比特线的偏置为一正电压，施加到所述控制栅极的所述电源电压高于所述非易失性存储单元的阈值电压，对所述非易失性存储单元进行擦除操作。
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