JPH06204491A - 不揮発性半導体記憶装置及びその書き換え方法 - Google Patents
不揮発性半導体記憶装置及びその書き換え方法Info
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Abstract
出しを単一電源電圧で行うことを可能とし且つ低電源電
圧化を図る。 【構成】 P型シリコン基板105に形成されたNウェ
ル112とPウェル113からなる2重ウェルに各メモ
リセルを形成し、Nウェル112とPウェル113の電
位を夫々独立的に制御する。そして、各メモリセルへの
書き込みにはトンネル現象を利用し、また、各メモリセ
ルの消去は、Pウェル113を負電位に制御した状態で
制御ゲート100に電圧を印加し、チャネル領域100
から負電荷をトンネル現象によりフローティングゲート
109に注入することで行う。この時、Pウェル113
を負電位に制御することで、制御ゲート100に印加す
る電圧の低電圧化を図る。
Description
ically Erasable Programmable Read Only Memory)等の
電気的に書き換えが可能な不揮発性の半導体記憶装置及
びその書き換え方法に関する。
プログラム式メモリ装置、その製造方法」:特開昭61
−127179号公報 (文献2)「CMOS超LSIの設計」:菅野卓雄監
修、1989年、P172−173 (文献3)「フラッシュメモリの現状と将来展望」:電
子情報通信学会、ICD91−134 (文献4)「ワード負電圧消去方式を用いたフラッシュ
メモリ」:電子情報通信学会、ICD91−135
有する半導体メモリの記憶素子は、1980年代初めよ
り、数多く提案されている。その中でも代表的なもの
は、フローティングゲートを電荷保持層として有するE
EPROMメモリセルであり、文献1〜4に記載されて
いる。
ROMメモリセルは、結晶性の半導体シリコン基板と、
この基板表面に基板不純物とは反対導電型の不純物をド
ープして形成されたソース及びドレイン拡散層(例え
ば、不純物としてホウ素をドープしたP型基板の場合、
ソース及びドレイン拡散層は、ヒ素又はリンをドープし
たN型層)と、これらソース及びドレイン拡散層の間に
少数キャリアを導通させるチャネル領域と、このチャネ
ル領域の上にある薄い酸化膜と、この酸化膜の上に設け
られた多結晶シリコンのフローティングゲートと、この
フローティングゲートの上に薄い絶縁膜を介して設けら
れた多結晶シリコンの制御ゲートとを有している。
ROMメモリセルの動作原理は次の通りである。即ち、
絶縁膜に囲まれて電気的に孤立しているフローティング
ゲートに電荷(電子又は正孔)を注入し、蓄積させるこ
とによりメモリセルのしきい値電圧を変化させ、このし
きい値電圧の違いを記憶情報として利用する。
トを用いた従来のEEPROMメモリセルの一構成例を
示す(この構成に関しては、文献1及び2に記載があ
る。)。
させるのに、1個のNチャネルエンハンスメント型MO
Sトランジスタ(図12のトランジスタ20、21、2
2又は23)とフローティングゲートを有するメモリセ
ル(図12の24、25、26又は27)1個を必要と
している。従って、図12に示した範囲では、4ビット
分の情報を記憶できることになる。
線である。ワード線200は、バイト選択用のNチャネ
ルエンハンスメント型MOSトランジスタ18のゲート
並びに上述したトランジスタ20、21のゲートに夫々
接続されている。また、ワード線201は、バイト選択
用のNチャネルエンハンスメント型MOSトランジスタ
19のゲート並びに上述したトランジスタ22、23の
ゲートに夫々接続されている。
である。ビット線203はトランジスタ20、22のド
レインに接続され、ビット線204はトランジスタ2
1、23のドレインに接続されている。
スタ18、19のドレインに接続されている。
セル24、25の制御ゲート206(多結晶シリコンの
制御ゲートは、通常、結線と一体に構成される。以下同
様。)に接続され、トランジスタ19のソースはメモリ
セル26、27の制御ゲート207に接続されている。
セル24のドレイン、トランジスタ21のソースとメモ
リセル25のドレイン、トランジスタ22のソースとメ
モリセル26のドレイン、並びに、トランジスタ23の
ソースとメモリセル27のドレインは、各々、共通のN
型不純物拡散層208、209、210、211で構成
され、互いに電気的に接続されている。
に接続されたソース線である。
値電圧は、例えば1Vである。
図を示す。同図において、220はP型シリコン基板で
あり、205′、208、203′はN型不純物拡散
層、223、224はシリコン熱酸化膜(ゲート酸化
膜)である。また、シリコン熱酸化膜224のうち22
5の部分は、シリコン熱酸化膜224の他の部分及びシ
リコン熱酸化膜223に比べて非常に薄い部分である
(例えば、シリコン熱酸化膜224の他の部分及びシリ
コン熱酸化膜223の膜厚が50nmの時、225の部
分の膜厚は10nm)。
形成されたフローティングゲート、206は、例えば多
結晶シリコンで形成された制御ゲートであり、227
は、フローティングゲート226と制御ゲート206の
間の絶縁膜(例えば、25nm程度の熱酸化膜)であ
る。
形成されたトランジスタ20(図12参照)のゲート
(図12のワード線200と一体に構成されている。)
であり、228は絶縁層、203は、例えばアルミニウ
ムを主材料としたビット線である。また、229は、ビ
ット線203と、トランジスタ20のドレインを構成す
るN型不純物拡散層203′とを接続するためのコンタ
クト孔である。なお、フローティングゲート226は、
その周囲を全て絶縁膜で囲まれ、他の導電部分から電気
的に絶縁されている。
等価回路を図14に示す。同図において、206は制御
ゲートで電圧Vg が印加され、208はドレインで電圧
Vdが印加され、205′はソースで電圧Vs が印加さ
れ、220は基板で電圧Vsub が印加される。図13の
酸化膜224及び絶縁膜227は夫々電気的にはキャパ
シタンスとして表すことができ、フローティングゲート
226と制御ゲート206との間のキャパシタンスをC
ip、フローティングゲート226とドレイン208との
間のキャパシタンスをCd 、フローティングゲート22
6とソース205′との間のキャパシタンスをCs 、フ
ローティングゲート226と基板220との間のキャパ
シタンスをCsub とする。ここで、フローティングゲー
ト226の電位をVf とすると、電荷保存の法則によ
り、
は、 Vf =Vg ・Rp ここで、 Rp =Cip/(Cip+Cd +Csub +Cs ) …(2) であり、このRp は“カップリングレシオ”と呼ばれ
る。一般的には、Rp =0.55〜0.7である。
及び読み出しの動作を説明する。
みを行う場合、例えば、ワード線200を20V、セン
ス線202を0V、ビット線203を20V、ソース線
205を開放とすることにより、トランジスタ18、2
0、21がオン状態となり、制御ゲート206が0V、
メモリセル24のドレイン208が約18V(20Vか
らトランジスタ20のしきい値電圧を引いた値(但し、
基板効果を含む。))となる。これにより、メモリセル
24のフローティングゲート226(図13参照)に約
7Vの電圧が誘起される。この時、図13に示すシリコ
ン熱酸化膜224の225の部分の膜厚が10nmであ
るので、フローティングゲート226とドレイン208
との間の電位差により、この225の部分にファウラー
−ノルドハイムトンネル電流(ファウラー−ノルドハイ
ム(Fowler-Nordheim)の式に従うトンネル電流:以下、
「F−Nトンネル電流」と称する。)が流れる。このF
−Nトンネル電流は、一般に、極薄酸化膜(10nm以
下)に10MV/cm以上の電界を印加した時に流れ
る。そして、このF−Nトンネル電流により、ドレイン
208からフローティングゲート226に正孔が注入さ
れ、メモリセル24のしきい値が低くなる(例えば、メ
モリセル24の初期のしきい値を2Vとすると、書き込
み後は−2〜−3Vになる)。この時、ワード線200
以外のワード線及びビット線203以外のビット線、図
では、ワード線201及びビット線204の電圧を0V
とすることにより、メモリセル24以外のメモリセルに
は高電圧が印加されず、従って、書き込みは行われな
い。
えば、ワード線200に20V、センス線202に20
V、ビット線203に0Vを印加することにより、制御
ゲート206が約18V、ドレイン208が0Vにな
る。これにより、メモリセル24のフローティングゲー
ト226に約11Vが誘起され、F−Nトンネル電流が
225の部分を流れて、電子がフローティングゲート2
26に注入され、メモリセル24のしきい値が高くなる
(例えば、6〜7V)。この時、ワード線200以外の
ワード線、例えばワード線201の印加電圧を0Vとす
ることにより、制御ゲート207が開放状態となり、メ
モリセル26、27は消去されない。但し、この場合、
ビット線には全て0Vが印加されるので、制御ゲート2
06と同じノードにつながる全てのメモリセル、例えば
メモリセル25は消去されてしまう。
は、例えば、ワード線200に5V、センス線202に
3V、ビット線203に2Vを印加することにより、ト
ランジスタ18、20がオン状態となり、メモリセル2
4のドレイン208が2V、制御ゲート206が5Vと
なる。この時、メモリセル24のしきい値電圧が6〜7
Vと高い場合には、このメモリセル24はオフ状態であ
り、そのドレイン−ソース間に電流は流れない。一方、
メモリセル24のしきい値電圧が−2〜−3Vと低い場
合には、このメモリセル24はオン状態になり、そのド
レイン−ソース間に電流が流れる。この電流の有無(或
いは、大小)を検出することにより、記憶情報の読み出
しが行われる。
トを用いた従来の別のEEPROMメモリセルの構成例
を示す(この構成に関しては、文献1、3及び4に記載
がある。)。
はメモリセルであり、300、301はワード線、30
2、303はビット線である。そして、ワード線300
はメモリセル30、31の制御ゲートに接続され、ワー
ド線301はメモリセル32、33の制御ゲートに接続
されている。また、ビット線302はメモリセル30、
32のドレインに接続され、ビット線303はメモリセ
ル31、33のドレインに接続されている。また、30
4はソース線であり、メモリセル30〜33のソースに
接続されている。
図を示す。同図において、305はP型シリコン基板で
あり、302′、304′はN型不純物拡散層、306
は薄い(例えば、10nm)シリコン熱酸化膜(ゲート
酸化膜)である。また、309は、例えば多結晶シリコ
ンで形成されたフローティングゲート、300は、例え
ば多結晶シリコンで形成された制御ゲート(図14のワ
ード線300と一体に構成されている。)であり、30
7は、フローティングゲート309と制御ゲート300
との間の絶縁膜(例えば、酸化膜と窒化膜からなる25
nmの絶縁膜)である。更に、310は絶縁層、302
は、例えばアルミニウムを主材料としたビット線であ
る。また、308は、ビット線302とN型不純物拡散
層302′とを接続するためのコンタクト孔である。
及び読み出しの動作を説明する。
に電荷が注入されていない状態でのしきい値を例えば2
Vであるとする。
場合、例えば、ワード線300を12V、ワード線30
1を0V、ビット線302を5V、ビット線303を0
V、ソース線304を0Vにする。この時、メモリセル
のカップリングレシオRp =0.6とすると、図16の
フローティングゲート309には約7Vが誘起される。
これにより、メモリセルのドレイン302′とソース3
04′との間に電子のチャネル層が形成され、しかも、
高いゲート電圧とドレイン電圧のためにドレイン30
2′近傍の高電界領域においてホットエレクトロンが発
生し、このホットエレクトロンがシリコン−ゲート酸化
膜間の電位障壁を越えてフローティングゲート309に
注入される。この現象を“チャネルホットエレクトロン
注入”(以下、「CHE注入」と称する。)と呼び、こ
のCHE注入により、図15のメモリセル30のしきい
値電圧が例えば6〜8Vと高くなり、書き込み動作が行
われる。この時、CHE注入が起こるに先立ち、メモリ
セル30のドレイン−ソース間には30μA〜1mAの
電流が流れる。また、ワード線301及びビット線30
3が共に0Vであるので、メモリセル31〜33には書
き込みが行われない。
えば、ワード線300を−9V、ワード線301を0
V、ビット線302と303を何れも開放にし、ソース
線304を5Vにする。これにより、メモリセル30の
フローティングゲート309に約−7Vが誘起され、ゲ
ート酸化膜306を経由してフローティングゲート30
9からソース304′にF−Nトンネル電流により電子
が引き抜かれる。そして、この電子の引き抜き量を制御
回路により適度に調整することで、メモリセル30のし
きい値を2〜3Vと低くする。なお、この例でも、ワー
ド線300を介してメモリセル30と共通の制御ゲート
を有する全てのメモリセル、例えばメモリセル31は消
去されてしまう。メモリセル32、33は、ワード線3
01が0Vのため、消去されない。
は、例えば、ワード線300を5V、ワード線301を
0V、ビット線302を1V、ビット線303を0V、
ソース線304を0Vとすることにより、メモリセル3
0のしきい値が高い場合(例えば、6〜8V)には、メ
モリセル30のドレイン−ソース間に電流が流れない
が、しきい値が低い場合(例えば、2〜3V)には、メ
モリセル30のドレイン−ソース間に電流が流れる。
した第1の従来例では、メモリセルへの書き込みを、F
−Nトンネル電流を利用した電荷の注入により行ってい
るため、書き込み時にメモリセルに比較的小さな電流
(例えば、1メモリセル当り10〜1000pA)しか
必要ないという利点がある。
ーの中で書き込みを選択的に行うために、図12のトラ
ンジスタ20〜23のようなメモリセルを相互に分離す
るための分離用トランジスタが必要であった。即ち、こ
れらの分離用トランジスタ20〜23がない場合には、
既述した方法により例えばメモリセル24に書き込みを
行うと、同時に、ビット線203に接続された全てのメ
モリセル、例えばメモリセル26にも書き込みが行われ
てしまう。このように、1ビットにつき1個の分離用ト
ランジスタを設けると、その占有面積は例えば80〜1
50μm2 程度必要となり、このためにセルアレーの大
規模集積化が妨げられるという問題があった。
来例では、第1の従来例のような分離用トランジスタを
必要としないという利点がある反面、書き込み時にドレ
イン近傍からのCHE注入を利用するため、メモリセル
のその部分に大きな電流を必要とするという欠点があっ
た。即ち、F−Nトンネル電流を利用した書き込みの場
合には必要な電流量が小さいので、例えば3Vの電源電
圧での使用時においても、チャージポンプ回路等の昇圧
回路を集積回路に備えることで、単一電源電圧での動作
が可能である。これに対し、ドレイン近傍からのCHE
注入で書き込みを行う場合には、その部分でホットエレ
クトロンを発生させる必要からドレイン電圧の低下に限
度があり、例えば最小加工寸法が0.8μmレベルの集
積回路で6〜7V必要なものが、0.5μmレベルにな
っても5Vにしか下げられない。このため、低電圧化さ
れた単一電源電圧での使用は不可能に近かった。
を用いた書き込み時のドレイン電圧を3V程度に下げる
ことができたとしても、今度は、読み出し時におけるド
レイン電圧による誤書き込みがより起こり易くなるとい
う問題があった。即ち、ドレイン近傍からのCHE注入
を用いて書き込みを行う場合、書き込み時のドレイン電
圧と読み出し時のドレイン電圧との差が小さいと、読み
出し時のドレイン電圧によって誤書き込みが起こり易く
なり、メモリの信頼性を低下させるという問題があっ
た。
E注入を用いた書き込み方式では、F−Nトンネル電流
を用いた書き込み方式と比較して、電源電圧の低電圧化
が困難であるという問題があった。
必要とせず、且つ、低電圧化された単一電源電圧での使
用が可能なEEPROM等の不揮発性半導体記憶装置の
書き換え方法を提供するとともに、この方法を実施する
ために好適な不揮発性半導体記憶装置を提供するもので
ある。
ために、本発明では、電気的に書き換えが可能な不揮発
性の半導体記憶装置であって、マトリクス状に配された
複数のメモリセルを有し、各メモリセルが、ソース及び
ドレインと、これらのソース及びドレインの間に形成さ
れたチャネル領域と、このチャネル領域の上に設けられ
た電荷保持層と、この電荷保持層の上に設けられた制御
ゲートとを有した不揮発性半導体記憶装置において、前
記各メモリセルが第1導電型の第1のウェル内に形成さ
れ、この第1のウェルが第2導電型の第2のウェル内に
形成され、この第2のウェルが第1導電型の半導体基板
に形成され、前記第1のウェルと前記第2のウェルへの
電気的接続が夫々独立的に行われている。
層がフローティングゲートである。
のウェルの不純物濃度が前記半導体基板の不純物濃度よ
りも高い。
書き換え方法では、前記各メモリセルが、前記電荷保持
層に蓄積された電荷量の違いによるしきい値電圧の変化
に応じた書き込みレベルと消去レベルを有し、前記複数
のメモリセルのうちの選択したメモリセルへ書き込みを
行う場合、当該メモリセルの制御ゲートに接地電位より
も低い第1の電圧を印加するとともに、当該メモリセル
のドレインに接地電位よりも高い第2の電圧を印加し、
これら第1及び第2の電圧の電位差によって、当該メモ
リセルの電荷保持層からトンネル現象により負電荷を引
き抜き、当該メモリセルを前記書き込みレベルにすると
ともに、前記選択したメモリセルの制御ゲートと電気的
に接続された制御ゲートを有する少なくとも1個の第1
の非選択のメモリセルのドレインには、前記第1の電圧
との間の電位差によってトンネル現象を引き起こさない
程度に前記第2の電圧よりも低い第3の電圧を印加し、
且つ、前記選択したメモリセルのドレインと電気的に接
続されたドレインを有する少なくとも1個の第2の非選
択のメモリセルの制御ゲートには、前記第2の電圧との
間の電位差によってトンネル現象を引き起こさない程度
に前記第1の電圧よりも高い第4の電圧を印加する。
モリセルのうちの選択したメモリセルの消去を行う場
合、当該メモリセルの制御ゲートに第5の電圧を印加す
るとともに、当該メモリセルのソース及びドレインに前
記第5の電圧よりも低い第6の電圧を印加し、これら第
5及び第6の電圧の電位差によって、当該メモリセルの
電荷保持層にチャネル領域からトンネル現象により負電
荷を注入し、当該メモリセルを前記消去レベルにする。
の電圧が接地電位よりも低い。
等の不揮発性半導体記憶装置のメモリセルへ書き込みを
行う際、トンネル現象を用いることにより電荷保持層か
ら負電荷を引き抜くのであるが、従来とは異なり、選択
したメモリセルの制御ゲートには負電圧を印加し、ドレ
インに印加する電圧の高低(例えば、5Vと0V)によ
りトンネル現象の有無、即ち、書き込みを制御する。そ
して、選択したメモリセルのドレインと電気的に接続し
たドレインを有する非選択のメモリセルの制御ゲートに
は、上記負電圧よりも高く且つ電荷保持層に負電荷が蓄
積されていない状態でのメモリセルのしきい値電圧より
も低い電圧(例えば、上記負電圧が−8Vで且つメモリ
セルのしきい値電圧が2Vの場合、0V)を印加するこ
とにより、その非選択のメモリセルでのトンネル現象を
防止する。
では、各メモリセルが、半導体基板に形成された2重ウ
ェル、例えば、P型半導体基板に形成されたNウェル内
に形成されたPウェルに形成されており、且つ、各ウェ
ルの電位を独立して変化させることができるようにして
いるので、各メモリセルの基板部即ちPウェルの電位
を、周辺回路部における基板部とは独立的に調整するこ
とができる。
は、ファウラー−ノルドハイムの式に従うF−Nトンネ
リングに限られず、他のトンネル現象、例えば直接トン
ネリングでも良い。
ゲートに限られず、トラップ型のEEPROMメモリセ
ルにおける例えば窒化物による絶縁層等をも含めた電荷
を注入でき蓄積できる層を意味する。
参照して説明する。
一実施例の結線図であり、図1は、図2のA−B線に沿
った断面図である。
フローティングゲートを有するメモリセル、100、1
01はワード線、102、103はビット線、104は
ソース線である。ワード線100はメモリセル10と1
1の制御ゲートに接続され、ワード線101はメモリセ
ル12と13の制御ゲートに接続されている。また、ビ
ット線102はメモリセル10と12のドレインに接続
され、ビット線103はメモリセル11と13のドレイ
ンに接続されている。更に、ソース線104はメモリセ
ル10〜13のソースに接続されている。
ように、P型シリコン基板105にNウェル112が形
成され、このNウェル112にPウェル113が形成さ
れている。そして、各メモリセルはこのPウェル113
に形成されている。このPウェル113の表面不純物濃
度は、例えば1×1017cm-3である。
ウェル112中に浮遊した形で形成されている。そし
て、セルアレーの周囲部において、Pウェル113及び
Nウェル112の電位を固定するための高濃度P型不純
物拡散層301及び高濃度N型不純物拡散層302が夫
々設けられている。
図1に示すように、ソース及びドレインを構成するN型
不純物拡散層104′及び102′、熱酸化により形成
された厚さ10nm程度のゲート酸化膜106、このゲ
ート酸化膜106の上に形成された厚さ150nm程度
の導電性多結晶シリコンからなるフローティングゲート
109、このフローティングゲート109の上に形成さ
れた酸化膜と窒化膜からなる厚さ25nm程度の絶縁膜
107、この絶縁膜107の上に形成された厚さ250
nm程度の導電性多結晶シリコンからなる制御ゲート1
00を有している。なお、制御ゲート100は、図2の
ワード線100と一体に構成されている。
に示すように、メモリセルのソースを構成するN型不純
物拡散層104′が、Pウェル113よりも不純物濃度
が高い(例えば、1×1018cm-3)P型不純物拡散層
114により囲まれた状態になっている。
その幅は約0.4〜1μmである。また、111は絶縁
層、102はアルミニウムを主材料としたビット線であ
り、108は、このビット線102とドレインであるN
型不純物拡散層102′とを接続するためのコンタクト
孔である。
109に電荷が注入されていない時のメモリセルのしき
い値は約2Vであり、これが書き込みレベルになる。
示す。同図において、150はN型不純物拡散層(メモ
リセルのドレイン及びソース並びにソース線)、151
はワード線(=制御ゲート)、152はフローティング
ゲート、154はビット線、153はコンタクト孔であ
る。本実施例において、1ビット分のメモリセルの占有
面積は約10μm2 である。
の構造の製造方法を説明する。
コン基板105にイオン注入法によりリンを1×1012
〜1013cm-2程度のドーズ量で導入した後、熱処理を
行い、Nウェル112を形成する。この後、熱酸化によ
り400Å程度のシリコン酸化膜115を形成する。
112の内側部分が開口した形のホトレジスト117を
ホトリソグラフィにより形成し、このホトレジスト11
7をマスクとしてイオン注入を行い、Nウェル112に
ホウ素を1×1013〜1014cm-2程度のドーズ量で導
入する。
行い、Nウェル112の中にPウェル113を形成す
る。
113の表面に熱酸化により厚さ10nm程度のシリコ
ン酸化膜106を形成し、この上に厚さ150nm程度
の導電性多結晶シリコン膜を形成する。この後、ホトリ
ソグラフィ技術によってこの導電性多結晶シリコン膜を
パターニングし、この導電性多結晶シリコン膜をメモリ
セル毎に分断する。次に、全面に、酸化膜と窒化膜から
なる厚さ25nm程度の絶縁膜を形成し、更に、その上
に厚さ250nm程度の導電性多結晶シリコン膜を形成
する。そして、ホトリソグラフィ及び反応性イオンエッ
チングによりこれらの絶縁膜及び上下の導電性多結晶シ
リコン膜をパターニングし、フローティングゲート10
9、絶縁膜107及び制御ゲート100を自己整合的に
形成する。
形成すべき部分と制御ゲート100の一部が開口したホ
トレジスト118をホトリソグラフィにより形成し、こ
のホトレジスト118と制御ゲート100をマスクとし
たイオン注入法によりPウェル113にBF2 イオンを
1×1013〜2×1014cm-2程度のドーズ量で導入す
る。
スト118を除去した後、Pウェル113の素子領域の
全面にイオン注入法によりヒ素イオンを1×1015〜1
016cm-2程度のドーズ量で導入する。
気中で950℃、30分程度の熱処理を行い、Pウェル
113に導入したヒ素及びホウ素を夫々熱拡散させて、
ドレイン102′、ソース104′、高濃度P型不純物
拡散層114を夫々形成する。
が、Pウェル113よりも高濃度のP型不純物拡散層1
14に囲まれた構造を形成することができる。
は、この図6の工程を実施する前にLOCOS法等によ
り形成される。また、高濃度P型不純物拡散層301及
び高濃度N型不純物拡散層302は、夫々、図6の工程
における同導電型の不純物拡散層を形成する際に同時に
形成しても良く、また、別の工程で形成しても良い。
方法を図7〜図10を参照して説明する。
10に書き込みを行う場合の印加電圧を示したものであ
る。
示の如く、ワード線100の電圧をVw1とし、例えばV
w1=−8Vを印加する。また、ビット線102の電圧を
Vprg1とし、例えばVprg1=6Vを印加する。更に、基
板部であるPウェル113の電圧をVsub とし、例えば
Vsub =0Vとする。更に、ソース線104の電圧をV
asとし、ソース線104は開放にしておく。この時の電
圧関係は、Vprg1>Vsub ≒0V>Vw1である。この
時、制御ゲート100に負電圧が印加されているので、
メモリセル10、11はオフ状態であり、チャネルは形
成されない。上述の電圧条件を(1)式に適用し、カッ
プリングレシオRp =0.6とすると、図1のフローテ
ィングゲート109とドレイン102′との間の電位差
は約10.5Vとなる。そして、この電位差により、F
−Nトンネル電流が流れ、フローティングゲート109
からドレイン102′へ電子が引き抜かれる。この時、
書き込むメモリセル10は予め消去レベルにあり、フロ
ーティングゲート109から電子が引き抜かれることに
よって、そのしきい値が低くなる。そして、このしきい
値が過剰に低くならないように書き込み時間等を適当に
制御することにより、しきい値を書き込みレベルの2V
にすることができる。
き込み時において、ワード線101の電圧をVw2とし、
例えばVw2=0V(Vw2>Vw1)を印加する。また、ビ
ット線103の電圧をVprg2とし、例えばVprg2=0V
を印加する。この時、メモリセル11の制御ゲートとド
レインとの間の電位差は8Vとなり、これにより、メモ
リセル11のフローティングゲートには約7Vの電圧が
誘起されるが、この電圧による電位差ではF−Nトンネ
ル電流は流れず、従って、メモリセル11のしきい値は
変化しない。即ち、メモリセル11への書き込みは行わ
れない。また、メモリセル12の制御ゲートとドレイン
との間の電位差は6Vになり、これにより、メモリセル
12のフローティングゲートとドレインとの間に約5.
5Vの電位差が生じるが、この電位差では無論F−Nト
ンネル電流は流れず、従って、メモリセル12のしきい
値も変化しない。即ち、メモリセル12への書き込みも
行われない。
10の消去を行う場合の印加電圧の組み合わせの第1の
例を示したものである。
0の電圧をVers1とし、例えばVer s1=18Vを印加す
る。また、ビット線102、103及びソース線104
の電圧をVseとし、例えばVse=0V(Vers1≫Vse)
を印加する。この時、メモリセル10の制御ゲート10
0に18Vの高電圧が印加されるので、メモリセル10
はオン状態になり、チャネルが形成される。そして、メ
モリセル10の制御ゲート100とチャネルとの間の電
位差が18Vとなるため、カップリングレシオRp =
0.6とすると、メモリセル10のフローティングゲー
ト109に約11Vの電圧が誘起される。そして、この
電圧によるフローティングゲート109とチャネルとの
間の電位差により、F−Nトンネル電流が流れ、チャネ
ル領域からフローティングゲート109へ電子が注入さ
れる。この結果、メモリセル10のしきい値は例えば6
〜8Vと高くなり、メモリセル10が消去レベルにな
る。この時、メモリセル12と13は、ワード線101
の印加電圧が0Vであるので、そのしきい値は変化せ
ず、従って、これらのメモリセル12と13は消去され
ない。しかし、メモリセル11には、メモリセル10と
同様の電圧が印加されるので、このメモリセル11は消
去されてしまう。即ち、この第1の消去方法例では、従
来のEEPROMの場合と同様、選択したメモリセルと
同一のワード線上にあるメモリセルは全て消去される。
う場合の印加電圧の組み合わせの第2の例を示す。
0に例えばVers1=8Vを印加し、ビット線102、1
03及びソース線104に例えばVse=−10V(V
ers1>0V>Vse)を印加する。この時、メモリセル1
0の制御ゲート100に8Vが印加されるので、メモリ
セル10はオン状態となり、チャネルが形成される。な
お、本例において、基板部であるPウェル113の電位
Vsub は、Vseと同じ値に設定してある。本例の場合、
メモリセル10の制御ゲート100とチャネルとの間の
電位差は18Vあるので、上述した第1の消去方法例の
場合と同様、F−Nトンネル電流が流れ、チャネル領域
からフローティングゲート109へ電子が注入される。
そして、そのしきい値が高くなり、メモリセル10が消
去レベルになる。また、ワード線101の印加電圧をV
ers2とし、例えばVers2=0Vとすることにより、メモ
リセル12及び13の夫々の制御ゲートとドレイン/ソ
ース/基板との間には8Vの電位差を生じ、これによ
り、夫々のフローティングゲートとドレイン/ソース/
基板との間に約6Vの電位差が誘起されるが、この電位
差ではF−Nトンネル電流は流れないので、メモリセル
12及び13の消去は行われない。なお、上述した第1
の消去方法例の場合と同様、この第2の消去方法例で
も、選択したメモリセルと同一のワード線上にあるメモ
リセル(例えば、メモリセル11)は全て消去される。
メモリセルの書き換え方法では、書き込み及び消去の何
れにもトンネル現象を用い、且つ、分離用トランジスタ
を必要としない。従って、図12及び図13に示した第
1の従来例と比較してセルアレーの大幅な面積縮小を実
現することができ、ひいては、セルアレーの大規模集積
化を達成することができる。また、書き込みにCHE注
入を用いないため、図15及び図16に示した第2の従
来例と比較して、読み出し時にメモリセルのドレインに
印加する電圧を高くすることができる(例えば、従来技
術では1Vであったものを、2V以上にすることができ
る。)。この結果、読み出し時のメモリセルのオン電流
を大きくとることができ、読み出し時の読み出し速度を
速くすることができる。更に、書き込み及び消去の何れ
にもF−Nトンネル電流を用いているので、低電圧化さ
れた単一電源電圧での使用が可能となる。
は、そのメモリセルのしきい値電圧を高くする動作とな
るので、消去時における過剰消去の問題を生じさせない
という利点もある。即ち、図15及び図16に示した第
2の従来例では、セルアレー全体を一括消去する際、メ
モリセルの製造時に生じる特性のばらつきに起因した過
剰消去(しきい値電圧が低くなりすぎる現象)が問題と
なっていた。そして、これを防止するために、消去作業
を時分割し、消去作業の途中でベリファイ動作を行う必
要があった。この結果、従来例では、その消去時間が長
くなっていた(例えば、1Mビットの集積度では約90
0ms必要であった。)。これに対し、上述した本発明
の実施例では、一括消去の場合でも、20ms以内での
動作が可能である。
及び図4に示すように、各メモリセルを、Nウェル11
2によってP型シリコン基板105から電気的に分離し
たPウェル113に形成しており、且つ、これらのPウ
ェル113とNウェル112の電位を夫々独立的に設定
できるように構成している。従って、メモリセルの書き
換え時の基板電位であるPウェル113の電位を比較的
自由に設定することができ、例えば、上述した第2の消
去方法例のように、Pウェル113に接地電位よりも低
い電圧を印加することにより、制御ゲートに印加する高
電圧(Vers1)を相対的に低くすることができる。この
結果、高電圧(Vers1)を制御する周辺回路におけるト
ランジスタ耐圧を低く設計することができるという利点
がある。特に、高電圧(Vers1)が印加される素子分離
部(フィールド部)の幅を狭くできるので、より高集積
化されたEEPROMを実現することができる。
行う場合の印加電圧の組み合わせの第3の例を示す。
0に例えばVers1=12Vを印加し、ソース線104の
電圧をVse1 として、例えばVse1 =5Vを印加し、ビ
ット線102の電圧をVse2 として、例えばVse2 =0
Vを印加する。即ち、Vers1>Vse1 >Vse2 ≧0Vで
ある。この時、メモリセル10の制御ゲートに12V、
ソースに5V、ドレインに0Vが印加されるので、ソー
ス近傍でホットエレクトロンが発生し、このホットエレ
クトロンによるCHE注入が起こって、メモリセル10
のしきい値が高くなる。一方、ワード線101に例えば
Vers2=0V(Vers1>Vers2)を印加すると、メモリ
セル12では、制御ゲートが0V、ドレインが0V、ソ
ースが5Vとなり、メモリセル12はオフ状態のままで
あって、そのしきい値は変化しない。また、この時、ビ
ット線103の電圧をVse3 として、例えばVse3 =5
V(Vse3 ≒Vse1 >Vse2 )を印加すると、メモリセ
ル11の制御ゲートは12V、ドレインは5V、ソース
は5Vとなり、制御ゲート電圧が12Vであるので、メ
モリセル11はオン状態となり、チャネルが形成される
が、ドレイン−ソース間に電位差がないため、チャネル
電流は流れず、従って、CHE注入も起きない。また、
電位差が小さいためにF−Nトンネル電流も発生せず、
従って、このメモリセル11のしきい値は変化しない。
更に、メモリセル13の制御ゲートには0V、ドレイン
には5V、ソースには5Vが夫々印加されるが、制御ゲ
ート電圧が0Vであるためにこのメモリセル13はオフ
状態であり、また、電位差も小さいので、このメモリセ
ル13のしきい値も変化しない。
レインでのF−Nトンネル電流、消去にソース方向から
のCHE注入を用いるので、図15及び図16に示した
第2の従来例に対し以下の利点を有している。
(或いは、ワード単位若しくはセクタ単位)でしか選択
消去できなかったのに対し、この第3の消去方法例で
は、上述した如く、ビット単位での消去が可能である。
しかも、従来例では、バイト単位(或いは、ワード単位
若しくはセクタ単位)での消去を行うために、バイト
(或いは、ワード若しくはセクタ)選択用のトランジス
タをセルアレーとは別に用意する必要があったり、或い
は、ソース線をバイト単位(或いは、ワード単位若しく
はセクタ単位)に分離する必要があったのに対し、この
第3の消去方法例では、そのような手段を採ることなし
に、ビット単位での消去を行うことができる。従って、
不必要なメモリセルを消去することがなく、且つ、装置
の占有面積も小さくすることができる。
は、図15及び図16に示した第2の従来例と同様、選
択したメモリセルのドレインに一定の電圧を印加し、ソ
ースを接地して読み出すのであるが、この第3の消去方
法例では、ソース方向からCHE注入を行っているの
で、ドレイン電圧による誤消去(従来例では、誤書き込
み)の虞が少なくなり、従って、読み出し時のドレイン
電圧を従来例と比較して高く設定することができ、読み
出し速度を速くすることができるという利点がある。ま
た、読み出し時のドレイン電圧と消去時のソース電圧と
は互いに独立しているため、CHE注入の際の低電圧化
が容易であるという利点もある。
のメモリセルは、ソースを構成するN型不純物拡散層1
04′が、Pウェル113よりも不純物濃度が高いP型
不純物拡散層114により囲まれた構造となっている。
このため、ソース近傍のホットエレクトロンの発生効率
が、P型不純物拡散層114を設けない場合と比較し
て、大幅に向上する。図11に、P型不純物拡散層11
4を設けた場合(曲線41)とP型不純物拡散層114
を設けない場合(曲線42)とで、夫々、第3の消去方
法例に従い、消去を行った場合の消去特性を示す。この
グラフから分かるように、P型不純物拡散層114を設
けることにより、消去速度が1桁近く向上する。
として、上述した第1の消去方法例と第3の消去方法例
又は第2の消去方法例と第3の消去方法例を組み合わせ
た方法を用いることもできる。例えば、後者の場合、ビ
ット単位での消去を行う必要がある時には第3の消去方
法例を用い、セクタ単位若しくはもっと大きな単位(ブ
ロック乃至EEPROM全部のメモリセル)の消去を行
う時には第2の消去方法例を用いる。即ち、複数バイト
(数百バイト〜数Mバイト)を同時に消去したい用途に
おいて、第3の消去方法例では、消去に要する消費電力
の節約から、多少の時間(例えば、128kバイトでは
約1.3秒)を要するのに対し、第2の消去方法例を併
用することにより、約20msで行うことができる。
の実施例は本発明を限定するものではない。例えば、上
述の実施例における書き換え方法において、具体的な電
圧値を示したが、これらの電圧値は、メモリセルの構
造、特に、酸化膜や層間絶縁膜のキャパシタンス値やカ
ップリングレシオの値に応じ、請求の範囲に記載した関
係を満足する範囲内で適宜変更されるべきものである。
1及び図4のP型不純物拡散層114は特に設けなくて
も良い。
のメモリセルを、半導体基板と反対導電型の第2のウェ
ルに浮遊した形で形成した半導体基板と同導電型の第1
のウェルに形成し、且つ、これら第1及び第2のウェル
への電気的接続を夫々独立的に行っているので、メモリ
セルの書き換えを行う際の基板電位即ち第1のウェルの
電位を比較的任意に設定することができる。
電源電圧での書き換え及び読み出しが可能で且つ低電源
電圧化が容易となる。更に、分離用トランジスタ等を必
要としないので、セル面積の縮小化が可能であり、集積
度の向上を図ることができる。
ルの概略縦断面図であり、図2のA−B線に沿った部分
の概略縦断面図である。
ある。
の概略平面図である。
レー周辺部の構成を示す概略縦断面図である。
ルの製造方法を示す概略縦断面図である。
ルの製造方法を示す概略縦断面図である。
電圧を示す図である。
加電圧を示す図である。
加電圧を示す図である。
印加電圧を示す図である。
不純物拡散層の有無による第3の消去方法例での消去特
性を示すグラフである。
を示す回路図である。
である。
結線を示す回路図である。
である。
Claims (6)
- 【請求項1】 電気的に書き換えが可能な不揮発性の半
導体記憶装置であって、マトリクス状に配された複数の
メモリセルを有し、各メモリセルが、ソース及びドレイ
ンと、これらのソース及びドレインの間に形成されたチ
ャネル領域と、このチャネル領域の上に設けられた電荷
保持層と、この電荷保持層の上に設けられた制御ゲート
とを有した不揮発性半導体記憶装置において、 前記各メモリセルが第1導電型の第1のウェル内に形成
され、この第1のウェルが第2導電型の第2のウェル内
に形成され、この第2のウェルが第1導電型の半導体基
板に形成され、前記第1のウェルと前記第2のウェルへ
の電気的接続が前記半導体基板に対し夫々独立的に行わ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記電荷保持層がフローティングゲート
であることを特徴とする請求項1に記載の不揮発性半導
体記憶装置。 - 【請求項3】 前記第1のウェルの不純物濃度が前記半
導体基板の不純物濃度よりも高いことを特徴とする請求
項1又は2に記載の不揮発性半導体記憶装置。 - 【請求項4】 前記各メモリセルが、前記電荷保持層に
蓄積された電荷量の違いによるしきい値電圧の変化に応
じた書き込みレベルと消去レベルを有し、 前記複数のメモリセルのうちの選択したメモリセルへ書
き込みを行う場合、 当該メモリセルの制御ゲートに接地電位よりも低い第1
の電圧を印加するとともに、当該メモリセルのドレイン
に接地電位よりも高い第2の電圧を印加し、これら第1
及び第2の電圧の電位差によって、当該メモリセルの電
荷保持層からトンネル現象により負電荷を引き抜き、当
該メモリセルを前記書き込みレベルにするとともに、 前記選択したメモリセルの制御ゲートと電気的に接続さ
れた制御ゲートを有する少なくとも1個の第1の非選択
のメモリセルのドレインには、前記第1の電圧との間の
電位差によってトンネル現象を引き起こさない程度に前
記第2の電圧よりも低い第3の電圧を印加し、且つ、 前記選択したメモリセルのドレインと電気的に接続され
たドレインを有する少なくとも1個の第2の非選択のメ
モリセルの制御ゲートには、前記第2の電圧との間の電
位差によってトンネル現象を引き起こさない程度に前記
第1の電圧よりも高い第4の電圧を印加することを特徴
とする請求項1〜3の何れか1項に記載の不揮発性半導
体記憶装置の書き換え方法。 - 【請求項5】 前記複数のメモリセルのうちの選択した
メモリセルの消去を行う場合、当該メモリセルの制御ゲ
ートに第5の電圧を印加するとともに、当該メモリセル
のソース及びドレインに前記第5の電圧よりも低い第6
の電圧を印加し、これら第5及び第6の電圧の電位差に
よって、当該メモリセルの電荷保持層にチャネル領域か
らトンネル現象により負電荷を注入し、当該メモリセル
を前記消去レベルにすることを特徴とする請求項4に記
載の不揮発性半導体記憶装置の書き換え方法。 - 【請求項6】 前記第6の電圧が接地電位よりも低いこ
とを特徴とする請求項5に記載の不揮発性半導体記憶装
置の書き換え方法。
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