JPH06204491A - 不揮発性半導体記憶装置及びその書き換え方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＥＰＲＯＭメモリセルの書き換え及び読み
出しを単一電源電圧で行うことを可能とし且つ低電源電
圧化を図る。 【構成】 Ｐ型シリコン基板１０５に形成されたＮウェ
ル１１２とＰウェル１１３からなる２重ウェルに各メモ
リセルを形成し、Ｎウェル１１２とＰウェル１１３の電
位を夫々独立的に制御する。そして、各メモリセルへの
書き込みにはトンネル現象を利用し、また、各メモリセ
ルの消去は、Ｐウェル１１３を負電位に制御した状態で
制御ゲート１００に電圧を印加し、チャネル領域１００
から負電荷をトンネル現象によりフローティングゲート
１０９に注入することで行う。この時、Ｐウェル１１３
を負電位に制御することで、制御ゲート１００に印加す
る電圧の低電圧化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable Programmable Read Only Memory)等の
電気的に書き換えが可能な不揮発性の半導体記憶装置及
びその書き換え方法に関する。

【０００２】

【従来の技術】（文献１）「単一トランジスタの電気的
プログラム式メモリ装置、その製造方法」：特開昭６１
−１２７１７９号公報 （文献２）「ＣＭＯＳ超ＬＳＩの設計」：菅野卓雄監
修、１９８９年、Ｐ１７２−１７３ （文献３）「フラッシュメモリの現状と将来展望」：電
子情報通信学会、ＩＣＤ９１−１３４ （文献４）「ワード負電圧消去方式を用いたフラッシュ
メモリ」：電子情報通信学会、ＩＣＤ９１−１３５

【０００３】電気的に書き換えが可能で且つ不揮発性を
有する半導体メモリの記憶素子は、１９８０年代初めよ
り、数多く提案されている。その中でも代表的なもの
は、フローティングゲートを電荷保持層として有するＥ
ＥＰＲＯＭメモリセルであり、文献１〜４に記載されて
いる。

【０００４】このフローティングゲートを用いたＥＥＰ
ＲＯＭメモリセルは、結晶性の半導体シリコン基板と、
この基板表面に基板不純物とは反対導電型の不純物をド
ープして形成されたソース及びドレイン拡散層（例え
ば、不純物としてホウ素をドープしたＰ型基板の場合、
ソース及びドレイン拡散層は、ヒ素又はリンをドープし
たＮ型層）と、これらソース及びドレイン拡散層の間に
少数キャリアを導通させるチャネル領域と、このチャネ
ル領域の上にある薄い酸化膜と、この酸化膜の上に設け
られた多結晶シリコンのフローティングゲートと、この
フローティングゲートの上に薄い絶縁膜を介して設けら
れた多結晶シリコンの制御ゲートとを有している。

【０００５】このフローティングゲートを用いたＥＥＰ
ＲＯＭメモリセルの動作原理は次の通りである。即ち、
絶縁膜に囲まれて電気的に孤立しているフローティング
ゲートに電荷（電子又は正孔）を注入し、蓄積させるこ
とによりメモリセルのしきい値電圧を変化させ、このし
きい値電圧の違いを記憶情報として利用する。

【０００６】図１２及び図１３に、フローティングゲー
トを用いた従来のＥＥＰＲＯＭメモリセルの一構成例を
示す（この構成に関しては、文献１及び２に記載があ
る。）。

【０００７】この例の構成では、１ビットの情報を記憶
させるのに、１個のＮチャネルエンハンスメント型ＭＯ
Ｓトランジスタ（図１２のトランジスタ２０、２１、２
２又は２３）とフローティングゲートを有するメモリセ
ル（図１２の２４、２５、２６又は２７）１個を必要と
している。従って、図１２に示した範囲では、４ビット
分の情報を記憶できることになる。

【０００８】図１２において、２００、２０１はワード
線である。ワード線２００は、バイト選択用のＮチャネ
ルエンハンスメント型ＭＯＳトランジスタ１８のゲート
並びに上述したトランジスタ２０、２１のゲートに夫々
接続されている。また、ワード線２０１は、バイト選択
用のＮチャネルエンハンスメント型ＭＯＳトランジスタ
１９のゲート並びに上述したトランジスタ２２、２３の
ゲートに夫々接続されている。

【０００９】同図において、２０３、２０４はビット線
である。ビット線２０３はトランジスタ２０、２２のド
レインに接続され、ビット線２０４はトランジスタ２
１、２３のドレインに接続されている。

【００１０】また、２０２はセンス線であり、トランジ
スタ１８、１９のドレインに接続されている。

【００１１】更に、トランジスタ１８のソースはメモリ
セル２４、２５の制御ゲート２０６（多結晶シリコンの
制御ゲートは、通常、結線と一体に構成される。以下同
様。）に接続され、トランジスタ１９のソースはメモリ
セル２６、２７の制御ゲート２０７に接続されている。

【００１２】更に、トランジスタ２０のソースとメモリ
セル２４のドレイン、トランジスタ２１のソースとメモ
リセル２５のドレイン、トランジスタ２２のソースとメ
モリセル２６のドレイン、並びに、トランジスタ２３の
ソースとメモリセル２７のドレインは、各々、共通のＮ
型不純物拡散層２０８、２０９、２１０、２１１で構成
され、互いに電気的に接続されている。

【００１３】２０５は、メモリセル２４〜２７のソース
に接続されたソース線である。

【００１４】なお、各トランジスタ１８〜２３のしきい
値電圧は、例えば１Ｖである。

【００１５】図１３に、図１２のＡ−Ｂ線に沿った断面
図を示す。同図において、２２０はＰ型シリコン基板で
あり、２０５′、２０８、２０３′はＮ型不純物拡散
層、２２３、２２４はシリコン熱酸化膜（ゲート酸化
膜）である。また、シリコン熱酸化膜２２４のうち２２
５の部分は、シリコン熱酸化膜２２４の他の部分及びシ
リコン熱酸化膜２２３に比べて非常に薄い部分である
（例えば、シリコン熱酸化膜２２４の他の部分及びシリ
コン熱酸化膜２２３の膜厚が５０ｎｍの時、２２５の部
分の膜厚は１０ｎｍ）。

【００１６】また、２２６は、例えば多結晶シリコンで
形成されたフローティングゲート、２０６は、例えば多
結晶シリコンで形成された制御ゲートであり、２２７
は、フローティングゲート２２６と制御ゲート２０６の
間の絶縁膜（例えば、２５ｎｍ程度の熱酸化膜）であ
る。

【００１７】更に、２００は、例えば多結晶シリコンで
形成されたトランジスタ２０（図１２参照）のゲート
（図１２のワード線２００と一体に構成されている。）
であり、２２８は絶縁層、２０３は、例えばアルミニウ
ムを主材料としたビット線である。また、２２９は、ビ
ット線２０３と、トランジスタ２０のドレインを構成す
るＮ型不純物拡散層２０３′とを接続するためのコンタ
クト孔である。なお、フローティングゲート２２６は、
その周囲を全て絶縁膜で囲まれ、他の導電部分から電気
的に絶縁されている。

【００１８】図１２及び図１３の各メモリセルの電気的
等価回路を図１４に示す。同図において、２０６は制御
ゲートで電圧Ｖ_g が印加され、２０８はドレインで電圧
Ｖ_dが印加され、２０５′はソースで電圧Ｖ_s が印加さ
れ、２２０は基板で電圧Ｖ_sub が印加される。図１３の
酸化膜２２４及び絶縁膜２２７は夫々電気的にはキャパ
シタンスとして表すことができ、フローティングゲート
２２６と制御ゲート２０６との間のキャパシタンスをＣ
_ip、フローティングゲート２２６とドレイン２０８との
間のキャパシタンスをＣ_d 、フローティングゲート２２
６とソース２０５′との間のキャパシタンスをＣ_s 、フ
ローティングゲート２２６と基板２２０との間のキャパ
シタンスをＣ_sub とする。ここで、フローティングゲー
ト２２６の電位をＶ_f とすると、電荷保存の法則によ
り、

【００１９】 Ｃ_ip（Ｖ_g −Ｖ_f ）＝Ｃ_s （Ｖ_f −Ｖ_s ）＋Ｃ_sub （Ｖ_f −Ｖ_sub ）＋Ｃ_d （ Ｖ_f −Ｖ_d ） …（１） この（１）式において、Ｖ_s ＝Ｖ_sub ＝Ｖ_d ＝０の時
は、 Ｖ_f ＝Ｖ_g ・Ｒ_p ここで、 Ｒ_p ＝Ｃ_ip／（Ｃ_ip＋Ｃ_d ＋Ｃ_sub ＋Ｃ_s ） …（２） であり、このＲ_p は“カップリングレシオ”と呼ばれ
る。一般的には、Ｒ_p ＝０．５５〜０．７である。

【００２０】次に、この構成のＥＥＰＲＯＭの書き換え
及び読み出しの動作を説明する。

【００２１】図１２において、メモリセル２４に書き込
みを行う場合、例えば、ワード線２００を２０Ｖ、セン
ス線２０２を０Ｖ、ビット線２０３を２０Ｖ、ソース線
２０５を開放とすることにより、トランジスタ１８、２
０、２１がオン状態となり、制御ゲート２０６が０Ｖ、
メモリセル２４のドレイン２０８が約１８Ｖ（２０Ｖか
らトランジスタ２０のしきい値電圧を引いた値（但し、
基板効果を含む。））となる。これにより、メモリセル
２４のフローティングゲート２２６（図１３参照）に約
７Ｖの電圧が誘起される。この時、図１３に示すシリコ
ン熱酸化膜２２４の２２５の部分の膜厚が１０ｎｍであ
るので、フローティングゲート２２６とドレイン２０８
との間の電位差により、この２２５の部分にファウラー
−ノルドハイムトンネル電流（ファウラー−ノルドハイ
ム（Fowler-Nordheim)の式に従うトンネル電流：以下、
「Ｆ−Ｎトンネル電流」と称する。）が流れる。このＦ
−Ｎトンネル電流は、一般に、極薄酸化膜（１０ｎｍ以
下）に１０ＭＶ／ｃｍ以上の電界を印加した時に流れ
る。そして、このＦ−Ｎトンネル電流により、ドレイン
２０８からフローティングゲート２２６に正孔が注入さ
れ、メモリセル２４のしきい値が低くなる（例えば、メ
モリセル２４の初期のしきい値を２Ｖとすると、書き込
み後は−２〜−３Ｖになる）。この時、ワード線２００
以外のワード線及びビット線２０３以外のビット線、図
では、ワード線２０１及びビット線２０４の電圧を０Ｖ
とすることにより、メモリセル２４以外のメモリセルに
は高電圧が印加されず、従って、書き込みは行われな
い。

【００２２】メモリセル２４の消去を行う場合には、例
えば、ワード線２００に２０Ｖ、センス線２０２に２０
Ｖ、ビット線２０３に０Ｖを印加することにより、制御
ゲート２０６が約１８Ｖ、ドレイン２０８が０Ｖにな
る。これにより、メモリセル２４のフローティングゲー
ト２２６に約１１Ｖが誘起され、Ｆ−Ｎトンネル電流が
２２５の部分を流れて、電子がフローティングゲート２
２６に注入され、メモリセル２４のしきい値が高くなる
（例えば、６〜７Ｖ）。この時、ワード線２００以外の
ワード線、例えばワード線２０１の印加電圧を０Ｖとす
ることにより、制御ゲート２０７が開放状態となり、メ
モリセル２６、２７は消去されない。但し、この場合、
ビット線には全て０Ｖが印加されるので、制御ゲート２
０６と同じノードにつながる全てのメモリセル、例えば
メモリセル２５は消去されてしまう。

【００２３】メモリセル２４の読み出しを行う場合に
は、例えば、ワード線２００に５Ｖ、センス線２０２に
３Ｖ、ビット線２０３に２Ｖを印加することにより、ト
ランジスタ１８、２０がオン状態となり、メモリセル２
４のドレイン２０８が２Ｖ、制御ゲート２０６が５Ｖと
なる。この時、メモリセル２４のしきい値電圧が６〜７
Ｖと高い場合には、このメモリセル２４はオフ状態であ
り、そのドレイン−ソース間に電流は流れない。一方、
メモリセル２４のしきい値電圧が−２〜−３Ｖと低い場
合には、このメモリセル２４はオン状態になり、そのド
レイン−ソース間に電流が流れる。この電流の有無（或
いは、大小）を検出することにより、記憶情報の読み出
しが行われる。

【００２４】図１５及び図１６に、フローティングゲー
トを用いた従来の別のＥＥＰＲＯＭメモリセルの構成例
を示す（この構成に関しては、文献１、３及び４に記載
がある。）。

【００２５】図１５において、３０、３１、３２、３３
はメモリセルであり、３００、３０１はワード線、３０
２、３０３はビット線である。そして、ワード線３００
はメモリセル３０、３１の制御ゲートに接続され、ワー
ド線３０１はメモリセル３２、３３の制御ゲートに接続
されている。また、ビット線３０２はメモリセル３０、
３２のドレインに接続され、ビット線３０３はメモリセ
ル３１、３３のドレインに接続されている。また、３０
４はソース線であり、メモリセル３０〜３３のソースに
接続されている。

【００２６】図１６に、図１５のＡ−Ｂ線に沿った断面
図を示す。同図において、３０５はＰ型シリコン基板で
あり、３０２′、３０４′はＮ型不純物拡散層、３０６
は薄い（例えば、１０ｎｍ）シリコン熱酸化膜（ゲート
酸化膜）である。また、３０９は、例えば多結晶シリコ
ンで形成されたフローティングゲート、３００は、例え
ば多結晶シリコンで形成された制御ゲート（図１４のワ
ード線３００と一体に構成されている。）であり、３０
７は、フローティングゲート３０９と制御ゲート３００
との間の絶縁膜（例えば、酸化膜と窒化膜からなる２５
ｎｍの絶縁膜）である。更に、３１０は絶縁層、３０２
は、例えばアルミニウムを主材料としたビット線であ
る。また、３０８は、ビット線３０２とＮ型不純物拡散
層３０２′とを接続するためのコンタクト孔である。

【００２７】次に、この構成のＥＥＰＲＯＭの書き換え
及び読み出しの動作を説明する。

【００２８】今、各メモリセルのフローティングゲート
に電荷が注入されていない状態でのしきい値を例えば２
Ｖであるとする。

【００２９】図１５のメモリセル３０に書き込みを行う
場合、例えば、ワード線３００を１２Ｖ、ワード線３０
１を０Ｖ、ビット線３０２を５Ｖ、ビット線３０３を０
Ｖ、ソース線３０４を０Ｖにする。この時、メモリセル
のカップリングレシオＲ_p ＝０．６とすると、図１６の
フローティングゲート３０９には約７Ｖが誘起される。
これにより、メモリセルのドレイン３０２′とソース３
０４′との間に電子のチャネル層が形成され、しかも、
高いゲート電圧とドレイン電圧のためにドレイン３０
２′近傍の高電界領域においてホットエレクトロンが発
生し、このホットエレクトロンがシリコン−ゲート酸化
膜間の電位障壁を越えてフローティングゲート３０９に
注入される。この現象を“チャネルホットエレクトロン
注入”（以下、「ＣＨＥ注入」と称する。）と呼び、こ
のＣＨＥ注入により、図１５のメモリセル３０のしきい
値電圧が例えば６〜８Ｖと高くなり、書き込み動作が行
われる。この時、ＣＨＥ注入が起こるに先立ち、メモリ
セル３０のドレイン−ソース間には３０μＡ〜１ｍＡの
電流が流れる。また、ワード線３０１及びビット線３０
３が共に０Ｖであるので、メモリセル３１〜３３には書
き込みが行われない。

【００３０】メモリセル３０の消去を行う場合には、例
えば、ワード線３００を−９Ｖ、ワード線３０１を０
Ｖ、ビット線３０２と３０３を何れも開放にし、ソース
線３０４を５Ｖにする。これにより、メモリセル３０の
フローティングゲート３０９に約−７Ｖが誘起され、ゲ
ート酸化膜３０６を経由してフローティングゲート３０
９からソース３０４′にＦ−Ｎトンネル電流により電子
が引き抜かれる。そして、この電子の引き抜き量を制御
回路により適度に調整することで、メモリセル３０のし
きい値を２〜３Ｖと低くする。なお、この例でも、ワー
ド線３００を介してメモリセル３０と共通の制御ゲート
を有する全てのメモリセル、例えばメモリセル３１は消
去されてしまう。メモリセル３２、３３は、ワード線３
０１が０Ｖのため、消去されない。

【００３１】メモリセル３０の読み出しを行う場合に
は、例えば、ワード線３００を５Ｖ、ワード線３０１を
０Ｖ、ビット線３０２を１Ｖ、ビット線３０３を０Ｖ、
ソース線３０４を０Ｖとすることにより、メモリセル３
０のしきい値が高い場合（例えば、６〜８Ｖ）には、メ
モリセル３０のドレイン−ソース間に電流が流れない
が、しきい値が低い場合（例えば、２〜３Ｖ）には、メ
モリセル３０のドレイン−ソース間に電流が流れる。

【００３２】

【発明が解決しようとする課題】図１２及び図１３に示
した第１の従来例では、メモリセルへの書き込みを、Ｆ
−Ｎトンネル電流を利用した電荷の注入により行ってい
るため、書き込み時にメモリセルに比較的小さな電流
（例えば、１メモリセル当り１０〜１０００ｐＡ）しか
必要ないという利点がある。

【００３３】しかし、この第１の従来例では、セルアレ
ーの中で書き込みを選択的に行うために、図１２のトラ
ンジスタ２０〜２３のようなメモリセルを相互に分離す
るための分離用トランジスタが必要であった。即ち、こ
れらの分離用トランジスタ２０〜２３がない場合には、
既述した方法により例えばメモリセル２４に書き込みを
行うと、同時に、ビット線２０３に接続された全てのメ
モリセル、例えばメモリセル２６にも書き込みが行われ
てしまう。このように、１ビットにつき１個の分離用ト
ランジスタを設けると、その占有面積は例えば８０〜１
５０μｍ² 程度必要となり、このためにセルアレーの大
規模集積化が妨げられるという問題があった。

【００３４】一方、図１５及び図１６に示した第２の従
来例では、第１の従来例のような分離用トランジスタを
必要としないという利点がある反面、書き込み時にドレ
イン近傍からのＣＨＥ注入を利用するため、メモリセル
のその部分に大きな電流を必要とするという欠点があっ
た。即ち、Ｆ−Ｎトンネル電流を利用した書き込みの場
合には必要な電流量が小さいので、例えば３Ｖの電源電
圧での使用時においても、チャージポンプ回路等の昇圧
回路を集積回路に備えることで、単一電源電圧での動作
が可能である。これに対し、ドレイン近傍からのＣＨＥ
注入で書き込みを行う場合には、その部分でホットエレ
クトロンを発生させる必要からドレイン電圧の低下に限
度があり、例えば最小加工寸法が０．８μｍレベルの集
積回路で６〜７Ｖ必要なものが、０．５μｍレベルにな
っても５Ｖにしか下げられない。このため、低電圧化さ
れた単一電源電圧での使用は不可能に近かった。

【００３５】また、仮にドレイン近傍からのＣＨＥ注入
を用いた書き込み時のドレイン電圧を３Ｖ程度に下げる
ことができたとしても、今度は、読み出し時におけるド
レイン電圧による誤書き込みがより起こり易くなるとい
う問題があった。即ち、ドレイン近傍からのＣＨＥ注入
を用いて書き込みを行う場合、書き込み時のドレイン電
圧と読み出し時のドレイン電圧との差が小さいと、読み
出し時のドレイン電圧によって誤書き込みが起こり易く
なり、メモリの信頼性を低下させるという問題があっ
た。

【００３６】要するに、従来のドレイン近傍からのＣＨ
Ｅ注入を用いた書き込み方式では、Ｆ−Ｎトンネル電流
を用いた書き込み方式と比較して、電源電圧の低電圧化
が困難であるという問題があった。

【００３７】そこで、本発明は、分離用トランジスタを
必要とせず、且つ、低電圧化された単一電源電圧での使
用が可能なＥＥＰＲＯＭ等の不揮発性半導体記憶装置の
書き換え方法を提供するとともに、この方法を実施する
ために好適な不揮発性半導体記憶装置を提供するもので
ある。

【００３８】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電気的に書き換えが可能な不揮発
性の半導体記憶装置であって、マトリクス状に配された
複数のメモリセルを有し、各メモリセルが、ソース及び
ドレインと、これらのソース及びドレインの間に形成さ
れたチャネル領域と、このチャネル領域の上に設けられ
た電荷保持層と、この電荷保持層の上に設けられた制御
ゲートとを有した不揮発性半導体記憶装置において、前
記各メモリセルが第１導電型の第１のウェル内に形成さ
れ、この第１のウェルが第２導電型の第２のウェル内に
形成され、この第２のウェルが第１導電型の半導体基板
に形成され、前記第１のウェルと前記第２のウェルへの
電気的接続が夫々独立的に行われている。

【００３９】本発明において好ましくは、前記電荷保持
層がフローティングゲートである。

【００４０】本発明において更に好ましくは、前記第１
のウェルの不純物濃度が前記半導体基板の不純物濃度よ
りも高い。

【００４１】また、本発明の不揮発性半導体記憶装置の
書き換え方法では、前記各メモリセルが、前記電荷保持
層に蓄積された電荷量の違いによるしきい値電圧の変化
に応じた書き込みレベルと消去レベルを有し、前記複数
のメモリセルのうちの選択したメモリセルへ書き込みを
行う場合、当該メモリセルの制御ゲートに接地電位より
も低い第１の電圧を印加するとともに、当該メモリセル
のドレインに接地電位よりも高い第２の電圧を印加し、
これら第１及び第２の電圧の電位差によって、当該メモ
リセルの電荷保持層からトンネル現象により負電荷を引
き抜き、当該メモリセルを前記書き込みレベルにすると
ともに、前記選択したメモリセルの制御ゲートと電気的
に接続された制御ゲートを有する少なくとも１個の第１
の非選択のメモリセルのドレインには、前記第１の電圧
との間の電位差によってトンネル現象を引き起こさない
程度に前記第２の電圧よりも低い第３の電圧を印加し、
且つ、前記選択したメモリセルのドレインと電気的に接
続されたドレインを有する少なくとも１個の第２の非選
択のメモリセルの制御ゲートには、前記第２の電圧との
間の電位差によってトンネル現象を引き起こさない程度
に前記第１の電圧よりも高い第４の電圧を印加する。

【００４２】本発明において好ましくは、前記複数のメ
モリセルのうちの選択したメモリセルの消去を行う場
合、当該メモリセルの制御ゲートに第５の電圧を印加す
るとともに、当該メモリセルのソース及びドレインに前
記第５の電圧よりも低い第６の電圧を印加し、これら第
５及び第６の電圧の電位差によって、当該メモリセルの
電荷保持層にチャネル領域からトンネル現象により負電
荷を注入し、当該メモリセルを前記消去レベルにする。

【００４３】本発明において更に好ましくは、前記第６
の電圧が接地電位よりも低い。

【００４４】

【作用】本発明では、電荷保持層を有するＥＥＰＲＯＭ
等の不揮発性半導体記憶装置のメモリセルへ書き込みを
行う際、トンネル現象を用いることにより電荷保持層か
ら負電荷を引き抜くのであるが、従来とは異なり、選択
したメモリセルの制御ゲートには負電圧を印加し、ドレ
インに印加する電圧の高低（例えば、５Ｖと０Ｖ）によ
りトンネル現象の有無、即ち、書き込みを制御する。そ
して、選択したメモリセルのドレインと電気的に接続し
たドレインを有する非選択のメモリセルの制御ゲートに
は、上記負電圧よりも高く且つ電荷保持層に負電荷が蓄
積されていない状態でのメモリセルのしきい値電圧より
も低い電圧（例えば、上記負電圧が−８Ｖで且つメモリ
セルのしきい値電圧が２Ｖの場合、０Ｖ）を印加するこ
とにより、その非選択のメモリセルでのトンネル現象を
防止する。

【００４５】この時、本発明の不揮発性半導体記憶装置
では、各メモリセルが、半導体基板に形成された２重ウ
ェル、例えば、Ｐ型半導体基板に形成されたＮウェル内
に形成されたＰウェルに形成されており、且つ、各ウェ
ルの電位を独立して変化させることができるようにして
いるので、各メモリセルの基板部即ちＰウェルの電位
を、周辺回路部における基板部とは独立的に調整するこ
とができる。

【００４６】なお、本発明において、「トンネル現象」
は、ファウラー−ノルドハイムの式に従うＦ−Ｎトンネ
リングに限られず、他のトンネル現象、例えば直接トン
ネリングでも良い。

【００４７】また、「電荷保持層」は、フローティング
ゲートに限られず、トラップ型のＥＥＰＲＯＭメモリセ
ルにおける例えば窒化物による絶縁層等をも含めた電荷
を注入でき蓄積できる層を意味する。

【００４８】

【実施例】以下、本発明を実施例につき図１〜図１１を
参照して説明する。

【００４９】図２は、本発明をＥＥＰＲＯＭに適用した
一実施例の結線図であり、図１は、図２のＡ−Ｂ線に沿
った断面図である。

【００５０】図２において、１０、１１、１２、１３は
フローティングゲートを有するメモリセル、１００、１
０１はワード線、１０２、１０３はビット線、１０４は
ソース線である。ワード線１００はメモリセル１０と１
１の制御ゲートに接続され、ワード線１０１はメモリセ
ル１２と１３の制御ゲートに接続されている。また、ビ
ット線１０２はメモリセル１０と１２のドレインに接続
され、ビット線１０３はメモリセル１１と１３のドレイ
ンに接続されている。更に、ソース線１０４はメモリセ
ル１０〜１３のソースに接続されている。

【００５１】本実施例においては、図１及び図４に示す
ように、Ｐ型シリコン基板１０５にＮウェル１１２が形
成され、このＮウェル１１２にＰウェル１１３が形成さ
れている。そして、各メモリセルはこのＰウェル１１３
に形成されている。このＰウェル１１３の表面不純物濃
度は、例えば１×１０¹⁷ｃｍ^-3である。

【００５２】図４に示すように、Ｐウェル１１３は、Ｎ
ウェル１１２中に浮遊した形で形成されている。そし
て、セルアレーの周囲部において、Ｐウェル１１３及び
Ｎウェル１１２の電位を固定するための高濃度Ｐ型不純
物拡散層３０１及び高濃度Ｎ型不純物拡散層３０２が夫
々設けられている。

【００５３】各メモリセル、例えばメモリセル１０は、
図１に示すように、ソース及びドレインを構成するＮ型
不純物拡散層１０４′及び１０２′、熱酸化により形成
された厚さ１０ｎｍ程度のゲート酸化膜１０６、このゲ
ート酸化膜１０６の上に形成された厚さ１５０ｎｍ程度
の導電性多結晶シリコンからなるフローティングゲート
１０９、このフローティングゲート１０９の上に形成さ
れた酸化膜と窒化膜からなる厚さ２５ｎｍ程度の絶縁膜
１０７、この絶縁膜１０７の上に形成された厚さ２５０
ｎｍ程度の導電性多結晶シリコンからなる制御ゲート１
００を有している。なお、制御ゲート１００は、図２の
ワード線１００と一体に構成されている。

【００５４】また、本実施例においては、図１及び図４
に示すように、メモリセルのソースを構成するＮ型不純
物拡散層１０４′が、Ｐウェル１１３よりも不純物濃度
が高い（例えば、１×１０¹⁸ｃｍ^-3）Ｐ型不純物拡散層
１１４により囲まれた状態になっている。

【００５５】図１において、１１０はチャネル領域で、
その幅は約０．４〜１μｍである。また、１１１は絶縁
層、１０２はアルミニウムを主材料としたビット線であ
り、１０８は、このビット線１０２とドレインであるＮ
型不純物拡散層１０２′とを接続するためのコンタクト
孔である。

【００５６】本実施例において、フローティングゲート
１０９に電荷が注入されていない時のメモリセルのしき
い値は約２Ｖであり、これが書き込みレベルになる。

【００５７】図３に、本実施例のメモリセルの平面図を
示す。同図において、１５０はＮ型不純物拡散層（メモ
リセルのドレイン及びソース並びにソース線）、１５１
はワード線（＝制御ゲート）、１５２はフローティング
ゲート、１５４はビット線、１５３はコンタクト孔であ
る。本実施例において、１ビット分のメモリセルの占有
面積は約１０μｍ² である。

【００５８】次に、図５及び図６を参照して、本実施例
の構造の製造方法を説明する。

【００５９】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板１０５にイオン注入法によりリンを１×１０¹²
〜１０¹³ｃｍ^-2程度のドーズ量で導入した後、熱処理を
行い、Ｎウェル１１２を形成する。この後、熱酸化によ
り４００Å程度のシリコン酸化膜１１５を形成する。

【００６０】次に、図５（ｂ）に示すように、Ｎウェル
１１２の内側部分が開口した形のホトレジスト１１７を
ホトリソグラフィにより形成し、このホトレジスト１１
７をマスクとしてイオン注入を行い、Ｎウェル１１２に
ホウ素を１×１０¹³〜１０¹⁴ｃｍ^-2程度のドーズ量で導
入する。

【００６１】次に、図５（ｃ）に示すように、熱処理を
行い、Ｎウェル１１２の中にＰウェル１１３を形成す
る。

【００６２】次に、図６（ａ）に示すように、Ｐウェル
１１３の表面に熱酸化により厚さ１０ｎｍ程度のシリコ
ン酸化膜１０６を形成し、この上に厚さ１５０ｎｍ程度
の導電性多結晶シリコン膜を形成する。この後、ホトリ
ソグラフィ技術によってこの導電性多結晶シリコン膜を
パターニングし、この導電性多結晶シリコン膜をメモリ
セル毎に分断する。次に、全面に、酸化膜と窒化膜から
なる厚さ２５ｎｍ程度の絶縁膜を形成し、更に、その上
に厚さ２５０ｎｍ程度の導電性多結晶シリコン膜を形成
する。そして、ホトリソグラフィ及び反応性イオンエッ
チングによりこれらの絶縁膜及び上下の導電性多結晶シ
リコン膜をパターニングし、フローティングゲート１０
９、絶縁膜１０７及び制御ゲート１００を自己整合的に
形成する。

【００６３】次に、図６（ｂ）に示すように、ソースを
形成すべき部分と制御ゲート１００の一部が開口したホ
トレジスト１１８をホトリソグラフィにより形成し、こ
のホトレジスト１１８と制御ゲート１００をマスクとし
たイオン注入法によりＰウェル１１３にＢＦ₂ イオンを
１×１０¹³〜２×１０¹⁴ｃｍ^-2程度のドーズ量で導入す
る。

【００６４】次に、図６（ｃ）に示すように、ホトレジ
スト１１８を除去した後、Ｐウェル１１３の素子領域の
全面にイオン注入法によりヒ素イオンを１×１０¹⁵〜１
０¹⁶ｃｍ^-2程度のドーズ量で導入する。

【００６５】次に、図６（ｄ）に示すように、窒素雰囲
気中で９５０℃、３０分程度の熱処理を行い、Ｐウェル
１１３に導入したヒ素及びホウ素を夫々熱拡散させて、
ドレイン１０２′、ソース１０４′、高濃度Ｐ型不純物
拡散層１１４を夫々形成する。

【００６６】この図６の工程により、ソース１０４′
が、Ｐウェル１１３よりも高濃度のＰ型不純物拡散層１
１４に囲まれた構造を形成することができる。

【００６７】なお、図４に示されている素子分離領域
は、この図６の工程を実施する前にＬＯＣＯＳ法等によ
り形成される。また、高濃度Ｐ型不純物拡散層３０１及
び高濃度Ｎ型不純物拡散層３０２は、夫々、図６の工程
における同導電型の不純物拡散層を形成する際に同時に
形成しても良く、また、別の工程で形成しても良い。

【００６８】次に、この実施例のメモリセルの書き換え
方法を図７〜図１０を参照して説明する。

【００６９】図７は、図２の回路において、メモリセル
１０に書き込みを行う場合の印加電圧を示したものであ
る。

【００７０】メモリセル１０に書き込みを行う場合、図
示の如く、ワード線１００の電圧をＶ_w1とし、例えばＶ
_w1＝−８Ｖを印加する。また、ビット線１０２の電圧を
Ｖ_prg1とし、例えばＶ_prg1＝６Ｖを印加する。更に、基
板部であるＰウェル１１３の電圧をＶ_sub とし、例えば
Ｖ_sub ＝０Ｖとする。更に、ソース線１０４の電圧をＶ
_asとし、ソース線１０４は開放にしておく。この時の電
圧関係は、Ｖ_prg1＞Ｖ_sub ≒０Ｖ＞Ｖ_w1である。この
時、制御ゲート１００に負電圧が印加されているので、
メモリセル１０、１１はオフ状態であり、チャネルは形
成されない。上述の電圧条件を（１）式に適用し、カッ
プリングレシオＲ_p ＝０．６とすると、図１のフローテ
ィングゲート１０９とドレイン１０２′との間の電位差
は約１０．５Ｖとなる。そして、この電位差により、Ｆ
−Ｎトンネル電流が流れ、フローティングゲート１０９
からドレイン１０２′へ電子が引き抜かれる。この時、
書き込むメモリセル１０は予め消去レベルにあり、フロ
ーティングゲート１０９から電子が引き抜かれることに
よって、そのしきい値が低くなる。そして、このしきい
値が過剰に低くならないように書き込み時間等を適当に
制御することにより、しきい値を書き込みレベルの２Ｖ
にすることができる。

【００７１】図７に示すように、メモリセル１０への書
き込み時において、ワード線１０１の電圧をＶ_w2とし、
例えばＶ_w2＝０Ｖ（Ｖ_w2＞Ｖ_w1）を印加する。また、ビ
ット線１０３の電圧をＶ_prg2とし、例えばＶ_prg2＝０Ｖ
を印加する。この時、メモリセル１１の制御ゲートとド
レインとの間の電位差は８Ｖとなり、これにより、メモ
リセル１１のフローティングゲートには約７Ｖの電圧が
誘起されるが、この電圧による電位差ではＦ−Ｎトンネ
ル電流は流れず、従って、メモリセル１１のしきい値は
変化しない。即ち、メモリセル１１への書き込みは行わ
れない。また、メモリセル１２の制御ゲートとドレイン
との間の電位差は６Ｖになり、これにより、メモリセル
１２のフローティングゲートとドレインとの間に約５．
５Ｖの電位差が生じるが、この電位差では無論Ｆ−Ｎト
ンネル電流は流れず、従って、メモリセル１２のしきい
値も変化しない。即ち、メモリセル１２への書き込みも
行われない。

【００７２】次に、消去動作を説明する。

【００７３】図８は、図２の回路において、メモリセル
１０の消去を行う場合の印加電圧の組み合わせの第１の
例を示したものである。

【００７４】この第１の消去方法例では、ワード線１０
０の電圧をＶ_ers1とし、例えばＶ_{er s1}＝１８Ｖを印加す
る。また、ビット線１０２、１０３及びソース線１０４
の電圧をＶ_seとし、例えばＶ_se＝０Ｖ（Ｖ_ers1≫Ｖ_se）
を印加する。この時、メモリセル１０の制御ゲート１０
０に１８Ｖの高電圧が印加されるので、メモリセル１０
はオン状態になり、チャネルが形成される。そして、メ
モリセル１０の制御ゲート１００とチャネルとの間の電
位差が１８Ｖとなるため、カップリングレシオＲ_p ＝
０．６とすると、メモリセル１０のフローティングゲー
ト１０９に約１１Ｖの電圧が誘起される。そして、この
電圧によるフローティングゲート１０９とチャネルとの
間の電位差により、Ｆ−Ｎトンネル電流が流れ、チャネ
ル領域からフローティングゲート１０９へ電子が注入さ
れる。この結果、メモリセル１０のしきい値は例えば６
〜８Ｖと高くなり、メモリセル１０が消去レベルにな
る。この時、メモリセル１２と１３は、ワード線１０１
の印加電圧が０Ｖであるので、そのしきい値は変化せ
ず、従って、これらのメモリセル１２と１３は消去され
ない。しかし、メモリセル１１には、メモリセル１０と
同様の電圧が印加されるので、このメモリセル１１は消
去されてしまう。即ち、この第１の消去方法例では、従
来のＥＥＰＲＯＭの場合と同様、選択したメモリセルと
同一のワード線上にあるメモリセルは全て消去される。

【００７５】図９に、図２のメモリセル１０の消去を行
う場合の印加電圧の組み合わせの第２の例を示す。

【００７６】この第２の消去方法例では、ワード線１０
０に例えばＶ_ers1＝８Ｖを印加し、ビット線１０２、１
０３及びソース線１０４に例えばＶ_se＝−１０Ｖ（Ｖ
_ers1＞０Ｖ＞Ｖ_se）を印加する。この時、メモリセル１
０の制御ゲート１００に８Ｖが印加されるので、メモリ
セル１０はオン状態となり、チャネルが形成される。な
お、本例において、基板部であるＰウェル１１３の電位
Ｖ_sub は、Ｖ_seと同じ値に設定してある。本例の場合、
メモリセル１０の制御ゲート１００とチャネルとの間の
電位差は１８Ｖあるので、上述した第１の消去方法例の
場合と同様、Ｆ−Ｎトンネル電流が流れ、チャネル領域
からフローティングゲート１０９へ電子が注入される。
そして、そのしきい値が高くなり、メモリセル１０が消
去レベルになる。また、ワード線１０１の印加電圧をＶ
_ers2とし、例えばＶ_ers2＝０Ｖとすることにより、メモ
リセル１２及び１３の夫々の制御ゲートとドレイン／ソ
ース／基板との間には８Ｖの電位差を生じ、これによ
り、夫々のフローティングゲートとドレイン／ソース／
基板との間に約６Ｖの電位差が誘起されるが、この電位
差ではＦ−Ｎトンネル電流は流れないので、メモリセル
１２及び１３の消去は行われない。なお、上述した第１
の消去方法例の場合と同様、この第２の消去方法例で
も、選択したメモリセルと同一のワード線上にあるメモ
リセル（例えば、メモリセル１１）は全て消去される。

【００７７】以上に説明した２つの消去方法例を用いた
メモリセルの書き換え方法では、書き込み及び消去の何
れにもトンネル現象を用い、且つ、分離用トランジスタ
を必要としない。従って、図１２及び図１３に示した第
１の従来例と比較してセルアレーの大幅な面積縮小を実
現することができ、ひいては、セルアレーの大規模集積
化を達成することができる。また、書き込みにＣＨＥ注
入を用いないため、図１５及び図１６に示した第２の従
来例と比較して、読み出し時にメモリセルのドレインに
印加する電圧を高くすることができる（例えば、従来技
術では１Ｖであったものを、２Ｖ以上にすることができ
る。）。この結果、読み出し時のメモリセルのオン電流
を大きくとることができ、読み出し時の読み出し速度を
速くすることができる。更に、書き込み及び消去の何れ
にもＦ−Ｎトンネル電流を用いているので、低電圧化さ
れた単一電源電圧での使用が可能となる。

【００７８】更に、本実施例では、メモリセルの消去
は、そのメモリセルのしきい値電圧を高くする動作とな
るので、消去時における過剰消去の問題を生じさせない
という利点もある。即ち、図１５及び図１６に示した第
２の従来例では、セルアレー全体を一括消去する際、メ
モリセルの製造時に生じる特性のばらつきに起因した過
剰消去（しきい値電圧が低くなりすぎる現象）が問題と
なっていた。そして、これを防止するために、消去作業
を時分割し、消去作業の途中でベリファイ動作を行う必
要があった。この結果、従来例では、その消去時間が長
くなっていた（例えば、１Ｍビットの集積度では約９０
０ｍｓ必要であった。）。これに対し、上述した本発明
の実施例では、一括消去の場合でも、２０ｍｓ以内での
動作が可能である。

【００７９】更に、上述した本発明の実施例では、図１
及び図４に示すように、各メモリセルを、Ｎウェル１１
２によってＰ型シリコン基板１０５から電気的に分離し
たＰウェル１１３に形成しており、且つ、これらのＰウ
ェル１１３とＮウェル１１２の電位を夫々独立的に設定
できるように構成している。従って、メモリセルの書き
換え時の基板電位であるＰウェル１１３の電位を比較的
自由に設定することができ、例えば、上述した第２の消
去方法例のように、Ｐウェル１１３に接地電位よりも低
い電圧を印加することにより、制御ゲートに印加する高
電圧（Ｖ_ers1）を相対的に低くすることができる。この
結果、高電圧（Ｖ_ers1）を制御する周辺回路におけるト
ランジスタ耐圧を低く設計することができるという利点
がある。特に、高電圧（Ｖ_ers1）が印加される素子分離
部（フィールド部）の幅を狭くできるので、より高集積
化されたＥＥＰＲＯＭを実現することができる。

【００８０】図１０に、図２のメモリセル１０の消去を
行う場合の印加電圧の組み合わせの第３の例を示す。

【００８１】この第３の消去方法例では、ワード線１０
０に例えばＶ_ers1＝１２Ｖを印加し、ソース線１０４の
電圧をＶ_se1 として、例えばＶ_se1 ＝５Ｖを印加し、ビ
ット線１０２の電圧をＶ_se2 として、例えばＶ_se2 ＝０
Ｖを印加する。即ち、Ｖ_ers1＞Ｖ_se1 ＞Ｖ_se2 ≧０Ｖで
ある。この時、メモリセル１０の制御ゲートに１２Ｖ、
ソースに５Ｖ、ドレインに０Ｖが印加されるので、ソー
ス近傍でホットエレクトロンが発生し、このホットエレ
クトロンによるＣＨＥ注入が起こって、メモリセル１０
のしきい値が高くなる。一方、ワード線１０１に例えば
Ｖ_ers2＝０Ｖ（Ｖ_ers1＞Ｖ_ers2）を印加すると、メモリ
セル１２では、制御ゲートが０Ｖ、ドレインが０Ｖ、ソ
ースが５Ｖとなり、メモリセル１２はオフ状態のままで
あって、そのしきい値は変化しない。また、この時、ビ
ット線１０３の電圧をＶ_se3 として、例えばＶ_se3 ＝５
Ｖ（Ｖ_se3 ≒Ｖ_se1 ＞Ｖ_se2 ）を印加すると、メモリセ
ル１１の制御ゲートは１２Ｖ、ドレインは５Ｖ、ソース
は５Ｖとなり、制御ゲート電圧が１２Ｖであるので、メ
モリセル１１はオン状態となり、チャネルが形成される
が、ドレイン−ソース間に電位差がないため、チャネル
電流は流れず、従って、ＣＨＥ注入も起きない。また、
電位差が小さいためにＦ−Ｎトンネル電流も発生せず、
従って、このメモリセル１１のしきい値は変化しない。
更に、メモリセル１３の制御ゲートには０Ｖ、ドレイン
には５Ｖ、ソースには５Ｖが夫々印加されるが、制御ゲ
ート電圧が０Ｖであるためにこのメモリセル１３はオフ
状態であり、また、電位差も小さいので、このメモリセ
ル１３のしきい値も変化しない。

【００８２】この第３の消去方法例では、書き込みにド
レインでのＦ−Ｎトンネル電流、消去にソース方向から
のＣＨＥ注入を用いるので、図１５及び図１６に示した
第２の従来例に対し以下の利点を有している。

【００８３】一つは、従来例では、消去時にバイト単位
（或いは、ワード単位若しくはセクタ単位）でしか選択
消去できなかったのに対し、この第３の消去方法例で
は、上述した如く、ビット単位での消去が可能である。
しかも、従来例では、バイト単位（或いは、ワード単位
若しくはセクタ単位）での消去を行うために、バイト
（或いは、ワード若しくはセクタ）選択用のトランジス
タをセルアレーとは別に用意する必要があったり、或い
は、ソース線をバイト単位（或いは、ワード単位若しく
はセクタ単位）に分離する必要があったのに対し、この
第３の消去方法例では、そのような手段を採ることなし
に、ビット単位での消去を行うことができる。従って、
不必要なメモリセルを消去することがなく、且つ、装置
の占有面積も小さくすることができる。

【００８４】また、メモリセルの読み出しを行う時に
は、図１５及び図１６に示した第２の従来例と同様、選
択したメモリセルのドレインに一定の電圧を印加し、ソ
ースを接地して読み出すのであるが、この第３の消去方
法例では、ソース方向からＣＨＥ注入を行っているの
で、ドレイン電圧による誤消去（従来例では、誤書き込
み）の虞が少なくなり、従って、読み出し時のドレイン
電圧を従来例と比較して高く設定することができ、読み
出し速度を速くすることができるという利点がある。ま
た、読み出し時のドレイン電圧と消去時のソース電圧と
は互いに独立しているため、ＣＨＥ注入の際の低電圧化
が容易であるという利点もある。

【００８５】更に、図１及び図４に示す如く、本実施例
のメモリセルは、ソースを構成するＮ型不純物拡散層１
０４′が、Ｐウェル１１３よりも不純物濃度が高いＰ型
不純物拡散層１１４により囲まれた構造となっている。
このため、ソース近傍のホットエレクトロンの発生効率
が、Ｐ型不純物拡散層１１４を設けない場合と比較し
て、大幅に向上する。図１１に、Ｐ型不純物拡散層１１
４を設けた場合（曲線４１）とＰ型不純物拡散層１１４
を設けない場合（曲線４２）とで、夫々、第３の消去方
法例に従い、消去を行った場合の消去特性を示す。この
グラフから分かるように、Ｐ型不純物拡散層１１４を設
けることにより、消去速度が１桁近く向上する。

【００８６】なお、本発明によるメモリセルの消去方法
として、上述した第１の消去方法例と第３の消去方法例
又は第２の消去方法例と第３の消去方法例を組み合わせ
た方法を用いることもできる。例えば、後者の場合、ビ
ット単位での消去を行う必要がある時には第３の消去方
法例を用い、セクタ単位若しくはもっと大きな単位（ブ
ロック乃至ＥＥＰＲＯＭ全部のメモリセル）の消去を行
う時には第２の消去方法例を用いる。即ち、複数バイト
（数百バイト〜数Ｍバイト）を同時に消去したい用途に
おいて、第３の消去方法例では、消去に要する消費電力
の節約から、多少の時間（例えば、１２８ｋバイトでは
約１．３秒）を要するのに対し、第２の消去方法例を併
用することにより、約２０ｍｓで行うことができる。

【００８７】以上、本発明の実施例を説明したが、上述
の実施例は本発明を限定するものではない。例えば、上
述の実施例における書き換え方法において、具体的な電
圧値を示したが、これらの電圧値は、メモリセルの構
造、特に、酸化膜や層間絶縁膜のキャパシタンス値やカ
ップリングレシオの値に応じ、請求の範囲に記載した関
係を満足する範囲内で適宜変更されるべきものである。

【００８８】また、第３の消去方法を用いない場合、図
１及び図４のＰ型不純物拡散層１１４は特に設けなくて
も良い。

【００８９】

【発明の効果】本発明によれば、例えばＥＥＰＲＯＭ等
のメモリセルを、半導体基板と反対導電型の第２のウェ
ルに浮遊した形で形成した半導体基板と同導電型の第１
のウェルに形成し、且つ、これら第１及び第２のウェル
への電気的接続を夫々独立的に行っているので、メモリ
セルの書き換えを行う際の基板電位即ち第１のウェルの
電位を比較的任意に設定することができる。

【００９０】また、本発明の書き換え方法により、単一
電源電圧での書き換え及び読み出しが可能で且つ低電源
電圧化が容易となる。更に、分離用トランジスタ等を必
要としないので、セル面積の縮小化が可能であり、集積
度の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＥＥＰＲＯＭメモリセ
ルの概略縦断面図であり、図２のＡ−Ｂ線に沿った部分
の概略縦断面図である。

【図２】図１のメモリセルの電気的結線を示す回路図で
ある。

【図３】図２の部分に相当するＥＥＰＲＯＭメモリセル
の概略平面図である。

【図４】本発明の一実施例によるＥＥＰＲＯＭのセルア
レー周辺部の構成を示す概略縦断面図である。

【図５】本発明の一実施例によるＥＥＰＲＯＭメモリセ
ルの製造方法を示す概略縦断面図である。

【図６】本発明の一実施例によるＥＥＰＲＯＭメモリセ
ルの製造方法を示す概略縦断面図である。

【図７】図２のメモリセルに書き込みを行う場合の印加
電圧を示す図である。

【図８】図２のメモリセルの第１の消去方法例による印
加電圧を示す図である。

【図９】図２のメモリセルの第２の消去方法例による印
加電圧を示す図である。

【図１０】図２のメモリセルの第３の消去方法例による
印加電圧を示す図である。

【図１１】図１のメモリセルのソースを囲む高濃度Ｐ型
不純物拡散層の有無による第３の消去方法例での消去特
性を示すグラフである。

【図１２】従来のＥＥＰＲＯＭメモリセルの電気的結線
を示す回路図である。

【図１３】図１２のＡ−Ｂ線に沿った部分での縦断面図
である。

【図１４】図１３のメモリセルの等価回路図である。

【図１５】従来の別のＥＥＰＲＯＭメモリセルの電気的
結線を示す回路図である。

【図１６】図１５のＡ−Ｂ線に沿った部分での縦断面図
である。

【符号の説明】

１０、１１、１２、１３ メモリセル １００、１０１ ワード線（制御ゲート） １０２、１０３ ビット線 １０２′ ドレイン １０４ ソース線 １０４′ ソース １０５ Ｐ型シリコン基板 １０６ ゲート酸化膜 １０７ 絶縁膜 １０９ フローティングゲート １１０ チャネル領域 １１２ Ｎウェル １１３ Ｐウェル １１４ 高濃度Ｐ型不純物拡散層 １５０ Ｎ型拡散層 １５１ 制御ゲート １５２ フローティングゲート １５４ ビット線

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に書き換えが可能な不揮発性の半
   導体記憶装置であって、マトリクス状に配された複数の
   メモリセルを有し、各メモリセルが、ソース及びドレイ
   ンと、これらのソース及びドレインの間に形成されたチ
   ャネル領域と、このチャネル領域の上に設けられた電荷
   保持層と、この電荷保持層の上に設けられた制御ゲート
   とを有した不揮発性半導体記憶装置において、 前記各メモリセルが第１導電型の第１のウェル内に形成
   され、この第１のウェルが第２導電型の第２のウェル内
   に形成され、この第２のウェルが第１導電型の半導体基
   板に形成され、前記第１のウェルと前記第２のウェルへ
   の電気的接続が前記半導体基板に対し夫々独立的に行わ
   れていることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記電荷保持層がフローティングゲート
   であることを特徴とする請求項１に記載の不揮発性半導
   体記憶装置。
3. 【請求項３】 前記第１のウェルの不純物濃度が前記半
   導体基板の不純物濃度よりも高いことを特徴とする請求
   項１又は２に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記各メモリセルが、前記電荷保持層に
   蓄積された電荷量の違いによるしきい値電圧の変化に応
   じた書き込みレベルと消去レベルを有し、 前記複数のメモリセルのうちの選択したメモリセルへ書
   き込みを行う場合、 当該メモリセルの制御ゲートに接地電位よりも低い第１
   の電圧を印加するとともに、当該メモリセルのドレイン
   に接地電位よりも高い第２の電圧を印加し、これら第１
   及び第２の電圧の電位差によって、当該メモリセルの電
   荷保持層からトンネル現象により負電荷を引き抜き、当
   該メモリセルを前記書き込みレベルにするとともに、 前記選択したメモリセルの制御ゲートと電気的に接続さ
   れた制御ゲートを有する少なくとも１個の第１の非選択
   のメモリセルのドレインには、前記第１の電圧との間の
   電位差によってトンネル現象を引き起こさない程度に前
   記第２の電圧よりも低い第３の電圧を印加し、且つ、 前記選択したメモリセルのドレインと電気的に接続され
   たドレインを有する少なくとも１個の第２の非選択のメ
   モリセルの制御ゲートには、前記第２の電圧との間の電
   位差によってトンネル現象を引き起こさない程度に前記
   第１の電圧よりも高い第４の電圧を印加することを特徴
   とする請求項１〜３の何れか１項に記載の不揮発性半導
   体記憶装置の書き換え方法。
5. 【請求項５】 前記複数のメモリセルのうちの選択した
   メモリセルの消去を行う場合、当該メモリセルの制御ゲ
   ートに第５の電圧を印加するとともに、当該メモリセル
   のソース及びドレインに前記第５の電圧よりも低い第６
   の電圧を印加し、これら第５及び第６の電圧の電位差に
   よって、当該メモリセルの電荷保持層にチャネル領域か
   らトンネル現象により負電荷を注入し、当該メモリセル
   を前記消去レベルにすることを特徴とする請求項４に記
   載の不揮発性半導体記憶装置の書き換え方法。
6. 【請求項６】 前記第６の電圧が接地電位よりも低いこ
   とを特徴とする請求項５に記載の不揮発性半導体記憶装
   置の書き換え方法。