JP4944352B2

JP4944352B2 - フラッシュメモリセルの製造方法

Info

Publication number: JP4944352B2
Application number: JP2002540202A
Authority: JP
Inventors: ハダド，サミール; ランドルフ，マーク・ダブリュ; ホー，ユエ−ソン; トゥールゲート，ティモシー; チャン，チー; ウォン，ナーチン
Original assignee: スパンションエルエルシー
Priority date: 2000-10-30
Filing date: 2001-08-06
Publication date: 2012-05-30
Anticipated expiration: 2021-08-06
Also published as: AU2001279213A1; EP1356505A1; JP2004521483A; US6653189B1; KR100838382B1; CN1293617C; CN1468447A; KR20030045151A; WO2002037551A1; TWI248675B

Description

【０００１】
【技術分野】
この発明は一般に、ＥＥＰＲＯＭなどのフラッシュメモリデバイスを作るための改良された方法に関する。より特定的には、この発明は、短チャネル効果が低減した、ソースおよびドレインドーピングが異なる不揮発性のフラッシュメモリセルの製造方法に関する。
【０００２】
【背景技術】
半導体デバイスは通常、基板上または内に形成された多数の個々の構成要素を含む。そのようなデバイスはしばしば、高密度区分と低密度区分とを含む。たとえば、先行技術の図１ａに示すように、フラッシュメモリ１０などのメモリデバイスは、単一の基板１３上に、１つ以上の高密度コア領域１１と低密度周辺部分１２とを含む。高密度コア領域１１は通常、個々にアドレス指定可能で実質的に同一のフローティングゲートタイプのメモリセルの少なくとも１つのＭ×Ｎアレイからなり、低密度周辺部分１２は通常、入力／出力（Ｉ／Ｏ）回路と、個々のセルを選択的にアドレス指定するための回路（プログラミング、読出または消去などのセルの指定された動作を行なうため、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスへ接続するためのデコーダなど）とを含む。
【０００３】
先行技術の図１ｂは、先行技術の図１ａのコア領域１１における典型的なメモリセル１４の部分断面図を表わす。そのようなセル１４は通常、基板またはＰウェル１６内のソース１４ｂ、ドレイン１４ａおよびチャネル１５と、チャネル１５の上に横たわるスタック型ゲート構造１４ｃとを含む。スタック型ゲート１４ｃは、Ｐウェル１６の表面上に形成された薄いゲート誘電体層１７ａ（一般にトンネル酸化物として言及される）をさらに含む。スタック型ゲート１４ｃはまた、トンネル酸化物１７ａの上に横たわるポリシリコンフローティングゲート１７ｂと、フローティングゲート１７ｂの上に横たわるインターポリ誘電体層１７ｃとを含む。インターポリ誘電体層１７ｃはしばしば、２つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物（ＯＮＯ）層などの多層絶縁体である。最後に、ポリシリコンコントロールゲート１７ｄがインターポリ誘電体層１７ｃの上に横たわる。各スタック型ゲート１４ｃはワード線（ＷＬ０、ＷＬ１、…、ＷＬｎ）に結合され、一方、ドレイン選択トランジスタの各ドレインはビット線（ＢＬ０、ＢＬ１、…、ＢＬｎ）に結合される。セル１４のチャネル１５は、スタック型ゲート構造１４ｃによりチャネル１５内に生じた電界に従って、ソース１４ｂとドレイン１４ａとの間に電流を伝導する。周辺デコーダおよび制御回路を用いて、各メモリセル１４はプログラミング、読出または消去機能のためにアドレス指定され得る。
【０００４】
半導体業界では、回路速度および実装密度を高めるため、より高いデバイス密度へ向かう傾向が引続きある。これらの高密度を達成するため、半導体ウェハ上のデバイス寸法のスケーリング縮小へ向けての努力が、これまでおよび引続きなされている。スケーリングは、この意味では、デバイス構造および回路寸法を比例して縮小し、スケーリングされていないより大きなデバイスと同様のパラメータに従って機能する、より小さなデバイスを作ることを指す。そのようなスケーリングを達成するため、より小さな形状構成が必要とされる。これは、ゲート長を含む形状構成の幅および間隔を含む。
【０００５】
小さな形状構成の要件は、フラッシュメモリデバイスに関連する、特に一貫した性能および信頼性に関する多数の懸念事項を提起する。たとえば、ゲート長の減少など、形状構成の大きさが減少するにつれて、大きさ（ゲート長など）の変動が増加する。つまり、大きさが減少するにつれて臨界寸法の制御を維持することは困難である。ゲート長が減少するにつれ、短チャネル効果の可能性は増加する。場合によっては、窒化されたトンネル酸化物層も、短チャネル効果の増加の一因となる。
【０００６】
短チャネル効果は、ソースとドレイン間の長さが減少するにつれて起こる。短チャネル効果は、Ｖｔ減衰（Ｖｔはしきい値電圧）、ドレイン誘導障壁低下（ＤＩＢＬ）、および過度のコラムリークを含む。ＤＩＢＬはしばしば、短チャネルデバイスにおけるドレイン電圧の印加によって引起される。言い換えれば、ドレイン電圧は表面電位を低下させる。
【０００７】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した０．１８μｍ以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。
【０００８】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、０．１８μｍ以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Ｖｔ減衰、高ＤＩＢＬ、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも１つを含む望ましくない短チャネル効果を最小限に抑え、および／または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。
【０００９】
この発明の一局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板の上にＭＤＤマスクを形成するステップとを伴い、ＭＤＤマスクはソース線を覆い、ドレイン線に対応する開口部を有しており、前記方法はさらに、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴う。
【００１０】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入し、基板内にフラッシュメモリセルと隣接するソース領域を形成するステップを伴い、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０¹³原子／ｃｍ²〜約５×１０¹⁴原子／ｃｍ²の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第２のマスクを形成するステップとを伴い、第２のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０¹³原子／ｃｍ²〜約５×１０¹⁵原子／ｃｍ²の投与量まで注入され、前記方法はさらに、第２のマスクを基板から除去するステップと、約３００℃〜約１，１００℃の温度で基板を加熱するステップとを伴う。
【００１１】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第１の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップを伴い、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０¹³原子／ｃｍ²〜約５×１０¹⁴原子／ｃｍ²の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第２のマスクを形成するステップとを伴い、第２のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第２の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０¹³原子／ｃｍ²〜約５×１０¹⁵原子／ｃｍ²の投与量まで注入され、前記方法はさらに、不活性ガス雰囲気において約４００℃〜約１，２００℃の温度で基板を加熱するステップを伴う。
【００１２】
【発明の開示】
この発明は、ソースおよびドレインに対するチャネルドーピングが異なる不揮発性フラッシュメモリデバイスを作ることを伴う。その結果、短チャネル効果が低減した不揮発性フラッシュメモリデバイスが提供される。この発明に従って不揮発性フラッシュメモリデバイスを作る際には、ソース側注入物加熱ステップの後の横方向の拡散は不必要である。この発明を、図面を参照して説明する。全体を通し、同じ参照符号は同じ要素に言及するために用いられる。
【００１３】
図２−７のプロセスに関連して、この発明は理解され、その利点が認識されるであろう。図面では、同じ符号は全体を通して同じ形状構成を表わす。
【００１４】
フラッシュメモリデバイスをいかにしてつくるかを示す改良された半導体製造プロセスフローを、図２−７に関連して詳細に説明する。このプロセスは基板のコア領域における活動を強調しており、それはスタック型メモリセルと選択ゲートトランジスタとが次に位置付けられる場所である。この関係では、基板が２つの領域、つまり、周辺領域とコア領域とを含む一方、基板のコア領域は２つの区域、つまりスタック型メモリセル区域を含む。
【００１５】
図２を参照すると、スタック型メモリセル３２とシャロートレンチアイソレーション領域４１とを有する基板３０が提供されている。スタック型メモリセル３２は、基板３０のコア領域のスタック型メモリセル区域に位置付けられている。シャロートレンチアイソレーション領域４１は、二酸化シリコンまたは窒化シリコンなどの絶縁材を含んでいる。スタック型メモリセル３２を有する基板３０は以下のように提供されてもよいが、任意の好適なプロセスフローが採用されてもよい。
【００１６】
基板３０は通常、シリコン基板であり、随意にさまざまな素子、領域および／または層をその上に有し、それらには、金属層、障壁層、誘電体層、デバイス構造、活性シリコン領域または区域などの活性領域、Ｐウェル、Ｎウェル、付加的ポリシリコンゲート、ワード線、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導線、導電性プラグなどを含む能動素子および受動素子が含まれる。第１の酸化物層４０が、基板３０の少なくとも一部または基板３０全体の上に、ドライ酸化、ウェット酸化、急速熱酸化、または化学気相成長（ＣＶＤ）などの任意の好適な手段を用いて提供される。
【００１７】
随意に、第１の酸化物層４０は窒化物形成プロセスを用いて窒化されてもよい。場合により、窒化された第１の酸化物層４０を採用することは、短チャネル効果の一因となる。この発明はこれらの効果を最小限に抑え、このため、フラッシュメモリデバイスにおける窒化された第１の酸化物層４０（窒化されたトンネル酸化物層）の使用を可能にする。窒化された第１の酸化物層４０はまた、トンネル酸化物の信頼性の向上の一因ともなる。
【００１８】
第１のポリ層４２が、その場的ドーピングプロセスなどの任意の好適なプロセスを用いて、第１の酸化物層４０の上に提供される。第１のポリ層４２は、ポリシリコンまたはドープされたアモルファスシリコンである。ポリシリコンはＣＶＤ手法を用いて形成される。ドープされたアモルファスシリコン層は、その場的ドーピングプロセスを用いて作られる。第１のドープされたアモルファスシリコン層４２（ポリ１とも呼ばれる）は次に、スタック型メモリセルのフローティングゲートを形成する。薄い第１のドープされたアモルファスシリコン層を作るために採用されたドーパントは、リンおよび砒素のうちの少なくとも１つである。
【００１９】
誘電体層４４が、ポリ１層４２の少なくとも一部の上に、任意の好適な手段を用いて提供される。誘電体層４４は、好ましくは、３つの層、つまり酸化物層４４ａ、窒化物層４４ｂ、および別の酸化物層４４ｃを含むＯＮＯ多層誘電体である。誘電体層は次に、スタック型メモリセル３２のインターポリ誘電体層を形成する。
【００２０】
第２のポリ層４６が、基板の少なくとも一部の上に、任意の好適な手段を用いて提供される。第２のポリ層４６は次に、スタック型メモリセルのコントロールゲートを形成する（ポリ２とも呼ばれる）。第２のポリ層４６は、ポリシリコンまたはドープされたアモルファスシリコンで作られる。
【００２１】
図示されてはいないが、任意の好適な手段を用いてポリ２層の部分の上に付加的な層を提供してもよい。たとえば、コバルトまたはタングステンシリサイド層をポリ２層４６の少なくとも一部の上に提供してもよく、シリコンオキシナイトライド層をタングステンシリサイド層の上に提供してもよい。
【００２２】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される（ゲートが規定される）。１つ以上のフォトレジストおよび／またはハードマスクおよび／または部分的に形成されたスタック型メモリセル（図示せず）をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ２層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった１つのスタック型フラッシュメモリセル３２しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル３２（および図７のＳＯＮＯＳタイプのメモリセル）は、約０．１８μｍまたはそれ未満の幅（ゲート長）を有していてもよい。
【００２３】
図３を参照すると、構造上にマスクが形成され、Ｖｓｓ線を露出したままにする。マスク４８を形成することは、フォトレジストまたはハードマスクを構造の上に用いて自己整列ソース（ＳＡＳ）マスクをパターニングすることを伴い、さらなる処理に向けてソース線を開いた５０ままにする。つまり、マスク４８は基板３０の上に開口部５０を有し、それを通って次に形成されるソース線が形成される。
【００２４】
マスクが形成された後、ホウ素などのソースドーパントが、マスク４８の開口部５０を通って露出したソース線へ（基板３０の露出した部分へ）注入され、ソース側注入物５２を形成する。ソースドーパントは、ポリ１またはフローティングゲートの下で部分的に拡散してもよい。ソースドーパントはｐ型でもｎ型でもよいが、好ましくはｐ型である。
【００２５】
一実施例では、ソースドーパントは、約１０ｋｅＶ〜約４０ｋｅＶのエネルギで、約１×１０¹³原子／ｃｍ²〜約５×１０¹⁴原子／ｃｍ²の投与量まで注入される。別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約３０ｋｅＶのエネルギで、約５×１０¹³原子／ｃｍ²〜約２×１０¹⁴原子／ｃｍ²の投与量まで注入される。さらに別の実施例では、ソースドーパントは、約１５ｋｅＶ〜約２５ｋｅＶのエネルギで、約５×１０¹³原子／ｃｍ²〜約２×１０¹⁴原子／ｃｍ²の投与量まで注入される。ホウ素の代わりに、またはホウ素に加え、リンを（同じエネルギおよび投与量レベルで）注入してもよい。
【００２６】
図４を参照すると、ソースドーパントの注入に続き、マスク４８が除去され、随意に構造が洗浄される。なお、ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２の拡散を促進する熱処理は必要ない。
【００２７】
図５を参照すると、構造上にマスク５４が形成され、メモリセル３２のドレイン領域を露出したままにし、中間投与量ドレイン（ＭＤＤ）注入が行なわれて、ドレイン５８領域を形成する。マスク５４を形成することは、フォトレジストまたはハードマスクを構造の上に用いてＭＤＤマスクをパターニングすることを伴い、さらなる処理に向けてドレイン領域を開いた５６ままにする。つまり、マスク５４は基板３０の上に開口部５６を有し、それを通って次に形成されるドレインが形成される。ＭＤＤマスクは、周辺全体およびコア領域のドレイン領域に対応しない部分を覆う。言い換えれば、ＭＤＤマスクはソース線を覆う。
【００２８】
ＭＤＤ注入は重接合部の形成を容易にする。ドーパントはｐ型でもｎ型でもよいが、好ましくはｎ型である。特に、ドーパントは、好ましくは、砒素またはリンなどのｎ＋注入である。ＭＤＤ注入ドーパントは、好ましくは、ソースドーパントのそれと反対である。つまり、ソースドーパントがｐ型である場合にはＭＤＤ注入はｎ型であり、ソースドーパントがｎ型である場合にはＭＤＤ注入はｐ型である。一実施例では、ＭＤＤ注入は、約３０ｋｅＶ〜約６０ｋｅＶのエネルギで、約５×１０¹³原子／ｃｍ²〜約５×１０¹⁵原子／ｃｍ²の投与量まで行なわれる。別の実施例では、ＭＤＤ注入は、約３５ｋｅＶ〜約５５ｋｅＶのエネルギで、約１×１０¹⁴原子／ｃｍ²〜約１×１０¹⁵原子／ｃｍ²の投与量まで行なわれる。
【００２９】
図６を参照すると、ＭＤＤドレイン側注入に続き、マスク５４が除去され、随意に構造が洗浄される。ゲートの下での（ポリ１ゲート４２の下での）ホウ素５２およびＭＤＤ注入物５８の拡散を促進する熱処理が行なわれてもよい。一実施例では、熱処理は、不活性ガス雰囲気下で約４００℃〜約１，２００℃の温度で約１秒〜５分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、熱処理は、約５００℃〜約１，１００℃の温度の下で約１０秒〜３分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約６００℃〜約１，０００℃の温度の下で約１５秒〜２分間、構造を加熱することを伴う。
【００３０】
この発明は、ＳＯＮＯＳ（シリコン酸化物窒化物酸化物シリコン）タイプのメモリデバイスにも適用可能である。図７を参照すると、この発明に従ったソース側ホウ素注入物５２およびＭＤＤドレイン側注入物５８を有するＳＯＮＯＳタイプのメモリデバイス３３が示されている。ＳＯＮＯＳタイプのメモリデバイス３３は、図２−６のスタック型フラッシュメモリセル３２と同じ態様で処理される。このため、図７は図６に類似している。この発明は、ＮＡＮＤおよびＮＯＲタイプのメモリ構成の双方に適用可能である。
【００３１】
図示されてはいないが、一連のマスクおよびエッチングステップ（自己整列エッチングステップなど）が採用されて、コア領域における選択ゲートトランジスタ、周辺領域における高電圧トランジスタおよび低電圧トランジスタ、ワード線、接点、相互接続、テトラエチルオルトシリケート（ＴＥＯＳ）、ボロホスホテトラエチルオルトシリケート（ＢＰＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）またはボロホスホシリケートガラス（ＢＰＳＧ）などの封入酸化膜などを形成する。これらのステップは、この発明に従ったメモリセルの形成中および／または形成後に行なわれてもよい。これらのステップは当該技術分野において公知である。
【００３２】
この発明を或る好ましい実施例に関して図示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および変更が浮かぶのは明らかである。特に上述の構成要素（アセンブリ、デバイス、回路など）によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語（「手段」についてのいかなる言及も含む）は、特に指示がない限り、この発明のここに示された例示的な実施例における機能を行なう開示された構造とたとえ構造的には均等ではなくても、説明された構成要素の特定された機能を行なう（つまり機能的に均等な）任意の構成要素に対応することが意図されている。加えて、この発明の特定の特徴をいくつかの実施例のうちの１つのみに関して開示してきたが、そのような特徴を他の実施例の１つ以上の他の特徴と組合せて、任意の所与のまたは特定の用途に対して所望され、有利となるようにしてもよい。
【００３３】
【産業上の利用可能性】
この発明の方法は、不揮発性半導体メモリ製作の分野において有用である。特に、この発明の方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュメモリデバイスを製作する際に有用である。
【図面の簡単な説明】
【図１ａ】フラッシュメモリチップの先行技術のレイアウトを示す平面図である。
【図１ｂ】先行技術のスタック型ゲートフラッシュメモリセルを示す部分断面図である。
【図２】この発明に従って不揮発性フラッシュメモリデバイスを作る一局面の断面図である。
【図３】この発明に従って不揮発性フラッシュメモリデバイスを作る別の局面の断面図である。
【図４】この発明に従って不揮発性フラッシュメモリデバイスを作るさらに別の局面の断面図である。
【図５】この発明に従って不揮発性フラッシュメモリデバイスを作るまたさらに別の局面の断面図である。
【図６】この発明に従った不揮発性スタック型フラッシュメモリデバイスの一局面の断面図である。
【図７】この発明に従った不揮発性ＳＯＮＯＳフラッシュメモリデバイスの一局面の断面図である。

Claims

フラッシュメモリセルを製造する方法であって、
ゲート長が０．１８μｍまたはそれ未満のフラッシュメモリセル（３２）をその上に有する基板（３０）を提供するステップと、
基板（３０）の上に自己整列ソースマスク（４８）を形成するステップとを含み、自己整列ソースマスク（４８）はソース線に対応する開口部（５０）を有しており、前記方法はさらに、
ｐ型のソースドーパントを、ソース線に対応する自己整列ソースマスク（４８）の開口部（５０）を通して基板に注入し、基板（３０）内にフラッシュメモリセル（３２）と隣接するソース領域（５２）を形成するステップと、
自己整列ソースマスク（４８）を基板（３０）から除去するステップと、
フラッシュメモリセル（３２）のゲート下での注入されたソースドーパントの拡散を促進する熱処理を行なわずに、基板（３０）の上に中間投与量ドレインマスク（５４）を形成するステップとを含み、中間投与量ドレインマスク（５４）はソース線（５２）を覆い、ドレイン線に対応する開口部（５６）を有しており、前記方法はさらに、
ｎ型の中間投与量ドレイン注入物を注入して、基板（３０）内にフラッシュメモリセル（３２）と隣接するドレイン領域（５８）を形成するステップを含み、ソースドーパントはホウ素を含み、ソースドーパントは、１０ｋｅＶ〜４０ｋｅＶのエネルギで、１×１０ ^１３原子／ｃｍ ^２〜５×１０ ^１４原子／ｃｍ ^２の投与量まで注入され、
中間投与量ドレイン注入物は、３０ｋｅＶ〜６０ｋｅＶのエネルギで、５×１０ ^１３原子／ｃｍ ^２〜５×１０ ^１５原子／ｃｍ ^２の投与量まで注入される、フラッシュメモリセルの製造方法。
中間投与量ドレイン注入物を注入するステップの後に、好ましくは４００℃〜１，２００℃の温度に、より好ましくは５００℃〜１，１００℃の温度に、さらにより好ましくは６００℃〜１，０００℃の温度に、基板（３０）を熱処理するステップをさらに含む、請求項１に記載のフラッシュメモリセルの製造方法。
ソースドーパントは、１５ｋｅＶ〜３０ｋｅＶのエネルギで、５×１０^１３原子／ｃｍ^２〜２×１０^１４原子／ｃｍ^２の投与量まで注入される、請求項１または２に記載のフラッシュメモリセルの製造方法。
中間投与量ドレイン注入物は砒素およびリンのうちの少なくとも１つを含む、請求項１から３のいずれかに記載のフラッシュメモリセルの製造方法。
フラッシュメモリセル（３２）は、第１のポリシリコン層（４２）と、第１のポリシリコン層（４２）の上の酸化物−窒化物−酸化物多層誘電体（４４）と、酸化物−窒化物−酸化物多層誘電体（４４）の上の第２のポリシリコン層（４６）とを含む、請求項１から４のいずれかに記載のフラッシュメモリセルの製造方法。
フラッシュメモリセル（３２）は、酸化物−窒化物−酸化物電荷トラッピング層（４４）と、酸化物−窒化物−酸化物電荷トラッピング層（４４）の上のポリシリコン層とを含む、請求項１から５のいずれかに記載のフラッシュメモリセルの製造方法。
フラッシュメモリセル（３２）は窒化されたトンネル酸化物層を含む、請求項１から６のいずれかに記載のフラッシュメモリセルの製造方法。