JP4944352B2 - フラッシュメモリセルの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 28
- 239000002019 doping agent Substances 0.000 claims description 23
- 239000007943 implant Substances 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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Description
【技術分野】
この発明は一般に、EEPROMなどのフラッシュメモリデバイスを作るための改良された方法に関する。より特定的には、この発明は、短チャネル効果が低減した、ソースおよびドレインドーピングが異なる不揮発性のフラッシュメモリセルの製造方法に関する。
【0002】
【背景技術】
半導体デバイスは通常、基板上または内に形成された多数の個々の構成要素を含む。そのようなデバイスはしばしば、高密度区分と低密度区分とを含む。たとえば、先行技術の図1aに示すように、フラッシュメモリ10などのメモリデバイスは、単一の基板13上に、1つ以上の高密度コア領域11と低密度周辺部分12とを含む。高密度コア領域11は通常、個々にアドレス指定可能で実質的に同一のフローティングゲートタイプのメモリセルの少なくとも1つのM×Nアレイからなり、低密度周辺部分12は通常、入力/出力(I/O)回路と、個々のセルを選択的にアドレス指定するための回路(プログラミング、読出または消去などのセルの指定された動作を行なうため、選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスへ接続するためのデコーダなど)とを含む。
【0003】
先行技術の図1bは、先行技術の図1aのコア領域11における典型的なメモリセル14の部分断面図を表わす。そのようなセル14は通常、基板またはPウェル16内のソース14b、ドレイン14aおよびチャネル15と、チャネル15の上に横たわるスタック型ゲート構造14cとを含む。スタック型ゲート14cは、Pウェル16の表面上に形成された薄いゲート誘電体層17a(一般にトンネル酸化物として言及される)をさらに含む。スタック型ゲート14cはまた、トンネル酸化物17aの上に横たわるポリシリコンフローティングゲート17bと、フローティングゲート17bの上に横たわるインターポリ誘電体層17cとを含む。インターポリ誘電体層17cはしばしば、2つの酸化物層が窒化物層を挟んでいる酸化物−窒化物−酸化物(ONO)層などの多層絶縁体である。最後に、ポリシリコンコントロールゲート17dがインターポリ誘電体層17cの上に横たわる。各スタック型ゲート14cはワード線(WL0、WL1、…、WLn)に結合され、一方、ドレイン選択トランジスタの各ドレインはビット線(BL0、BL1、…、BLn)に結合される。セル14のチャネル15は、スタック型ゲート構造14cによりチャネル15内に生じた電界に従って、ソース14bとドレイン14aとの間に電流を伝導する。周辺デコーダおよび制御回路を用いて、各メモリセル14はプログラミング、読出または消去機能のためにアドレス指定され得る。
【0004】
半導体業界では、回路速度および実装密度を高めるため、より高いデバイス密度へ向かう傾向が引続きある。これらの高密度を達成するため、半導体ウェハ上のデバイス寸法のスケーリング縮小へ向けての努力が、これまでおよび引続きなされている。スケーリングは、この意味では、デバイス構造および回路寸法を比例して縮小し、スケーリングされていないより大きなデバイスと同様のパラメータに従って機能する、より小さなデバイスを作ることを指す。そのようなスケーリングを達成するため、より小さな形状構成が必要とされる。これは、ゲート長を含む形状構成の幅および間隔を含む。
【0005】
小さな形状構成の要件は、フラッシュメモリデバイスに関連する、特に一貫した性能および信頼性に関する多数の懸念事項を提起する。たとえば、ゲート長の減少など、形状構成の大きさが減少するにつれて、大きさ(ゲート長など)の変動が増加する。つまり、大きさが減少するにつれて臨界寸法の制御を維持することは困難である。ゲート長が減少するにつれ、短チャネル効果の可能性は増加する。場合によっては、窒化されたトンネル酸化物層も、短チャネル効果の増加の一因となる。
【0006】
短チャネル効果は、ソースとドレイン間の長さが減少するにつれて起こる。短チャネル効果は、Vt減衰(Vtはしきい値電圧)、ドレイン誘導障壁低下(DIBL)、および過度のコラムリークを含む。DIBLはしばしば、短チャネルデバイスにおけるドレイン電圧の印加によって引起される。言い換えれば、ドレイン電圧は表面電位を低下させる。
【0007】
前述の懸念事項および問題に鑑みて、集積化が高まった改良された品質のフラッシュメモリセルを作ることに対する、特に短チャネル効果が低減した0.18μm以下のフラッシュメモリセルに対する、まだ満たされていない要求が存在する。
【0008】
【発明の概要】
この発明の結果、不揮発性フラッシュメモリデバイスの製作は改良され、それにより、改良された信頼性を有するデバイスが作られる。不均一なチャネルドーピングを提供するこの発明の方法を採用することによって、短チャネル効果が低減した、0.18μm以下のスケールでのフラッシュメモリデバイスが製作される。特に、この発明は、不揮発性フラッシュメモリデバイスのさらなるスケーリングを可能とする一方、Vt減衰、高DIBL、過度のコラムリーク、およびプロダクトアレイ全体のゲート長の変動のうちの少なくとも1つを含む望ましくない短チャネル効果を最小限に抑え、および/または排除する。窒化されたトンネル酸化物層の使用によって生じる望ましくない短チャネル効果も、最小限に抑えられる。
【0009】
この発明の一局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップと、自己整列ソースマスクを基板から除去するステップと、基板の上にMDDマスクを形成するステップとを伴い、MDDマスクはソース線を覆い、ドレイン線に対応する開口部を有しており、前記方法はさらに、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴う。
【0010】
この発明の別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入し、基板内にフラッシュメモリセルと隣接するソース領域を形成するステップを伴い、ソースドーパントは、約10keV〜約40keVのエネルギで、約1×1013原子/cm2〜約5×1014原子/cm2の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第2のマスクを形成するステップとを伴い、第2のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約30keV〜約60keVのエネルギで、約5×1013原子/cm2〜約5×1015原子/cm2の投与量まで注入され、前記方法はさらに、第2のマスクを基板から除去するステップと、約300℃〜約1,100℃の温度で基板を加熱するステップとを伴う。
【0011】
この発明のさらに別の局面はフラッシュメモリセルを作る方法に関し、その方法は、フラッシュメモリセルをその上に有する基板を提供するステップと、基板の上に自己整列ソースマスクを形成するステップとを伴い、自己整列ソースマスクはソース線に対応する開口部を有しており、前記方法はさらに、第1の型のソースドーパントを、ソース線に対応する自己整列ソースマスクの開口部を通して基板に注入するステップを伴い、ソースドーパントは、約10keV〜約40keVのエネルギで、約1×1013原子/cm2〜約5×1014原子/cm2の投与量まで注入され、前記方法はさらに、自己整列ソースマスクを基板から除去するステップと、基板の上に第2のマスクを形成するステップとを伴い、第2のマスクはドレイン線に対応する開口部を有しており、前記方法はさらに、第2の型の中間投与量ドレイン注入物を注入して、基板内にフラッシュメモリセルと隣接するドレイン領域を形成するステップを伴い、中間投与量ドレイン注入物は、約30keV〜約60keVのエネルギで、約5×1013原子/cm2〜約5×1015原子/cm2の投与量まで注入され、前記方法はさらに、不活性ガス雰囲気において約400℃〜約1,200℃の温度で基板を加熱するステップを伴う。
【0012】
【発明の開示】
この発明は、ソースおよびドレインに対するチャネルドーピングが異なる不揮発性フラッシュメモリデバイスを作ることを伴う。その結果、短チャネル効果が低減した不揮発性フラッシュメモリデバイスが提供される。この発明に従って不揮発性フラッシュメモリデバイスを作る際には、ソース側注入物加熱ステップの後の横方向の拡散は不必要である。この発明を、図面を参照して説明する。全体を通し、同じ参照符号は同じ要素に言及するために用いられる。
【0013】
図2−7のプロセスに関連して、この発明は理解され、その利点が認識されるであろう。図面では、同じ符号は全体を通して同じ形状構成を表わす。
【0014】
フラッシュメモリデバイスをいかにしてつくるかを示す改良された半導体製造プロセスフローを、図2−7に関連して詳細に説明する。このプロセスは基板のコア領域における活動を強調しており、それはスタック型メモリセルと選択ゲートトランジスタとが次に位置付けられる場所である。この関係では、基板が2つの領域、つまり、周辺領域とコア領域とを含む一方、基板のコア領域は2つの区域、つまりスタック型メモリセル区域を含む。
【0015】
図2を参照すると、スタック型メモリセル32とシャロートレンチアイソレーション領域41とを有する基板30が提供されている。スタック型メモリセル32は、基板30のコア領域のスタック型メモリセル区域に位置付けられている。シャロートレンチアイソレーション領域41は、二酸化シリコンまたは窒化シリコンなどの絶縁材を含んでいる。スタック型メモリセル32を有する基板30は以下のように提供されてもよいが、任意の好適なプロセスフローが採用されてもよい。
【0016】
基板30は通常、シリコン基板であり、随意にさまざまな素子、領域および/または層をその上に有し、それらには、金属層、障壁層、誘電体層、デバイス構造、活性シリコン領域または区域などの活性領域、Pウェル、Nウェル、付加的ポリシリコンゲート、ワード線、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導線、導電性プラグなどを含む能動素子および受動素子が含まれる。第1の酸化物層40が、基板30の少なくとも一部または基板30全体の上に、ドライ酸化、ウェット酸化、急速熱酸化、または化学気相成長(CVD)などの任意の好適な手段を用いて提供される。
【0017】
随意に、第1の酸化物層40は窒化物形成プロセスを用いて窒化されてもよい。場合により、窒化された第1の酸化物層40を採用することは、短チャネル効果の一因となる。この発明はこれらの効果を最小限に抑え、このため、フラッシュメモリデバイスにおける窒化された第1の酸化物層40(窒化されたトンネル酸化物層)の使用を可能にする。窒化された第1の酸化物層40はまた、トンネル酸化物の信頼性の向上の一因ともなる。
【0018】
第1のポリ層42が、その場的ドーピングプロセスなどの任意の好適なプロセスを用いて、第1の酸化物層40の上に提供される。第1のポリ層42は、ポリシリコンまたはドープされたアモルファスシリコンである。ポリシリコンはCVD手法を用いて形成される。ドープされたアモルファスシリコン層は、その場的ドーピングプロセスを用いて作られる。第1のドープされたアモルファスシリコン層42(ポリ1とも呼ばれる)は次に、スタック型メモリセルのフローティングゲートを形成する。薄い第1のドープされたアモルファスシリコン層を作るために採用されたドーパントは、リンおよび砒素のうちの少なくとも1つである。
【0019】
誘電体層44が、ポリ1層42の少なくとも一部の上に、任意の好適な手段を用いて提供される。誘電体層44は、好ましくは、3つの層、つまり酸化物層44a、窒化物層44b、および別の酸化物層44cを含むONO多層誘電体である。誘電体層は次に、スタック型メモリセル32のインターポリ誘電体層を形成する。
【0020】
第2のポリ層46が、基板の少なくとも一部の上に、任意の好適な手段を用いて提供される。第2のポリ層46は次に、スタック型メモリセルのコントロールゲートを形成する(ポリ2とも呼ばれる)。第2のポリ層46は、ポリシリコンまたはドープされたアモルファスシリコンで作られる。
【0021】
図示されてはいないが、任意の好適な手段を用いてポリ2層の部分の上に付加的な層を提供してもよい。たとえば、コバルトまたはタングステンシリサイド層をポリ2層46の少なくとも一部の上に提供してもよく、シリコンオキシナイトライド層をタングステンシリサイド層の上に提供してもよい。
【0022】
構造のコア領域のスタック型メモリセル区域にメモリセルを形成するために、さまざまな好適なマスキングおよびエッチングステップが採用される(ゲートが規定される)。1つ以上のフォトレジストおよび/またはハードマスクおよび/または部分的に形成されたスタック型メモリセル(図示せず)をマスクとして用いてもよい。エッチングは通常、エッチング選択性を最大化するために層毎に行なわれる。たとえば、ポリ2層は、酸化物層をエッチングするのとは異なるエッチング化学を用いてエッチングされる。たった1つのスタック型フラッシュメモリセル32しか図示されていないが、複数のセルが構造のコア領域に形成される。構造は次に進む前に随意に洗浄される。スタック型フラッシュメモリセル32(および図7のSONOSタイプのメモリセル)は、約0.18μmまたはそれ未満の幅(ゲート長)を有していてもよい。
【0023】
図3を参照すると、構造上にマスクが形成され、Vss線を露出したままにする。マスク48を形成することは、フォトレジストまたはハードマスクを構造の上に用いて自己整列ソース(SAS)マスクをパターニングすることを伴い、さらなる処理に向けてソース線を開いた50ままにする。つまり、マスク48は基板30の上に開口部50を有し、それを通って次に形成されるソース線が形成される。
【0024】
マスクが形成された後、ホウ素などのソースドーパントが、マスク48の開口部50を通って露出したソース線へ(基板30の露出した部分へ)注入され、ソース側注入物52を形成する。ソースドーパントは、ポリ1またはフローティングゲートの下で部分的に拡散してもよい。ソースドーパントはp型でもn型でもよいが、好ましくはp型である。
【0025】
一実施例では、ソースドーパントは、約10keV〜約40keVのエネルギで、約1×1013原子/cm2〜約5×1014原子/cm2の投与量まで注入される。別の実施例では、ソースドーパントは、約15keV〜約30keVのエネルギで、約5×1013原子/cm2〜約2×1014原子/cm2の投与量まで注入される。さらに別の実施例では、ソースドーパントは、約15keV〜約25keVのエネルギで、約5×1013原子/cm2〜約2×1014原子/cm2の投与量まで注入される。ホウ素の代わりに、またはホウ素に加え、リンを(同じエネルギおよび投与量レベルで)注入してもよい。
【0026】
図4を参照すると、ソースドーパントの注入に続き、マスク48が除去され、随意に構造が洗浄される。なお、ゲートの下での(ポリ1ゲート42の下での)ホウ素52の拡散を促進する熱処理は必要ない。
【0027】
図5を参照すると、構造上にマスク54が形成され、メモリセル32のドレイン領域を露出したままにし、中間投与量ドレイン(MDD)注入が行なわれて、ドレイン58領域を形成する。マスク54を形成することは、フォトレジストまたはハードマスクを構造の上に用いてMDDマスクをパターニングすることを伴い、さらなる処理に向けてドレイン領域を開いた56ままにする。つまり、マスク54は基板30の上に開口部56を有し、それを通って次に形成されるドレインが形成される。MDDマスクは、周辺全体およびコア領域のドレイン領域に対応しない部分を覆う。言い換えれば、MDDマスクはソース線を覆う。
【0028】
MDD注入は重接合部の形成を容易にする。ドーパントはp型でもn型でもよいが、好ましくはn型である。特に、ドーパントは、好ましくは、砒素またはリンなどのn+注入である。MDD注入ドーパントは、好ましくは、ソースドーパントのそれと反対である。つまり、ソースドーパントがp型である場合にはMDD注入はn型であり、ソースドーパントがn型である場合にはMDD注入はp型である。一実施例では、MDD注入は、約30keV〜約60keVのエネルギで、約5×1013原子/cm2〜約5×1015原子/cm2の投与量まで行なわれる。別の実施例では、MDD注入は、約35keV〜約55keVのエネルギで、約1×1014原子/cm2〜約1×1015原子/cm2の投与量まで行なわれる。
【0029】
図6を参照すると、MDDドレイン側注入に続き、マスク54が除去され、随意に構造が洗浄される。ゲートの下での(ポリ1ゲート42の下での)ホウ素52およびMDD注入物58の拡散を促進する熱処理が行なわれてもよい。一実施例では、熱処理は、不活性ガス雰囲気下で約400℃〜約1,200℃の温度で約1秒〜5分間、構造を加熱することを伴う。不活性ガスは、窒素、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノンを含む。別の実施例では、熱処理は、約500℃〜約1,100℃の温度の下で約10秒〜3分間、構造を加熱することを伴う。さらに別の実施例では、熱処理は、約600℃〜約1,000℃の温度の下で約15秒〜2分間、構造を加熱することを伴う。
【0030】
この発明は、SONOS(シリコン酸化物窒化物酸化物シリコン)タイプのメモリデバイスにも適用可能である。図7を参照すると、この発明に従ったソース側ホウ素注入物52およびMDDドレイン側注入物58を有するSONOSタイプのメモリデバイス33が示されている。SONOSタイプのメモリデバイス33は、図2−6のスタック型フラッシュメモリセル32と同じ態様で処理される。このため、図7は図6に類似している。この発明は、NANDおよびNORタイプのメモリ構成の双方に適用可能である。
【0031】
図示されてはいないが、一連のマスクおよびエッチングステップ(自己整列エッチングステップなど)が採用されて、コア領域における選択ゲートトランジスタ、周辺領域における高電圧トランジスタおよび低電圧トランジスタ、ワード線、接点、相互接続、テトラエチルオルトシリケート(TEOS)、ボロホスホテトラエチルオルトシリケート(BPTEOS)、ホスホシリケートガラス(PSG)またはボロホスホシリケートガラス(BPSG)などの封入酸化膜などを形成する。これらのステップは、この発明に従ったメモリセルの形成中および/または形成後に行なわれてもよい。これらのステップは当該技術分野において公知である。
【0032】
この発明を或る好ましい実施例に関して図示し、説明してきたが、この明細書および添付図面を読んで理解すれば、当業者の脳裏に均等な代替および変更が浮かぶのは明らかである。特に上述の構成要素(アセンブリ、デバイス、回路など)によって行なわれるさまざまな機能に関し、そのような構成要素を説明するために用いられる用語(「手段」についてのいかなる言及も含む)は、特に指示がない限り、この発明のここに示された例示的な実施例における機能を行なう開示された構造とたとえ構造的には均等ではなくても、説明された構成要素の特定された機能を行なう(つまり機能的に均等な)任意の構成要素に対応することが意図されている。加えて、この発明の特定の特徴をいくつかの実施例のうちの1つのみに関して開示してきたが、そのような特徴を他の実施例の1つ以上の他の特徴と組合せて、任意の所与のまたは特定の用途に対して所望され、有利となるようにしてもよい。
【0033】
【産業上の利用可能性】
この発明の方法は、不揮発性半導体メモリ製作の分野において有用である。特に、この発明の方法は、EEPROMなどの不揮発性フラッシュメモリデバイスを製作する際に有用である。
【図面の簡単な説明】
【図1a】 フラッシュメモリチップの先行技術のレイアウトを示す平面図である。
【図1b】 先行技術のスタック型ゲートフラッシュメモリセルを示す部分断面図である。
【図2】 この発明に従って不揮発性フラッシュメモリデバイスを作る一局面の断面図である。
【図3】 この発明に従って不揮発性フラッシュメモリデバイスを作る別の局面の断面図である。
【図4】 この発明に従って不揮発性フラッシュメモリデバイスを作るさらに別の局面の断面図である。
【図5】 この発明に従って不揮発性フラッシュメモリデバイスを作るまたさらに別の局面の断面図である。
【図6】 この発明に従った不揮発性スタック型フラッシュメモリデバイスの一局面の断面図である。
【図7】 この発明に従った不揮発性SONOSフラッシュメモリデバイスの一局面の断面図である。
Claims (7)
- フラッシュメモリセルを製造する方法であって、
ゲート長が0.18μmまたはそれ未満のフラッシュメモリセル(32)をその上に有する基板(30)を提供するステップと、
基板(30)の上に自己整列ソースマスク(48)を形成するステップとを含み、自己整列ソースマスク(48)はソース線に対応する開口部(50)を有しており、前記方法はさらに、
p型のソースドーパントを、ソース線に対応する自己整列ソースマスク(48)の開口部(50)を通して基板に注入し、基板(30)内にフラッシュメモリセル(32)と隣接するソース領域(52)を形成するステップと、
自己整列ソースマスク(48)を基板(30)から除去するステップと、
フラッシュメモリセル(32)のゲート下での注入されたソースドーパントの拡散を促進する熱処理を行なわずに、基板(30)の上に中間投与量ドレインマスク(54)を形成するステップとを含み、中間投与量ドレインマスク(54)はソース線(52)を覆い、ドレイン線に対応する開口部(56)を有しており、前記方法はさらに、
n型の中間投与量ドレイン注入物を注入して、基板(30)内にフラッシュメモリセル(32)と隣接するドレイン領域(58)を形成するステップを含み、ソースドーパントはホウ素を含み、ソースドーパントは、10keV〜40keVのエネルギで、1×10 13 原子/cm 2 〜5×10 14 原子/cm 2 の投与量まで注入され、
中間投与量ドレイン注入物は、30keV〜60keVのエネルギで、5×10 13 原子/cm 2 〜5×10 15 原子/cm 2 の投与量まで注入される、フラッシュメモリセルの製造方法。 - 中間投与量ドレイン注入物を注入するステップの後に、好ましくは400℃〜1,200℃の温度に、より好ましくは500℃〜1,100℃の温度に、さらにより好ましくは600℃〜1,000℃の温度に、基板(30)を熱処理するステップをさらに含む、請求項1に記載のフラッシュメモリセルの製造方法。
- ソースドーパントは、15keV〜30keVのエネルギで、5×1013原子/cm2〜2×1014原子/cm2の投与量まで注入される、請求項1または2に記載のフラッシュメモリセルの製造方法。
- 中間投与量ドレイン注入物は砒素およびリンのうちの少なくとも1つを含む、請求項1から3のいずれかに記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセル(32)は、第1のポリシリコン層(42)と、第1のポリシリコン層(42)の上の酸化物−窒化物−酸化物多層誘電体(44)と、酸化物−窒化物−酸化物多層誘電体(44)の上の第2のポリシリコン層(46)とを含む、請求項1から4のいずれかに記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセル(32)は、酸化物−窒化物−酸化物電荷トラッピング層(44)と、酸化物−窒化物−酸化物電荷トラッピング層(44)の上のポリシリコン層とを含む、請求項1から5のいずれかに記載のフラッシュメモリセルの製造方法。
- フラッシュメモリセル(32)は窒化されたトンネル酸化物層を含む、請求項1から6のいずれかに記載のフラッシュメモリセルの製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/699,711 US6653189B1 (en) | 2000-10-30 | 2000-10-30 | Source side boron implant and drain side MDD implant for deep sub 0.18 micron flash memory |
US09/699,711 | 2000-10-30 | ||
PCT/US2001/024680 WO2002037551A1 (en) | 2000-10-30 | 2001-08-06 | Non-volatile memory with source side boron implantation |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004521483A JP2004521483A (ja) | 2004-07-15 |
JP2004521483A5 JP2004521483A5 (ja) | 2005-04-07 |
JP4944352B2 true JP4944352B2 (ja) | 2012-05-30 |
Family
ID=24810556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002540202A Expired - Fee Related JP4944352B2 (ja) | 2000-10-30 | 2001-08-06 | フラッシュメモリセルの製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6653189B1 (ja) |
EP (1) | EP1356505A1 (ja) |
JP (1) | JP4944352B2 (ja) |
KR (1) | KR100838382B1 (ja) |
CN (1) | CN1293617C (ja) |
AU (1) | AU2001279213A1 (ja) |
TW (1) | TWI248675B (ja) |
WO (1) | WO2002037551A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100567757B1 (ko) * | 2003-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
KR100604846B1 (ko) * | 2004-04-23 | 2006-07-31 | 삼성전자주식회사 | 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법 |
US7157335B1 (en) | 2004-08-13 | 2007-01-02 | Spansion Llc | Using thin undoped TEOS with BPTEOS ILD or BPTEOS ILD alone to improve charge loss and contact resistance in multi bit memory devices |
KR100898440B1 (ko) * | 2007-06-27 | 2009-05-21 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
WO2009045964A1 (en) * | 2007-10-01 | 2009-04-09 | Applied Materials, Inc. | Low temperature conformal oxide formation and applications |
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JPH05283710A (ja) | 1991-12-06 | 1993-10-29 | Intel Corp | 高電圧mosトランジスタ及びその製造方法 |
US5592003A (en) | 1992-12-28 | 1997-01-07 | Nippon Steel Corporation | Nonvolatile semiconductor memory and method of rewriting data thereto |
JPH06291330A (ja) | 1993-03-31 | 1994-10-18 | Citizen Watch Co Ltd | 半導体不揮発性記憶素子とその製造方法 |
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JP2956549B2 (ja) | 1995-09-14 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法とデータ消去方法 |
US5882970A (en) | 1995-11-03 | 1999-03-16 | United Microelectronics Corporation | Method for fabricating flash memory cell having a decreased overlapped region between its source and gate |
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-
2000
- 2000-10-30 US US09/699,711 patent/US6653189B1/en not_active Expired - Lifetime
-
2001
- 2001-08-06 JP JP2002540202A patent/JP4944352B2/ja not_active Expired - Fee Related
- 2001-08-06 WO PCT/US2001/024680 patent/WO2002037551A1/en active Application Filing
- 2001-08-06 AU AU2001279213A patent/AU2001279213A1/en not_active Abandoned
- 2001-08-06 KR KR1020037005904A patent/KR100838382B1/ko not_active IP Right Cessation
- 2001-08-06 EP EP01957475A patent/EP1356505A1/en not_active Ceased
- 2001-08-06 CN CNB018170277A patent/CN1293617C/zh not_active Expired - Fee Related
- 2001-10-08 TW TW090124785A patent/TWI248675B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
AU2001279213A1 (en) | 2002-05-15 |
EP1356505A1 (en) | 2003-10-29 |
JP2004521483A (ja) | 2004-07-15 |
US6653189B1 (en) | 2003-11-25 |
KR100838382B1 (ko) | 2008-06-13 |
CN1293617C (zh) | 2007-01-03 |
CN1468447A (zh) | 2004-01-14 |
KR20030045151A (ko) | 2003-06-09 |
WO2002037551A1 (en) | 2002-05-10 |
TWI248675B (en) | 2006-02-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071015 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20071115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120302 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4944352 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |