JPH0997884A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0997884A JPH0997884A JP7254787A JP25478795A JPH0997884A JP H0997884 A JPH0997884 A JP H0997884A JP 7254787 A JP7254787 A JP 7254787A JP 25478795 A JP25478795 A JP 25478795A JP H0997884 A JPH0997884 A JP H0997884A
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭのプログラミング動作の繰り返
しによる、トンネル酸化膜の劣化を防止する。 【解決手段】 二重ウェル構造内に、二重導電タイプの
拡散層からなるソース（ドレイン）を有するメモリセル
トランジスタにおいて、各部への電圧を制御することに
より、メモリセルへの書込み消去を、空乏層で加速され
た電子、ホールを用いて行う。
しによる、トンネル酸化膜の劣化を防止する。 【解決手段】 二重ウェル構造内に、二重導電タイプの
拡散層からなるソース（ドレイン）を有するメモリセル
トランジスタにおいて、各部への電圧を制御することに
より、メモリセルへの書込み消去を、空乏層で加速され
た電子、ホールを用いて行う。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に係わり、特にメモリセルにおいて浮遊ゲートに
電子またはホールを注入することによりプログラム動作
を行うＥＥＰＲＯＭに用いられるものである。
憶装置に係わり、特にメモリセルにおいて浮遊ゲートに
電子またはホールを注入することによりプログラム動作
を行うＥＥＰＲＯＭに用いられるものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一般的なメモリ素子構造
は、図７に示すように、半導体基板６０１内に形成され
た不純物領域６０２と、この不純物領域６０２中に形成
されたソース６０３およびドレイン６０４と、この不純
物領域上にトンネル酸化膜６０５を介して形成された電
気的に浮遊なゲート電極（以下浮遊ゲートと呼ぶ）６０
６と、この浮遊ゲート６０６上に絶縁膜６０７を介して
形成されたコントロールゲート電極（以下コントロール
ゲートと呼ぶ）６０８の２層ゲートからなるＭＯＳ型電
界効果トランジスタである。メモリセルへの書込み、消
去は、浮遊ゲート６０６に電子の注入、電子の引き抜き
（ホールの注入）を行うことにより、コントロールゲー
トから見た閾値が変化することを利用したものである。
この電子の注入、引き抜き方法として、チャネルホット
エレクトロン、ＦＮトンネル電流等を利用する方法があ
る。
は、図７に示すように、半導体基板６０１内に形成され
た不純物領域６０２と、この不純物領域６０２中に形成
されたソース６０３およびドレイン６０４と、この不純
物領域上にトンネル酸化膜６０５を介して形成された電
気的に浮遊なゲート電極（以下浮遊ゲートと呼ぶ）６０
６と、この浮遊ゲート６０６上に絶縁膜６０７を介して
形成されたコントロールゲート電極（以下コントロール
ゲートと呼ぶ）６０８の２層ゲートからなるＭＯＳ型電
界効果トランジスタである。メモリセルへの書込み、消
去は、浮遊ゲート６０６に電子の注入、電子の引き抜き
（ホールの注入）を行うことにより、コントロールゲー
トから見た閾値が変化することを利用したものである。
この電子の注入、引き抜き方法として、チャネルホット
エレクトロン、ＦＮトンネル電流等を利用する方法があ
る。
【０００３】チャネルホットエレクトロンを利用する書
込みは、ドレインと制御ゲートに高電圧を印加し、ソー
スを接地することによってチャネルを流れる電子が、ド
レイン近傍の高電界で加速されることにより行われる。
この場合ドレイン、浮遊ゲート間に高電界が印加され、
さらにチャネルに大電流が流れることになる。
込みは、ドレインと制御ゲートに高電圧を印加し、ソー
スを接地することによってチャネルを流れる電子が、ド
レイン近傍の高電界で加速されることにより行われる。
この場合ドレイン、浮遊ゲート間に高電界が印加され、
さらにチャネルに大電流が流れることになる。
【０００４】これに対してＦＮトンネル電流を用いて書
込み、消去を行う方法では、チャネル電流はほとんど必
要がない。書き込み時は、例えば半導体基板６０１、不
純物領域６０２、ソース６０３及びドレイン６０４に０
Ｖ、コントロールゲート６０８に電圧を印加する。コン
トロールゲートに電圧を印加することにより、トンネル
酸化膜６０５に電圧が印加される。トンネル酸化膜に電
圧が印加されると、バンド構造は図８に示すフラットバ
ンド状態からコントロールゲートに正の電圧印加時のバ
ンド状態へと変化し、Ｓｉ基板表面で下向きにわん曲
し、空乏層７０１中に電子が誘起される。また、トンネ
ル酸化膜に電圧が印加されると、浮遊ゲート側で、トン
ネル酸化膜のエネルギーギャップは印加電圧に応じて引
き下げられ、トンネル酸化膜のバリア上部に歪み７０２
が生じる。電子はこのトンネル酸化膜のバリアの歪み７
０２を突き抜けて、浮遊ゲートに達する。このとき、コ
ントロールゲートから見たトランジスタの閾値は高くな
り、書込み状態となる。消去時は、例えば、半導体基板
６０１をｏｐｅｎ、不純物領域６０２に電圧を印加、ソ
ース６０３及びドレイン６０４、コントロールゲート６
０８に０Ｖを印加する。トンネル酸化膜６０５に負電圧
が印加されると、バンド構造は図９に示すフラットバン
ド状態から負の電圧印加時のバンド状態へと変化し、Ｓ
ｉ基板表面で下向きにわん曲する空乏層８０１中にホー
ルが誘起される。またＳｉ基板側でトンネル酸化膜のエ
ネルギーギャップは印加電圧に応じて引き下げられ、ト
ンネル酸化膜のバリア底部に歪み８０２が生じる。電子
はこのトンネル酸化膜のバリアの歪み８０２を突き抜け
て、浮遊ゲートから引き抜かれる。このときコントロー
ルゲートから見たトランジスタの閾値は低くなり消去状
態となる。このようにトンネル酸化膜中を移動する電子
の流れを、ＦＮトンネル電流と呼ぶ。一般にトンネル酸
化膜にＦＮトンネル電流を流した場合、トンネル酸化膜
を介して電子のやりとりするため、トラップが発生し電
子及びホールがある確率でトンネル酸化膜中に捕獲さ
れ、そこにとどまることが知られている。これらのトラ
ップは、コントロールゲートから見た閾値を変動させる
ため、ＥＥＰＲＯＭメモリセルの信頼性低下を招いてい
た。この閾値の変動は、図１０に示すように書込み・消
去のサイクル数が増加するに従い増加する。また、ＦＮ
トンネル電流による書込み、消去を繰り返すことによ
り、電子及びホールがトンネル酸化膜を介して浮遊ゲー
トもしくは半導体基板よりリークする現象が発生する。
例えばトンネル酸化膜中にホールがトラップされている
場合、コントロールゲートに低電圧が印加されただけ
で、半導体基板中の電子が浮遊ゲートに注入されてしま
い、読みだし動作中にメモリセルへの書込みが行われて
しまうといった不具合が生じる。
込み、消去を行う方法では、チャネル電流はほとんど必
要がない。書き込み時は、例えば半導体基板６０１、不
純物領域６０２、ソース６０３及びドレイン６０４に０
Ｖ、コントロールゲート６０８に電圧を印加する。コン
トロールゲートに電圧を印加することにより、トンネル
酸化膜６０５に電圧が印加される。トンネル酸化膜に電
圧が印加されると、バンド構造は図８に示すフラットバ
ンド状態からコントロールゲートに正の電圧印加時のバ
ンド状態へと変化し、Ｓｉ基板表面で下向きにわん曲
し、空乏層７０１中に電子が誘起される。また、トンネ
ル酸化膜に電圧が印加されると、浮遊ゲート側で、トン
ネル酸化膜のエネルギーギャップは印加電圧に応じて引
き下げられ、トンネル酸化膜のバリア上部に歪み７０２
が生じる。電子はこのトンネル酸化膜のバリアの歪み７
０２を突き抜けて、浮遊ゲートに達する。このとき、コ
ントロールゲートから見たトランジスタの閾値は高くな
り、書込み状態となる。消去時は、例えば、半導体基板
６０１をｏｐｅｎ、不純物領域６０２に電圧を印加、ソ
ース６０３及びドレイン６０４、コントロールゲート６
０８に０Ｖを印加する。トンネル酸化膜６０５に負電圧
が印加されると、バンド構造は図９に示すフラットバン
ド状態から負の電圧印加時のバンド状態へと変化し、Ｓ
ｉ基板表面で下向きにわん曲する空乏層８０１中にホー
ルが誘起される。またＳｉ基板側でトンネル酸化膜のエ
ネルギーギャップは印加電圧に応じて引き下げられ、ト
ンネル酸化膜のバリア底部に歪み８０２が生じる。電子
はこのトンネル酸化膜のバリアの歪み８０２を突き抜け
て、浮遊ゲートから引き抜かれる。このときコントロー
ルゲートから見たトランジスタの閾値は低くなり消去状
態となる。このようにトンネル酸化膜中を移動する電子
の流れを、ＦＮトンネル電流と呼ぶ。一般にトンネル酸
化膜にＦＮトンネル電流を流した場合、トンネル酸化膜
を介して電子のやりとりするため、トラップが発生し電
子及びホールがある確率でトンネル酸化膜中に捕獲さ
れ、そこにとどまることが知られている。これらのトラ
ップは、コントロールゲートから見た閾値を変動させる
ため、ＥＥＰＲＯＭメモリセルの信頼性低下を招いてい
た。この閾値の変動は、図１０に示すように書込み・消
去のサイクル数が増加するに従い増加する。また、ＦＮ
トンネル電流による書込み、消去を繰り返すことによ
り、電子及びホールがトンネル酸化膜を介して浮遊ゲー
トもしくは半導体基板よりリークする現象が発生する。
例えばトンネル酸化膜中にホールがトラップされている
場合、コントロールゲートに低電圧が印加されただけ
で、半導体基板中の電子が浮遊ゲートに注入されてしま
い、読みだし動作中にメモリセルへの書込みが行われて
しまうといった不具合が生じる。
【０００５】上記問題に対しては、トンネル酸化膜に印
加する電圧を通常の印加電圧（例えば２３Ｖ）より高く
して、図８に示すトンネル酸化膜に高電圧が印加された
場合のバンド構造に示すようにトンネル酸化膜のバンド
ギャップをさらに引き下げることにより、電子がトンネ
ル酸化膜のバリアを越える現象による書込みも考えられ
る。しかし、電子が飛び越えられる程度までトンネル酸
化膜のバリアを引き下げるには、トンネル酸化膜にかな
りの高電圧を印加する必要があるため、トンネル酸化膜
の高電界による劣化や、高耐圧のトランジスタが必要に
なるといった問題が生じる。
加する電圧を通常の印加電圧（例えば２３Ｖ）より高く
して、図８に示すトンネル酸化膜に高電圧が印加された
場合のバンド構造に示すようにトンネル酸化膜のバンド
ギャップをさらに引き下げることにより、電子がトンネ
ル酸化膜のバリアを越える現象による書込みも考えられ
る。しかし、電子が飛び越えられる程度までトンネル酸
化膜のバリアを引き下げるには、トンネル酸化膜にかな
りの高電圧を印加する必要があるため、トンネル酸化膜
の高電界による劣化や、高耐圧のトランジスタが必要に
なるといった問題が生じる。
【０００６】この問題に対しては、半導体基板と拡散層
を順バイアス状態として供給された電子を、半導体基板
と制御ゲートおよびソース／ドレインとを逆バイアスさ
せた空乏層で加速し、浮遊ゲートに注入する手段が特開
平６−２６８２３１、1994 IEEE IEDM 94-53、に開示さ
れている。しかし、これらの方法では書き込み時のみ、
トンネル酸化膜にストレスを与えないというものであ
り、これらの構造では、消去時のストレスを低く押さえ
ることは不可能である。
を順バイアス状態として供給された電子を、半導体基板
と制御ゲートおよびソース／ドレインとを逆バイアスさ
せた空乏層で加速し、浮遊ゲートに注入する手段が特開
平６−２６８２３１、1994 IEEE IEDM 94-53、に開示さ
れている。しかし、これらの方法では書き込み時のみ、
トンネル酸化膜にストレスを与えないというものであ
り、これらの構造では、消去時のストレスを低く押さえ
ることは不可能である。
【０００７】
【発明が解決しようとする課題】このように、従来のＥ
ＥＰＲＯＭメモリセルでは、書込み、消去サイクル数が
増加すると、電子及びホールのトラップによる上述した
閾値の変動及びリーク現象が発生し、メモリセルの信頼
性を低下させるという問題があった。
ＥＰＲＯＭメモリセルでは、書込み、消去サイクル数が
増加すると、電子及びホールのトラップによる上述した
閾値の変動及びリーク現象が発生し、メモリセルの信頼
性を低下させるという問題があった。
【０００８】本発明は、上記の欠点を鑑みてなされたも
ので、トンネル酸化膜を劣化させることなく、書込み、
消去を行う、信頼性の高い不揮発性半導体装置を提供す
ることを目的とするものである。
ので、トンネル酸化膜を劣化させることなく、書込み、
消去を行う、信頼性の高い不揮発性半導体装置を提供す
ることを目的とするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置においては、第１
導電型の半導体基板と、前記第１導電型の半導体基板内
に形成された第２導電型の不純物領域と、前記第２導電
型の不純物領域表面に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された電気的に浮遊なゲート電極と、
前記電気的に浮遊なゲート電極上に第２絶縁膜を介して
少なくとも一部が前記電気的に浮遊なゲートとオーバー
ラップするように形成されたコントロール電極と、前記
第２導電型の不純物領域に形成された、第１導電型の第
１のソース（またはドレイン）領域と、前記第１導電型
の第１のソース（またはドレイン）領域内に形成された
第２導電型の第２のソース（またはドレイン）領域と、
前記第２導電型の不純物領域内に形成された第１導電型
のドレイン（またはソース）領域とを具備し、書込み時
に、前記第１導電型の半導体基板より供給された電子
を、前記第２導電型の不純物領域と前記第１導電型の第
１のソース（またはドレイン）領域との間に発生させた
空乏層により加速し、前記電気的に浮遊なゲートに注入
させ、消去時に、前記第２導電型の不純物領域より供給
されたホールを、前記第１導電型の第１のソース（また
はドレイン）領域と第２導電型の第２のソース（または
ドレイン）領域との間に発生させた空乏層により加速
し、前記電気的に浮遊なゲートに注入させることを特徴
としている。
め、本発明の不揮発性半導体記憶装置においては、第１
導電型の半導体基板と、前記第１導電型の半導体基板内
に形成された第２導電型の不純物領域と、前記第２導電
型の不純物領域表面に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された電気的に浮遊なゲート電極と、
前記電気的に浮遊なゲート電極上に第２絶縁膜を介して
少なくとも一部が前記電気的に浮遊なゲートとオーバー
ラップするように形成されたコントロール電極と、前記
第２導電型の不純物領域に形成された、第１導電型の第
１のソース（またはドレイン）領域と、前記第１導電型
の第１のソース（またはドレイン）領域内に形成された
第２導電型の第２のソース（またはドレイン）領域と、
前記第２導電型の不純物領域内に形成された第１導電型
のドレイン（またはソース）領域とを具備し、書込み時
に、前記第１導電型の半導体基板より供給された電子
を、前記第２導電型の不純物領域と前記第１導電型の第
１のソース（またはドレイン）領域との間に発生させた
空乏層により加速し、前記電気的に浮遊なゲートに注入
させ、消去時に、前記第２導電型の不純物領域より供給
されたホールを、前記第１導電型の第１のソース（また
はドレイン）領域と第２導電型の第２のソース（または
ドレイン）領域との間に発生させた空乏層により加速
し、前記電気的に浮遊なゲートに注入させることを特徴
としている。
【００１０】以上のように構成された不揮発性半導体記
憶装置においては、書き込み時、前記半導体基板と前記
第２導電型不純物領域とに順バイアス状態とし、前記半
導体基板より前記第２導電型不純物領域に電子を供給
し、前記第２導電型不純物領域と前記第１導電型の第１
のソース（またはドレイン）領域とを逆バイアス状態と
し、空乏層を発生させることにより、供給された電子を
空乏層で加速させ、トンネル酸化膜のバリアを越えるエ
ネルギーを持たせて、浮遊ゲートに注入する。消去時
は、前記不純物領域と前記二重導電タイプの拡散層から
なるソースまたはドレインの第１導電型の部分とを順バ
イアス状態とし、前記第２導電型不純物領域より前記二
重導電タイプの拡散層からなるソースまたはドレインの
第１導電型の部分にホールを供給し、前記第１導電型に
第１のソース（またはドレイン）領域と第２導電型の第
２のソース（またはドレイン）領域とを逆バイアス状態
とし、空乏層を発生させることにより、供給されたホー
ルを空乏層で加速させ、トンネル酸化膜のバリアを越え
るエネルギーを持たせて、浮遊ゲートに注入する。
憶装置においては、書き込み時、前記半導体基板と前記
第２導電型不純物領域とに順バイアス状態とし、前記半
導体基板より前記第２導電型不純物領域に電子を供給
し、前記第２導電型不純物領域と前記第１導電型の第１
のソース（またはドレイン）領域とを逆バイアス状態と
し、空乏層を発生させることにより、供給された電子を
空乏層で加速させ、トンネル酸化膜のバリアを越えるエ
ネルギーを持たせて、浮遊ゲートに注入する。消去時
は、前記不純物領域と前記二重導電タイプの拡散層から
なるソースまたはドレインの第１導電型の部分とを順バ
イアス状態とし、前記第２導電型不純物領域より前記二
重導電タイプの拡散層からなるソースまたはドレインの
第１導電型の部分にホールを供給し、前記第１導電型に
第１のソース（またはドレイン）領域と第２導電型の第
２のソース（またはドレイン）領域とを逆バイアス状態
とし、空乏層を発生させることにより、供給されたホー
ルを空乏層で加速させ、トンネル酸化膜のバリアを越え
るエネルギーを持たせて、浮遊ゲートに注入する。
【００１１】そして上記した理由から、プログラミング
時にトンネル酸化膜にトラップされる、電子、ホールに
よる酸化膜の劣化を低く抑えることがでる。また、従来
と比べて、約１／２程度の低電圧でのプログラミング動
作が可能になる。
時にトンネル酸化膜にトラップされる、電子、ホールに
よる酸化膜の劣化を低く抑えることがでる。また、従来
と比べて、約１／２程度の低電圧でのプログラミング動
作が可能になる。
【００１２】
【発明の実施の形態】以下、図面を参照にしながら本発
明の実施の形態について詳細に説明する。図１は、本願
発明を適用したＥＥＰＲＯＭの構造を示す図である。本
発明のメモリセルは、ｎ型半導体基板１０１上に形成さ
れたｐ型不純物領域１０２内に浮遊ゲート１０３とコン
トロールゲート１０４を有する、ＭＯＳトランジスタで
形成されている。トランジスタのソース（またはドレイ
ン）は、例えば４０ｋｅＶの加速度で１．２×１０13ｃ
ｍ-2のドーズ量のリン（Ｐ）を注入し形成したｎ型の第
１のソース領域１０５内部に、１５ｋｅＶの加速度で
１．２×１０13ｃｍ-2のドーズ量のボロン（Ｂ）を注入
することにより形成したｐ型の第２のソース領域１０６
を有する、二重導電タイプの拡散層からなる。ｎ型半導
体基板１０１、ｐ型不純物領域１０２、コントロールゲ
ート１０４、第１のソース領域１０５、第２のソース領
域１０６、ドレイン領域１０７はメモリセルの各動作モ
ードに応じて所定の電圧を印加できるようになってい
る。このときの電圧値の一例を図２に示す。
明の実施の形態について詳細に説明する。図１は、本願
発明を適用したＥＥＰＲＯＭの構造を示す図である。本
発明のメモリセルは、ｎ型半導体基板１０１上に形成さ
れたｐ型不純物領域１０２内に浮遊ゲート１０３とコン
トロールゲート１０４を有する、ＭＯＳトランジスタで
形成されている。トランジスタのソース（またはドレイ
ン）は、例えば４０ｋｅＶの加速度で１．２×１０13ｃ
ｍ-2のドーズ量のリン（Ｐ）を注入し形成したｎ型の第
１のソース領域１０５内部に、１５ｋｅＶの加速度で
１．２×１０13ｃｍ-2のドーズ量のボロン（Ｂ）を注入
することにより形成したｐ型の第２のソース領域１０６
を有する、二重導電タイプの拡散層からなる。ｎ型半導
体基板１０１、ｐ型不純物領域１０２、コントロールゲ
ート１０４、第１のソース領域１０５、第２のソース領
域１０６、ドレイン領域１０７はメモリセルの各動作モ
ードに応じて所定の電圧を印加できるようになってい
る。このときの電圧値の一例を図２に示す。
【００１３】以下、書込み時の動作原理を図２及び図３
を用いて説明する。ｎ型半導体基板１０１に０Ｖ、ｐ型
不純物領域１０２に０．７Ｖの順方向電圧を印加する
と、ｎ型半導体基板１０１中の電子２０１はｐ型不純物
領域へ注入される。また、ｐ型不純物領域１０２に０．
７Ｖ、ｎ型の第１のソース領域１０５に３Ｖの逆方向電
圧が印加されているので、ｐ型不純物領域１０２とｎ型
の第１のソース領域１０５との境界面で空乏層２０２が
発生する。ｎ型半導体基板１０１より供給された電子２
０１は空乏層２０２中に注入され、空乏層２０２中で加
速され高いエネルギーを持つ。このとき、コントロール
ゲート１０４に１０Ｖの電圧を印加すると、電子２０１
はトンネル酸化膜１０８を越えて浮遊ゲート１０３に注
入される。電子２０１が浮遊ゲート１０３に注入される
と、コントロールゲート１０４より見た閾値は高くな
り、メモリセルは書込み状態となる。このときのバンド
構造を図４に示す。メモリセルのＳｉ基板側では、ｐ型
不純物領域とｎ型の第１のソース領域間の逆方向電圧に
より、バンドの曲がり３０１が生じ、空乏層３０２が発
生する。さらにコントロールゲートに例えば１０Ｖの電
圧を印加することにより、トンネル酸化膜に電圧Ｖｇが
印加される。このとき、トンネル酸化膜のバリアの高さ
は、浮遊ゲート側でＶｇだけ引き下げられ歪み３０３が
生じる。空乏層３０２で発生した電子に加えて、ｎ型半
導体基板より供給された多量の電子は空乏層３０２中で
加速され、トンネル酸化膜のバリアを越えるようなエネ
ルギーを得た電子３０４は、トンネル酸化膜のバリアを
越えて浮遊ゲートへ注入される。トンネル酸化膜への印
加電圧Ｖｇによってトンネル酸化膜のバリア上部に歪み
３０３が生じるが、電子３０４がトンネル酸化膜を突き
抜けるには十分な電圧ではないため、Ｓｉ基板側でのバ
ンドの曲がりによって高エネルーギーを得た電子３０４
のみが酸化膜のバリアを飛び越えて、浮遊ゲートに注入
される。
を用いて説明する。ｎ型半導体基板１０１に０Ｖ、ｐ型
不純物領域１０２に０．７Ｖの順方向電圧を印加する
と、ｎ型半導体基板１０１中の電子２０１はｐ型不純物
領域へ注入される。また、ｐ型不純物領域１０２に０．
７Ｖ、ｎ型の第１のソース領域１０５に３Ｖの逆方向電
圧が印加されているので、ｐ型不純物領域１０２とｎ型
の第１のソース領域１０５との境界面で空乏層２０２が
発生する。ｎ型半導体基板１０１より供給された電子２
０１は空乏層２０２中に注入され、空乏層２０２中で加
速され高いエネルギーを持つ。このとき、コントロール
ゲート１０４に１０Ｖの電圧を印加すると、電子２０１
はトンネル酸化膜１０８を越えて浮遊ゲート１０３に注
入される。電子２０１が浮遊ゲート１０３に注入される
と、コントロールゲート１０４より見た閾値は高くな
り、メモリセルは書込み状態となる。このときのバンド
構造を図４に示す。メモリセルのＳｉ基板側では、ｐ型
不純物領域とｎ型の第１のソース領域間の逆方向電圧に
より、バンドの曲がり３０１が生じ、空乏層３０２が発
生する。さらにコントロールゲートに例えば１０Ｖの電
圧を印加することにより、トンネル酸化膜に電圧Ｖｇが
印加される。このとき、トンネル酸化膜のバリアの高さ
は、浮遊ゲート側でＶｇだけ引き下げられ歪み３０３が
生じる。空乏層３０２で発生した電子に加えて、ｎ型半
導体基板より供給された多量の電子は空乏層３０２中で
加速され、トンネル酸化膜のバリアを越えるようなエネ
ルギーを得た電子３０４は、トンネル酸化膜のバリアを
越えて浮遊ゲートへ注入される。トンネル酸化膜への印
加電圧Ｖｇによってトンネル酸化膜のバリア上部に歪み
３０３が生じるが、電子３０４がトンネル酸化膜を突き
抜けるには十分な電圧ではないため、Ｓｉ基板側でのバ
ンドの曲がりによって高エネルーギーを得た電子３０４
のみが酸化膜のバリアを飛び越えて、浮遊ゲートに注入
される。
【００１４】消去時の動作原理を図２及び図５を用いて
説明する。ｐ型不純物領域１０２に０．７Ｖ、ｎ型の第
１のソース領域１０５に０Ｖの順方向電圧を印加する
と、ｐ型不純物領域１０２中のホール４０１はｎ型の第
１のソース領域へ注入される。また、ｎ型の第１のソー
ス領域１０５に０Ｖ、ｐ型の第２のソース領域１０６に
−３Ｖの逆方向電圧が印加されているので、ｎ型の第１
のソース領域１０５とｐ型の第２のソース領域１０６と
の境界面で空乏層４０２が発生する。ｐ型不純物領域１
０２より供給されたホール４０１は空乏層４０２中に注
入され、空乏層４０２中で加速され高いエネルギーを持
つ。このとき、コントロールゲート１０４に−１０Ｖの
電圧を印加すると、ホール４０１はトンネル酸化膜１０
８を越えて浮遊ゲート１０３に注入される。ホール４０
１が浮遊ゲート１０３に注入されると、コントロールゲ
ート１０４より見た閾値は低くなり、メモリセルは消去
状態となる。このときのバンド構造を図６に示す。メモ
リセルのＳｉ基板側では、ｎ型の第１の不純浮遊ゲート
とｐ型の第２の不純物領域間の逆方向電圧により、バン
ドの曲がり５０１が生じ、空乏層５０２が発生する。さ
らにコントロールゲートに例えば−１０Ｖの電圧を印加
することにより、トンネル酸化膜に電圧Ｖｇが印加され
る。このとき、トンネル酸化膜のバリアの高さは、浮遊
ゲート側でＶｇだけ引き上げられ歪み５０３が生じる。
空乏層５０２で発生したホールに加えて、ｐ型不純物よ
り供給された多量のホールは空乏層５０２中で加速さ
れ、トンネル酸化膜のバリアを越えるようなエネルギー
を得たホール５０４は、トンネル酸化膜のバリアを越え
て、浮遊ゲートへ注入される。トンネル酸化膜への印加
電圧Ｖｇによってトンネル酸化膜のバリア底部に歪み５
０３が生じるが、ホール５０４がトンネル酸化膜を突き
抜けるには十分な電圧ではないため、Ｓｉ基板側でのバ
ンドの曲がりによって高エネルギーを得たホール５０４
のみが酸化膜のバリアを飛び越えて、浮遊ゲートに注入
される。また、図１の不揮発性半導体記憶装置におい
て、読み取り、書込み、消去のどの動作モードにおいて
も、常に半導体基板に接地電位に保つことが可能であ
る。
説明する。ｐ型不純物領域１０２に０．７Ｖ、ｎ型の第
１のソース領域１０５に０Ｖの順方向電圧を印加する
と、ｐ型不純物領域１０２中のホール４０１はｎ型の第
１のソース領域へ注入される。また、ｎ型の第１のソー
ス領域１０５に０Ｖ、ｐ型の第２のソース領域１０６に
−３Ｖの逆方向電圧が印加されているので、ｎ型の第１
のソース領域１０５とｐ型の第２のソース領域１０６と
の境界面で空乏層４０２が発生する。ｐ型不純物領域１
０２より供給されたホール４０１は空乏層４０２中に注
入され、空乏層４０２中で加速され高いエネルギーを持
つ。このとき、コントロールゲート１０４に−１０Ｖの
電圧を印加すると、ホール４０１はトンネル酸化膜１０
８を越えて浮遊ゲート１０３に注入される。ホール４０
１が浮遊ゲート１０３に注入されると、コントロールゲ
ート１０４より見た閾値は低くなり、メモリセルは消去
状態となる。このときのバンド構造を図６に示す。メモ
リセルのＳｉ基板側では、ｎ型の第１の不純浮遊ゲート
とｐ型の第２の不純物領域間の逆方向電圧により、バン
ドの曲がり５０１が生じ、空乏層５０２が発生する。さ
らにコントロールゲートに例えば−１０Ｖの電圧を印加
することにより、トンネル酸化膜に電圧Ｖｇが印加され
る。このとき、トンネル酸化膜のバリアの高さは、浮遊
ゲート側でＶｇだけ引き上げられ歪み５０３が生じる。
空乏層５０２で発生したホールに加えて、ｐ型不純物よ
り供給された多量のホールは空乏層５０２中で加速さ
れ、トンネル酸化膜のバリアを越えるようなエネルギー
を得たホール５０４は、トンネル酸化膜のバリアを越え
て、浮遊ゲートへ注入される。トンネル酸化膜への印加
電圧Ｖｇによってトンネル酸化膜のバリア底部に歪み５
０３が生じるが、ホール５０４がトンネル酸化膜を突き
抜けるには十分な電圧ではないため、Ｓｉ基板側でのバ
ンドの曲がりによって高エネルギーを得たホール５０４
のみが酸化膜のバリアを飛び越えて、浮遊ゲートに注入
される。また、図１の不揮発性半導体記憶装置におい
て、読み取り、書込み、消去のどの動作モードにおいて
も、常に半導体基板に接地電位に保つことが可能であ
る。
【００１５】
【発明の効果】本発明は以上説明したように構成される
ので、以下に記載されるような効果を奏する。トンネル
酸化膜のバリアを越えるようなエネルギーを持った電
子、ホールを用いて、書込み、消去を行うので、トンネ
ル酸化膜中の電子、ホールトラップを低減させることに
より、閾値の変動や、低電界でのリーク電流を低減させ
ることができ、信頼性の高いメモリセルを実現すること
が可能となる。
ので、以下に記載されるような効果を奏する。トンネル
酸化膜のバリアを越えるようなエネルギーを持った電
子、ホールを用いて、書込み、消去を行うので、トンネ
ル酸化膜中の電子、ホールトラップを低減させることに
より、閾値の変動や、低電界でのリーク電流を低減させ
ることができ、信頼性の高いメモリセルを実現すること
が可能となる。
【００１６】また、従来の約１／２の電圧で電子、ホー
ルを浮遊ゲートに注入することができるので、メモリを
構成する周辺トランジスタを高耐圧構造にする必要がな
く、周辺回路も小規模化し、集積度を高めることが可能
となる。
ルを浮遊ゲートに注入することができるので、メモリを
構成する周辺トランジスタを高耐圧構造にする必要がな
く、周辺回路も小規模化し、集積度を高めることが可能
となる。
【００１７】特に、２つの異なる導電タイプの二重拡散
層からなるソース（ドレイン）を用いることにより、書
込み、消去に必要な電子、ホールの供給および、これら
電子、ホールを加速させる空乏層の発生をより適した位
置関係で行うことにより、書き込み、消去を効率良く行
うことが可能となる。
層からなるソース（ドレイン）を用いることにより、書
込み、消去に必要な電子、ホールの供給および、これら
電子、ホールを加速させる空乏層の発生をより適した位
置関係で行うことにより、書き込み、消去を効率良く行
うことが可能となる。
【００１８】さらに、メモリセルの全デバイスモード
で、半導体基板を接地電位に保つことにより、半導体チ
ップを基体にマウントする場合の放熱性を向上させるこ
とができる。
で、半導体基板を接地電位に保つことにより、半導体チ
ップを基体にマウントする場合の放熱性を向上させるこ
とができる。
【図１】本発明で用いるフラッシュメモリＥＥＰＲＯＭ
メモリセルの断面図である。
メモリセルの断面図である。
【図２】図１で示した各部に印加する電圧の実施例を示
した図表である。
した図表である。
【図３】書き込み時の電子の移動経路を示した図であ
る。
る。
【図４】書き込み時のバンド構造を示した図である。
【図５】消去時のホールの移動経路を示した図である。
【図６】消去時のバンド構造を示した図である。
【図７】従来のＥＥＰＲＯＭメモリセルの断面図であ
る。
る。
【図８】トンネル電流を用いた書込み時のバンド構造を
示した図である。
示した図である。
【図９】トンネル電流を用いた消去時のバンド構造を示
した図である。
した図である。
【図１０】書込み・消去サイクル数を閾値Ｖｔｈの関係
を表わす図である。
を表わす図である。
１０１ ｎ型半導体基板 １０２ ｐ型の不純物領域 １０５ ｎ型の第１のソース領域 １０６ ｐ型の第2 のソース領域 ２０１ 電子 ２０２ 空乏層 ３０１ バンドの曲がり ３０４ トンネル酸化膜のバリアを越えるのに十分な
エネルギーを得た電子 ４０１ ホール ４０２ 空乏層 ５０１ バンドの曲がり ５０４ トンネル酸化膜のバリアを越えるのに十分な
エネルギーを得た電子
エネルギーを得た電子 ４０１ ホール ４０２ 空乏層 ５０１ バンドの曲がり ５０４ トンネル酸化膜のバリアを越えるのに十分な
エネルギーを得た電子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、 前記第１導電型の半導体基板内に形成された第２導電型
の不純物領域と、 前記第２導電型の不純物領域表面に形成された第１絶縁
膜と、 前記第１絶縁膜上に形成された電気的に浮遊なゲート電
極と、 前記電気的に浮遊なゲート電極上に第２絶縁膜を介して
少なくとも一部が前記電気的に浮遊なゲートとオーバー
ラップするように形成されたコントロール電極と、 前記第２導電型の不純物領域に形成された、第１導電型
の第１のソース（またはドレイン）領域と、 前記第１導電型の第１のソース（またはドレイン）領域
内に形成された第２導電型の第２のソース（またはドレ
イン）領域と、 前記第２導電型の不純物領域内に形成された第１導電型
のドレイン（またはソース）領域とを具備し、 書込み時に、前記第１導電型の半導体基板より供給され
た電子を、前記第２導電型の不純物領域と前記第１導電
型の第１のソース（またはドレイン）領域との間に発生
させた空乏層により加速し、前記電気的に浮遊なゲート
に注入させ、 消去時に、前記第２導電型の不純物領域より供給された
ホールを、前記第１導電型の第１のソース（またはドレ
イン）領域と第２導電型の第２のソース（またはドレイ
ン）領域との間に発生させた空乏層により加速し、前記
電気的に浮遊なゲートに注入させることを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】 第１導電型の半導体基板と、 前記第１導電型の半導体基板内に形成された第２導電型
の不純物領域と、 前記第２導電型の不純物領域表面に形成された第１絶縁
膜と、 前記第１絶縁膜上に形成された電気的に浮遊なゲート電
極と、 前記電気的に浮遊なゲート電極上に第２絶縁膜を介して
少なくとも一部が前記電気的に浮遊なゲートとオーバー
ラップするように形成されたコントロール電極と、 前記第２導電型の不純物領域に形成された、第１導電型
の第１のソース（またはドレイン）領域と、 前記第１導電型の第１のソース（またはドレイン）領域
内に形成された第２導電型の第２のソース（またはドレ
イン）領域と、 前記第２導電型の不純物領域内に形成された第１導電型
のドレイン（またはソース）領域とを具備し、 前記電気的に浮遊なゲートへ電子を注入する場合、前記
第１導電型の半導体基板と前記第２導電型の不純物領域
とを順バイアス状態とし、前記第２導電型の不純物領域
と前記第１導電型の第１のソース（またはドレイン）領
域とを逆バイアス状態とし、 前記電気的に浮遊なゲートへホールを注入する場合、前
記第２導電型の不純物領域と前記第１導電型の第１のソ
ース（またはドレイン）領域とを順バイアス状態とし、
前記第１導電型の第１のソース（またはドレイン）領域
と前記第２導電型の第２のソース（またはドレイン）領
域とを逆バイアス状態とすることを特徴とする不揮発性
半導体記憶装置。 - 【請求項３】 デバイスの全動作モードにおいて、 半導体基板を接地して動作させることを特徴とする請求
項１または２記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7254787A JPH0997884A (ja) | 1995-10-02 | 1995-10-02 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7254787A JPH0997884A (ja) | 1995-10-02 | 1995-10-02 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997884A true JPH0997884A (ja) | 1997-04-08 |
Family
ID=17269885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7254787A Pending JPH0997884A (ja) | 1995-10-02 | 1995-10-02 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997884A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004519092A (ja) * | 2000-10-30 | 2004-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
| US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
| US7355895B2 (en) | 2004-03-29 | 2008-04-08 | Nec Electronics Corporation | Nonvolatile semiconductor memory and driving method the same |
| JP4944352B2 (ja) * | 2000-10-30 | 2012-05-30 | スパンション エルエルシー | フラッシュメモリセルの製造方法 |
| CN109712979A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种非挥发存储器及其制作方法 |
-
1995
- 1995-10-02 JP JP7254787A patent/JPH0997884A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
| JP2004519092A (ja) * | 2000-10-30 | 2004-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
| JP4944352B2 (ja) * | 2000-10-30 | 2012-05-30 | スパンション エルエルシー | フラッシュメモリセルの製造方法 |
| US7355895B2 (en) | 2004-03-29 | 2008-04-08 | Nec Electronics Corporation | Nonvolatile semiconductor memory and driving method the same |
| CN109712979A (zh) * | 2017-10-25 | 2019-05-03 | 中芯国际集成电路制造(上海)有限公司 | 一种非挥发存储器及其制作方法 |
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