KR19990026600A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리 장치 및 그 제조 방법 Download PDF

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KR19990026600A
KR19990026600A KR1019970048801A KR19970048801A KR19990026600A KR 19990026600 A KR19990026600 A KR 19990026600A KR 1019970048801 A KR1019970048801 A KR 1019970048801A KR 19970048801 A KR19970048801 A KR 19970048801A KR 19990026600 A KR19990026600 A KR 19990026600A
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주경중
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윤종용
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

셀프-얼라인 소오스(SAS) 공정을 적용한 불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 복수개의 비트라인과 복수개의 워드라인이 일정 간격으로 서로 직교하고, 상기 비트라인과 워드라인이 만나는 곳에 단위 메모리 셀이 형성되어 셀 어레이를 구성한다. 반도체 기판의 상부에 이웃하는 셀과 분리되어 제1 전극층이 형성되고, 상기 제1 전극층의 상부에는 워드라인 방향으로는 제1 전극층의 윗면과 양측 단면을 감싸고 비트라인 방향으로 제1 전극층과 셀프-얼라인되는 제2 전극층이 적층된다. 상기 비트라인 방향으로 제1 전극층과 제2 전극층이 셀프-얼라인되어 적층됨으로써 이루어진 스택형 게이트의 측면에 제3 전극층이 형성되며, 상기 제2 전극층과 제3 전극층은 금속 배선에 의해 전기적으로 연결하여 워드라인을 형성한다. 따라서, 워드라인으로 제공되는 컨트롤 게이트가 제1 전극층 (플로팅 게이트)의 네 면을 모두 감싸도록 형성됨으로써, 커플링 계수를 증가시킬 수 있다. 또한, 스택형 게이트의 엣지에 폴리실리콘 스페이서를 형성함으로써 SAS 식각 공정시 상기 스택형 게이트의 엣지를 완전히 보호할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀프-얼라인 소오스(self-aligned source; 이하 SAS라 한다) 공정을 이용하는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM이나 일괄 소거 기능을 갖는 플래쉬 EEPROM의 메모리 셀은 반도체 기판의 상부에 터널 산화막을 개재하여 형성된 제1 전극층(플로팅 게이트)과 상기 제1 전극층의 상부에 층간 유전막을 개재하여 적층된 제2 전극층(컨트롤 게이트)의 스택형 게이트 구조를 갖는다.
도 1은 통상적인 NOR형 플래쉬 EEPROM 장치의 레이아웃도이고, 도 2a 및 도 2b는 각각, 도 1의 a-a'선 (비트라인 방향) 및 b-b'선 (워드라인 방향)에 따른, 통상적인 플래쉬 셀의 단면도들이다. 여기서, 참조 부호 10은 p형 반도체 기판, 12는 액티브 영역, 14는 터널 산화막, 16은 제1 전극층, 18은 층간 유전막(ONO막), 20은 제2 전극층, 22는 LDD(lightly doped drain) 구조를 위한 스페이서, 그리고 24는 소오스 영역을 나타낸다.
도 1, 도 2a 및 도 2b를 참조하면, 통상적인 플래쉬 EEPROM 셀은 워드라인 방향으로는 제2 전극층(20)이 제1 전극층(16)의 윗면과 양 측면을 감싸고, 비트라인 방향으로는 상기 제1 전극층(16)과 제2 전극층(20)이 얼라인되어 적층되어 있는 구조를 갖는다.
여기서, 상기 제1 전극층(16)과 제2 전극층(20)에 인가된 전압이 제1 전극층(16)에 유도되는 비율을 커플링 계수(coupling ratio)라 한다. 상기 커플링 계수는 제1 전극층(16)과 제2 전극층(20) 사이의 캐패시턴스와 상기 제1 전극층(16)과 기판(10) 사이의 캐패시턴스의 비에 의해 결정되는데, 상기 제1 전극층(16)과 제2 전극층(20) 사이의 캐패시턴스가 증가할수록 커플링 계수가 증가한다. 상기 커플링 계수가 증가하면, 통상적으로 프로그램 전압이나 소거 전압을 낮출 수 있게 된다.
상기 커플링 계수를 증가시키기 위한 방법으로는, 제1 전극층(16)과 제2 전극층(20) 사이의 오버랩되는 면적을 증가시켜 캐패시턴스를 증가시키는 방법이 있다. 그러나, 통상적인 플래쉬 EEPROM 셀에서는 비트라인 방향으로 제2 전극층(20)이 제1 전극층(16)의 윗면에만 오버랩되고 양 측면과는 오버랩되지 않으므로, 상기 제2 전극층(20)이 제1 전극층(16)의 네 단면을 모두 감싸며 오버랩되는 구조에 비해 커플링 계수의 측면에서 불리하게 된다.
한편, 통상적인 EERPOM이나 플래쉬 EEPROM 장치에 있어서, 메모리 셀의 사이즈를 축소하고 소자의 고집적화를 구현하기 위하여 소위, 셀프-얼라인 소오스(SAS) 공정이라 불리우는 식각 기술을 사용하고 있다.
종래의 SAS 공정이 미합중국 특허 공보 제5,120,671호 (명칭: 필드 산화막 영역과 폴리실리콘 게이트에 소오스 영역을 셀프-얼라인하는 공정)에 개시되어 있다. 상기한 SAS 식각 공정에 의하면, 도 1의 P.R로 표시된 SAS 마스크를 이용하여 폴리실리콘 게이트(워드라인), 실리콘 기판 및 필드 산화막의 식각 선택비로써 상기 필드 산화막을 식각해낸 후 불순물의 이온 주입을 통하여 소오스 영역을 연결하기 위한 소오스 라인을 형성한다. 그 결과, 소오스 영역 쪽으로의 필드 산화막의 엣지 부위가 폴리실리콘 워드라인에 얼라인되고, 이웃한 셀의 필드 산화막의 끝부분 사이에 형성되는 소오스 영역이 양쪽의 폴리실리콘 워드라인과 필드 산화막 엣지에 셀프-얼라인된다. 또한, 소오스 영역 쪽으로의 필드 산화막의 엣지에 어떠한 버즈비크 침식(bird's beak encroachment)나 코너 라운딩 효과(corner rounding effect)가 나타나지 않는다. 따라서, 상기한 SAS 식각 공정에 의하면, 셀 면적의 축소와 이 과정에서 발생하는 필드 산화막의 버즈 비크 침식 및 코너 라운딩 효과를 제거하여 소오스 폭의 감소없이 폴리실리콘 워드라인 사이의 간격을 좁힐 수 있으며, 이에 따라 셀과 셀 사이의 간격이 줄어들어 고집적화의 구현이 용이하게 된다.
그러나, 플래쉬 EEPROM 장치에서는 스택형 게이트의 형성 후에 상기한 SAS 공정을 적용하게 되는데, 이로 인하여 SAS 식각 공정시 스택형 게이트의 엣지가 노출되게 된다. 그 결과, 상기 스택형 게이트의 노출된 엣지 부위의 터널 산화막과 층간 유전막이 상기 SAS 식각 공정시 손상(damage)을 받게 되어 보존성(integrity) 저하의 요인이 된다. 또한, 상기 SAS 식각 공정시 노출되는 소오스 영역의 기판 부위가 리세스(recess)되며, 이것은 후속하는 소오스 확산 이온주입 공정시 이온주입의 프로파일이 상기 소오스 영역에서 불균일하게 되는 요인이 된다. 따라서, 스택형 게이트 하부로 오버랩되는 소오스 영역의 표면에서의 도핑 프로파일이 변하게 되고, 이로 인하여 플래쉬 EEPROM의 경우 소거 보전(erase integrity)과 분포에 심각한 영향을 받게 된다.
상기한 문제점을 해결하기 위한 또다른 SAS 공정이 미합중국 특허 공보 제5,470,773호 (명칭: 반도체 장치에 있어서 스택형 게이트의 엣지를 셀프-얼라인 소오스(SAS) 식각으로부터 보호하는 방법)에 개시되어 있다. 상기한 방법에서는 터널 산화막과 층간 유전막의 손상 및 소오스 접합 프로파일의 불균일성 문제를 해결하기 위하여 SAS 식각 공정 전에 소오스/드레인 이온주입을 실시하고 스택형 게이트의 엣지에 스페이서를 형성하여 상기 스택형 게이트의 엣지를 보호함으로써, 상기 SAS 식각 공정시 노출되는 스택형 게이트의 엣지가 손상되는 것을 방지하였다.
상기한 종래 방법에서는 스페이서를 형성하는 물질과 형성 방법이 중요한 요소가 되는데, 통상 화학 기상 증착(chemical vapor deposition; 이하 CVD라 한다) 방법으로 형성하는 산화막으로 상기 스페이서를 형성한다. 또한, 상기한 SAS 식각 공정에서는 소오스 라인을 형성하기 위하여 소오스 영역 내의 필드 산화막을 제거할 때, 상기 필드 산화막을 완전히 제거하기 위하여 통상 필드 산화막의 두께 이상으로 충분히 식각한다. 그러나, 이와 같이 필드 산화막을 제거하기 위해 과도 식각(over etch)하고 있는 상기한 SAS 식각 공정에 의하면, 스페이서를 형성하는 CVD-산화막도 모두 식각되어 터널 산화막이나 층간 절연막이 손상되는 것을 완벽하게 방지하지 못하게 되고, 또한 스택형 게이트 엣지의 기판 부위가 어느 정도 리세스되게 된다. 특히, 소자가 고집적화되면서 레이아웃의 면적 축소 못지 않게 수직 방향의 축소(scaling)도 중요한 요소가 됨에 따라, 스택형 게이트를 형성하는 제1 전극층과 제2 전극층의 두께가 감소하여 상기 스택형 게이트의 엣지에 형성되는 스페이서의 높이도 함께 감소하게 됨으로써 상기한 문제점이 더욱 심화될 수 있다.
따라서, 본 발명의 목적은 스택형 게이트 구조를 갖는 불휘발성 메모리 장치에 있어서, 제2 전극층이 제1 전극층의 네 단면을 모두 감싸고 있는 셀 구조를 갖는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 스택형 게이트 구조를 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 셀프-얼라인 소오스(SAS) 식각 공정시 스택형 게이트의 엣지를 효과적으로 보호할 수 있는 스페이서의 형성 방법을 제공하는데 있다.
도 1은 통상적인 NOR형 플래쉬 EEPROM 장치의 레이아웃도이다.
도 2a 및 도 2b는 각각, 도 1의 a-a'선 및 b-b'선에 따른, 통상적인 플래쉬 셀의 단면도들이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 액티브 영역
104 : 터널 산화막 106 : 제1 전극층
108 : 층간 유전막 110 : 제2 전극층
124 : 소오스/드레인 접합 126 : 제1 산화막
128 : 폴리실리콘 스페이서 130 : 제2 산화막
132 : 금속 배선
상기 목적을 달성하기 위하여 본 발명은, 복수개의 비트라인과 복수개의 워드라인이 일정 간격으로 서로 직교하고, 상기 비트라인과 워드라인이 만나는 곳에 단위 메모리 셀이 형성되어 셀 어레이를 구성하는 불휘발성 메모리 장치에 있어서, 반도체 기판의 상부에 이웃하는 셀과 분리되어 형성된 제1 전극층; 상기 제1 전극층의 상부에 적층되며, 상기 워드라인 방향으로는 상기 제1 전극층의 윗면과 양측 단면을 감싸고 상기 비트라인 방향으로는 상기 제1 전극층과 셀프-얼라인되는 제2 전극층; 상기 비트라인 방향으로 상기 제1 전극층과 제2 전극층이 셀프-얼라인되어 적층됨으로써 이루어진 스택형 게이트의 측면에 형성된 제3 전극층; 및 상기 제2 전극층과 제3 전극층을 전기적으로 연결하여 상기 워드라인을 형성하기 위한 금속 배선을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제3 전극층은 상기 스택형 게이트의 측면에 스페이서 형태로 형성된다. 상기 제2 전극층과 제3 전극층은 서로 다른 층으로 형성되며, 상기 제2 전극층은 불순물이 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드(polycide) 구조로 형성되고, 상기 제3 전극층은 불순물이 도핑된 폴리실리콘층으로 형성된다.
바람직하게는, 상기 제2 전극층과 제3 전극층은 상기 셀 어레이의 중간 또는 상기 셀 어레이의 밖에서 상기 금속 배선에 의해 연결된다.
상기 반도체 기판과 제1 전극층의 사이에 형성된 터널 산화막, 상기 제1 전극층과 제2 전극층의 사이에 형성된 층간 유전막, 및 상기 제2 전극층과 제3 전극층의 사이에 형성된 절연막을 더 구비할 수 있다. 바람직하게는, 상기 제2 전극층과 제3 전극층의 사이에 형성된 상기 절연막은 산화막이다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 액티브 영역과 소자분리 영역으로 구분하는 단계; 상기 액티브 영역의 상부에 터널 산화막, 제1 전극층, 층간 유전막 및 제2 전극층이 순차적으로 셀프-얼라인되어 적층된 스택형 게이트를 형성하는 단계; 상기 결과물의 상부에 제1 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 결과물의 상부에 절연막 및 폴리실리콘층을 차례로 형성하는 단계; 상기 폴리실리콘층을 에치백하여 상기 스택형 게이트의 측면에 폴리실리콘 스페이서를 형성하는 단계; 및 SAS 마스크를 적용하여 상기 소오스 영역을 오픈시킨 후, 오픈된 소오스 영역의 필드 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
상기 스택형 게이트를 형성하는 단계는, 상기 반도체 기판의 상부에 터널 산화막 및 제1 전극층을 차례로 형성하는 단계; 상기 필드 산화막 상부의 상기 제1 전극층을 식각하는 단계; 상기 결과물의 상부에 층간 유전막 및 제2 전극층을 차례로 형성하는 단계; 및 상기 제2 전극층, 층간 유전막 및 제1 전극층을 식각하여 스택형 게이트를 형성하는 단계를 포함한다.
바람직하게는, 상기 SAS 마스크는 상기 소오스 영역 양측의 상기 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 상기 소오스 영역만 오픈되도록 패터닝한다.
상기 SAS 마스크를 적용하여 오픈된 소오스 영역의 필드 산화막을 제거하는 단계 후, 상기 결과물에 제2 불순물을 이온주입하여 상기 소오스 영역과 필드 산화막을 연결하는 소오스 라인을 형성하는 단계; 및 상기 SAS 마스크를 제거하는 단계를 더 구비한다.
본 발명의 바람직한 일 실시예에 의하면, 상기 SAS 마스크를 제거하는 단계 후, 산화 공정을 실시하여 상기 폴리실리콘 스페이서를 산화시키는 단계를 더 구비한다.
본 발명의 바람직한 다른 실시예에 의하면, 상기 SAS 마스크를 제거하는 단계 후, 상기 제2 전극층과 상기 폴리실리콘 스페이서를 전기적으로 연결하기 위한 금속 배선을 형성하는 단계를 더 구비한다. 이때, 상기 폴리실리콘 스페이서는 불순물을 도핑한 폴리실리콘층으로 형성한다.
본 발명은 제1 전극층과 제2 전극층의 스택형 게이트 구조를 갖는 EEPROM이나 플래쉬 EEPROM 장치에 있어서, 스택형 게이트의 엣지에 형성되는 폴리실리콘 스페이서를 제3 전극층으로 사용하고 상기 제3 전극층과 제2 전극층을 전기적으로 연결함으로써, 컨트롤 게이트가 워드라인 방향뿐만 아니라 비트라인 방향으로도 플로팅 게이트를 감싸게 된다. 따라서, 상기 컨트롤 게이트는 플로팅 게이트의 네 단면을 모두 감싸는 구조로 형성되므로, 커플링 계수를 증가시킬 수 있다.
또한, SAS 식각 공정시 스택형 게이트의 엣지에 보호하기 위하여 상기 스택형 게이트의 엣지에 형성되는 스페이서를 산화막과의 식각 선택비가 높은 폴리실리콘으로 형성함으로써, 필드 산화막을 식각할 때 상기 폴리실리콘 스페이서가 식각되지 않아 스택형 게이트의 엣지를 완전히 보호하게 된다. 따라서, 터널 산화막과 층간 유전막의 손상을 방지할 수 있으며, 소오스 영역의 기판 부위가 리세스되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3 내지 도 6은 본 발명의 제1 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 스택형 게이트를 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 상부에 통상의 소자분리 공정을 통해 필드 산화막(도시하지 않음)을 형성함으로써, 상기 기판(100)을 액티브 영역과 소자분리 영역으로 구분한다. 이어서, 상기 기판(100)의 표면에 F-N 터널링(Fowler Nordheim tunneling)을 위한 터널 산화막(104)을 100Å의 두께로 형성한 후, 플로팅 게이트로 사용될 제1 전극층(106)으로, 예컨대 폴리실리콘층을 1500Å 정도의 두께로 증착하고 POCl3침적이나 이온주입 방법에 의해 상기 폴리실리콘층을 도핑시킨다. 다음에, 사진식각 공정을 통해 셀 어레이의 필드 산화막 상부의 제1 전극층(106)을 식각해냄으로써, 각각의 메모리 셀 단위로 상기 제1 전극층(106)을 분리한다. 계속해서, 상기 결과물의 전면에 층간 절연막(108)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 형성한 후, 그 상부에 컨트롤 게이트로 사용될 제2 전극층(110)으로, 예컨대 1500Å 두께의 불순물이 도핑된 폴리실리콘층과 1500Å 두께의 텅스텐 실리사이드층(WSix)이 적층된 폴리사이드막을 적층한다. 여기서, 상기 제2 전극층(110)은 워드라인으로 제공된다.
이어서, 셀프-얼라인 방식으로 하나의 마스크를 사용하여 상기 제2 전극층(110), 층간 유전막(108) 및 제1 전극층(106)을 연속적으로 식각함으로써 스택형 게이트를 형성한다. 다음에, 셀 트랜지스터의 소오스/드레인 접합을 형성하기 위하여 셀 어레이에 n형의 불순물(122), 예컨대 비소(Arsenic)를 75keV의 에너지와 5.0E15#/cm2의 도즈로 이온주입한다. 또한, 도시하지는 않았으나, 상기 소오스/드레인 접합을 다른 구조로 형성하기 위하여 복수개의 마스크를 사용하여 필요한 이온주입을 진행할 수도 있다.
도 4는 폴리실리콘 스페이서(128) 및 SAS 마스크(129)를 형성하는 단계를 도시한다. 상기와 같이 n+소오스/드레인 접합(124)을 형성한 후, 상기 결과물에 산화 공정을 진행하여 적당한 두께(예컨대, 실리콘 기판을 기준으로 100Å 내외의 두께)의 제1 산화막(126)을 형성함으로써, 상기한 스택형 게이트의 형성을 위한 셀프-얼라인 식각 공정시 야기된 터널 산화막(104)의 손상을 큐어링(curing)할 뿐만 아니라, 상기 이온주입된 n형 불순물(122)을 스택형 게이트의 엣지와 적절하게 오버랩되도록 원하는 깊이까지 확산시킨다. 이때, 상기 제1 산화막(126)이 소오스/드레인 접합을 형성하기 위한 이온주입 공정시 차단막(screen layer)으로 작용하도록 하기 위하여, 상기 제1 산화막(126)을 먼저 형성한 후 소오스/드레인 이온주입 공정을 실시하고 후속하는 열처리 공정에서 이온주입된 불순물을 확산시킬 수도 있다.
이어서, 상기 제1 산화막(126)이 형성된 결과물의 상부에 폴리실리콘층을 300∼1000Å 정도의 두께로 증착한 후, 상기 폴리실리콘층을 에치백함으로써 스택형 게이트의 측면에 폴리실리콘 스페이서(128)를 형성한다. 다음에, 소오스 라인을 형성하기 위하여 소오스 영역 양측의 상기 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 상기 소오스 영역만 오픈되도록 SAS 마스크(감광막 패턴)(129)를 형성한다.
도 5는 소오스 라인을 형성하는 단계를 도시한다. 상기 SAS 마스크(129)를 이용하여 오픈된 소오스 영역의 필드 산화막을 제거한 후, n형 불순물을 이온주입하여 상기 필드 산화막과 소오스 영역을 연결시키는 소오스 라인(도시하지 않음)을 형성한다. 이어서, 상기 SAS 마스크(129)를 제거한다.
여기서, 상기 필드 산화막을 제거하는 공정에서, 폴리실리콘 스페이서(128)와 필드 산화막 간에 높은 식각 선택비를 갖는 레시피(recipe)를 적용하여 상기 제2 전극층(110)을 식각 마스크로 이용하여 필드 산화막을 식각한다. 상기한 SAS 식각 공정시 폴리실리콘과 산화막 간에 높은 식각 선택비를 갖는 레시피를 사용함으로써, 스택형 게이트의 엣지에 존재하는 폴리실리콘 스페이서(128)가 상기 필드 산화막의 식각시 식각되지 않고 그대로 남아있게 되어 상기 스택형 게이트의 엣지를 완전히 보호한다. 또한, 상기한 SAS 식각 공정시 필드 산화막과 함께 스택형 게이트의 상부에서 노출된 제1 산화막(126)이 식각되어 도 5와 같은 형상이 얻어진다.
도 6은 제2 산화막(130)을 형성하는 단계를 도시한다. 상기와 같이 소오스 라인을 형성한 후, 산화 공정을 실시하여 상기 스택형 게이트의 측벽에 형성된 폴리실리콘 스페이서(128)를 산화시킴으로써 제2 산화막(130)을 형성한다. 상기와 같이 폴리실리콘 스페이서(128)를 산화시키는 이유는, 상기 폴리실리콘 스페이서(128)가 플로팅된 전극층으로 형성되어 셀의 동작에 나쁜 영향을 미치는 것을 방지하기 위함이다. 여기서, 상기 폴리실리콘 스페이서(128)가 산화된 두께만큼의 제2 산화막(130)이 형성되므로, 주변회로 트랜지스터의 LDD 구조를 위한 스페이서의 형성시 상기 주변회로 트랜지스터의 스페이스의 폭과 차별화할 수 있게 된다.
도 7은 본 발명의 제2 실시예에 의한 NOR형 플래쉬 EEPROM 장치의 단면도이다. 도 7에서, 도 3 내지 도 6과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 7을 참조하면, 상술한 제1 실시예의 도 3 내지 도 5의 공정들을 동일하게 진행하여 SAS 공정을 진행한 후, 스택형 게이트의 엣지에 남아있는 폴리실리콘 스페이서(128)를 제3 전극층으로 이용하기 위하여 셀 어레이의 중간이나 셀 어레이의 밖에서 상기 폴리실리콘 스페이서(128)와 제2 전극층(110)을 통상의 버팅 콘택(butting contact) 공정을 통해 금속 배선(132)에 의해 전기적으로 연결한다. 이때, 상기 폴리실리콘 스페이서(128)는 불순물이 도핑된 폴리실리콘층으로 형성한다.
상기한 공정의 결과로, 상기 제2 전극층(110)과 폴리실리콘 스페이서(128)가 전기적으로 연결되어 컨트롤 게이트를 형성하게 된다. 따라서, 상기 컨트롤 게이트는 워드라인 방향뿐만 아니라 비트라인 방향으로도 상기 제1 전극층(플로팅 게이트)(106)을 감싸게 되므로, 커플링 계수를 증가시킬 수 있다. 이와 같이 커플링 계수가 증가하면, 프로그램 전압이나 소거 전압이 감소하여 상기 프로그램 전압이나 소거 전압을 생성하거나 생성된 전압을 셀로 전달하기 위한 논리 회로를 구성하는 트랜지스터나 캐패시터의 동작 전압이 낮아지게 된다. 따라서, 터널 산화막(104)의 파괴 전압이나 트랜지스터의 접합 항복 전압(junction breakdown voltage)이 상대적으로 개선되고, 액티브 영역 간의 분리 특성도 향상된다.
상술한 바와 같이 본 발명에 따른 제1 전극층과 제2 전극층의 스택형 게이트 구조를 갖는 EEPROM이나 플래쉬 EEPROM 장치에 의하면, 스택형 게이트의 엣지에 형성되는 폴리실리콘 스페이서를 제3 전극층으로 사용하고 상기 제3 전극층과 제2 전극층을 전기적으로 연결함으로써, 컨트롤 게이트가 워드라인 방향뿐만 아니라 비트라인 방향으로도 플로팅 게이트를 감싸게 된다. 따라서, 상기 컨트롤 게이트는 플로팅 게이트의 네 단면을 모두 감싸는 구조로 형성되므로, 커플링 계수를 증가시킬 수 있다.
또한, SAS 식각 공정시 스택형 게이트의 엣지에 보호하기 위하여 상기 스택형 게이트의 엣지에 형성되는 스페이서를 산화막과의 식각 선택비가 높은 폴리실리콘으로 형성함으로써, 필드 산화막을 식각할 때 상기 폴리실리콘 스페이서가 식각되지 않아 스택형 게이트의 엣지를 완전히 보호하게 된다. 따라서, 터널 산화막과 층간 유전막의 손상을 방지할 수 있으며, 소오스 영역의 기판 부위가 리세스되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 복수개의 비트라인과 복수개의 워드라인이 일정 간격으로 서로 직교하고, 상기 비트라인과 워드라인이 만나는 곳에 단위 메모리 셀이 형성되어 셀 어레이를 구성하는 불휘발성 메모리 장치에 있어서,
    반도체 기판의 상부에 이웃하는 셀과 분리되어 형성된 제1 전극층;
    상기 제1 전극층의 상부에 적층되며, 상기 워드라인 방향으로는 상기 제1 전극층의 윗면과 양측 단면을 감싸고 상기 비트라인 방향으로는 상기 제1 전극층과 셀프-얼라인되는 제2 전극층;
    상기 비트라인 방향으로 상기 제1 전극층과 제2 전극층이 셀프-얼라인되어 적층됨으로써 이루어진 스택형 게이트의 측면에 형성된 제3 전극층; 및
    상기 제2 전극층과 제3 전극층을 전기적으로 연결하여 상기 워드라인을 형성하기 위한 금속 배선을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제3 전극층은 상기 스택형 게이트의 측면에 스페이서 형태로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제2 전극층과 제3 전극층은 서로 다른 층으로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 제2 전극층은 불순물이 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드 구조로 형성되고, 상기 제3 전극층은 불순물이 도핑된 폴리실리콘층으로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제2 전극층과 제3 전극층은 상기 셀 어레이의 중간 또는 상기 셀 어레이의 밖에서 상기 금속 배선에 의해 연결된 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 반도체 기판과 제1 전극층의 사이에 형성된 터널 산화막, 상기 제1 전극층과 제2 전극층의 사이에 형성된 층간 유전막, 및 상기 제2 전극층과 제3 전극층의 사이에 형성된 절연막을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제2 전극층과 제3 전극층의 사이에 형성된 상기 절연막은 산화막인 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 반도체 기판의 상부에 필드 산화막을 형성하여 상기 반도체 기판을 액티브 영역과 소자분리 영역으로 구분하는 단계;
    상기 액티브 영역의 상부에 터널 산화막, 제1 전극층, 층간 유전막 및 제2 전극층이 순차적으로 셀프-얼라인되어 적층된 스택형 게이트를 형성하는 단계;
    상기 결과물의 상부에 제1 불순물을 이온주입하여 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계;
    상기 결과물의 상부에 절연막 및 폴리실리콘층을 차례로 형성하는 단계;
    상기 폴리실리콘층을 에치백하여 상기 스택형 게이트의 측면에 폴리실리콘 스페이서를 형성하는 단계; 및
    셀프-얼라인 소오스(SAS) 마스크를 적용하여 상기 소오스 영역을 오픈시킨 후, 오픈된 소오스 영역의 필드 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 스택형 게이트를 형성하는 단계는,
    상기 반도체 기판의 상부에 터널 산화막 및 제1 전극층을 차례로 형성하는 단계;
    상기 필드 산화막 상부의 상기 제1 전극층을 식각하는 단계;
    상기 결과물의 상부에 층간 유전막 및 제2 전극층을 차례로 형성하는 단계; 및
    상기 제2 전극층, 층간 유전막 및 제1 전극층을 식각하여 스택형 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제8항에 있어서, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제8항에 있어서, 상기 SAS 마스크는 상기 소오스 영역 양측의 상기 스택형 게이트의 상부에서 드레인 영역 쪽은 피복하고 상기 소오스 영역만 오픈되도록 패터닝하는 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제8항에 있어서, 상기 SAS 마스크를 적용하여 오픈된 소오스 영역의 필드 산화막을 제거하는 단계 후,
    상기 결과물에 제2 불순물을 이온주입하여 상기 소오스 영역과 필드 산화막을 연결하는 소오스 라인을 형성하는 단계; 및
    상기 SAS 마스크를 제거하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 SAS 마스크를 제거하는 단계 후,
    산화 공정을 실시하여 상기 폴리실리콘 스페이서를 산화시키는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제12항에 있어서, 상기 SAS 마스크를 제거하는 단계 후,
    상기 제2 전극층과 상기 폴리실리콘 스페이서를 전기적으로 연결하기 위한 금속 배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 폴리실리콘 스페이서는 불순물을 도핑한 폴리실리콘층으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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