KR20030012642A - 이이피롬 메모리 셀 및 형성 방법 - Google Patents
이이피롬 메모리 셀 및 형성 방법 Download PDFInfo
- Publication number
- KR20030012642A KR20030012642A KR1020010046775A KR20010046775A KR20030012642A KR 20030012642 A KR20030012642 A KR 20030012642A KR 1020010046775 A KR1020010046775 A KR 1020010046775A KR 20010046775 A KR20010046775 A KR 20010046775A KR 20030012642 A KR20030012642 A KR 20030012642A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- substrate
- region
- floating gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000015654 memory Effects 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 230000005641 tunneling Effects 0.000 claims abstract description 32
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 51
- 238000000059 patterning Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 14
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 75
- 239000011229 interlayer Substances 0.000 abstract description 5
- 239000007943 implant Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
이이피롬 메모리 셀 및 그 형성 방법이 개시된다. 개시된 메모리 셀은, 센싱 트랜지스터의 부유 게이트와 콘트롤 게이트의 대향 면적이 증가되면서도 부유 게이트가 기판 평면 내에서 차지하는 면적을 줄일 수 있도록, 기판에 형성된 트렌치의 벽면에 부유 게이트의 일부를 형성하고, 트렌치 중심을 센싱 라인을 형성하는 게이트 전극층으로 채우는 것을 특징으로 한다. 그 형성 방법은, 기판의 센싱 트랜지스터가 형성될 활성 영역에 트렌치를 형성하는 단계, 트렌치 내면을 포함한 기판 전면에 턴널링 절연막을 포함한 게이트 절연막을 형성하는 단계, 게이트 절연막 형성 후 트렌치 내측면을 덮는 제1 도전층을 콘포말하게 형성하는 단계, 제1 도전층 위로 콘포말하게 유전막을 형성하는 단계, 제1 도전층을 패터닝하여 부유 게이트를 형성하는 단계, 유전막 위로 제2 도전층을 적층하고 패터닝하여 워드 라인 및 센싱 라인을 형성하는 단계를 구비하여 이루어진다.
Description
본 발명은 이이피롬(EEP ROM) 메모리 셀(Cell)의 구조 및 그 형성 방법에 관한 것으로, 보다 상세하게는 장치의 동작 특성을 유지하면서 이이피롬 셀의 면적을 줄일 수 있는 이이피롬 메모리 셀의 구조 및 그 형성 방법에 관한 것이다.
이이피롬은 전원이 인가되지 않아도 메모리 셀에 반영구적으로 데이타를 유지할 수 있는 비휘발성 메모리 가운데 하나로, 특히, 전기적으로 메모리 셀에 대한데이타 프로그래밍과 소거가 가능한 메모리 장치이다.
도1은 통상의 이이피롬의 메모리 셀을 나타내는 평면도이며, 도2는 도1의 ⅠⅠ라인을 따라, 도3은 도1의 ⅡⅡ라인을 따라 절단한 단면을 나타내는 측단면도이다.
도1 내지 도3을 참조하여 메모리 셀 구성을 살펴보면, 이이피롬의 메모리 셀은 일방으로 길게 형성된 활성 영역(11)을 따라 직렬로 접속되는 2개의 트랜지스터로 구성돤다. 2개의 트랜지스터 가운데 하나는 부유 게이트(19)를 가지는 센싱 트랜지스터이고, 다른 하나는 단일 게이트 구조의 선택 트랜지스터이다. 선택 트랜지스터의 드레인 영역(35)에는 비트라인 콘택(25)이 연결되고, 선택 트랜지스터의 소오스 영역은 센싱 트랜지스터의 드레인 영역을 겸하도록 형성된다. 이 센싱 트랜지스터의 드레인 영역 일부인 셀 고농도 이온주입 영역(21)은 센싱 트랜지스터의 부유 게이트(19) 일부와 겹치도록 형성되면서 겹친 영역의 일부에 게이트 절연막이 얇게 형성되어 터널링 절연막(23)을 이루는 부분이 있다. 센싱 트랜지스터의 소오스 영역(37)은 연장되어 공통 소오스 라인(39)으로 연결된다. 선택 트랜지스터와 센싱 트랜지스터의 게이트 전극은 활성 영역을 위에서 가로지르는 라인 상으로 형성되어 센싱 라인(15), 워드 라인(13)으로 통칭될 수 있다. 이이피롬 내에서 활성 영역이 서로 나란히 형성되는 일정 범위의 인근 셀들은 공통 소오스 라인(39)과 워드 라인(13) 및 센싱 라인(15)을 공유하게 된다.
특히, 도2 및 도3과 같은 단면을 보면, 선택 트랜지스터에는 활성 영역의 워드 라인(13)과 교차되는 영역에 형성된 게이트 절연막(31), 상기 워드 라인(13)의일부를 이루는 게이트 전극, 상기 워드 라인(13)을 기준으로 상기 비트라인 콘택(25)이 형성되는 영역을 포함하는 일측 활성 영역에 제1형 불순물로 도핑된 드레인 영역(35)과, 센싱 트랜지스터의 드레인 영역의 역할을 겸하는 소오스 영역이 구비된다.
센싱 트랜지스터에서 기판 채널 위에 터널링 절연막(23)을 포함하는 게이트 절연막(31)이 있고, 그 위에 부유 게이트(19), 유전막 패턴(27), 센싱 라인(15)의 일부인 콘트롤 게이트가 차례로 설치된다. 공통 소오스 라인(39)은 통상 제1형 불순물이 고농도로 도핑된 상태로 형성되며 소오스 영역(37)을 통해 센싱 트렌지스터와 연결된다. 기판(10)은 제2형 불순물으로 저농도로 도핑된다. 콘택 영역에는 비트라인과 셀의 활성 영역을 연결하도록 비트라인 콘택(25)이 층간 절연막(29)를 관통하여 형성됨이 통상적이다. 이외에 비트라인은 공통 소오스 라인(39)과 같이 기판에 불순물을 고농도로 주입하여 형성할 수 있다.
따라서, 부유 게이트(19)는 활성 영역의 폭보다 넓게 형성되어 주변 소자 분리막(12)에 걸치게 형성되며, 게이트 절연막(31)과 유전막 패턴(27)이나 측벽 산화막(18)에 의해 기판(10)이나 센싱 라인(15)의 일부인 콘트롤 게이트와 격리되어 있다. 메모리 셀에 대한 데이타 저장은 부유 게이트(19)에 터널링 절연막(23)을 통해 전하를 축적하거나 유출하는 방법으로 이루어진다.
가령, 공통 소오스 라인을 0전위나 플로팅으로 하고, 비트라인을 0전위로 한뒤, 게이트 라인과 센싱 라인에 15 내지 20V의 고전압을 인가하면 기판의 전자들이 터널링 절연막을 통해 부유 게이트에 축적되는 소거상태가 이루어진다. 이 경우,센싱 트랜지스터의 동작 전압은 3 내지 7V 정도 높아진다.
반대로, 공통 소오스 라인을 약한 양전압 혹은 플로팅으로 하고, 비트라인 및 게이트 라인에 고전압을 인가하면서 센싱 라인에 영전위를 인가하면 부유 게이트에 축적된 전자들이 터널링 절연막을 통해 누출되고, 센싱 트랜지스터의 동작 전압은 0 내지 -4V로 낮아지는 프로그램 상태가 이루어진다.
부유 게이트는 콘트롤 게이트와 기판 사이에 인가된 전위값에 따라 그 중간의 일정 전위값을 가지게 된다. 이는 부유 게이트와 콘트롤 게이트 사이의 유전막을 통해 부유 게이트와 콘트롤 게이트가 일종의 캐퍼시터를 형성하고, 기판과 부유 게이트 사이의 게이트 절연막을 통해 이들 사이에도 또한 캐퍼시터가 형성되기 때문이다. 그리고, 소거나 프로그램 동작은 터널링이 잘 이루어질 때, 즉, 터널링 절연막이 충분히 얇고, 내압 한도 내에서 터널링 절연막에 걸리는 전계가 충분히 클 때 잘 이루어진다. 또한, 터널링 절연막에 걸리는 전계를 높이기 위해서는 부유 게이트가 콘트롤 게이트에 인가되는 전위와 비슷한 값을 가지는 것이 필요하다.
결국, 메모리 셀의 동작이 잘 이루어지기 위해서는 '결합비(coupling ratio)'가 커야한다. 결합비 'CR'는 부유 게이트와 콘트롤 게이트 사이에 형성되는 캐퍼시턴스의 값을 Cono, 부유 게이트와 기판 사이에 게이트 절연막을 놓고 이루어지는 캐퍼시턴스 값을 Ctun이라하면, 다음 수학식으로 정의된 값이다.
결합비를 크게 하려면 Ctun을 결정된 값이라 가정할 때, Cono의 값이 커져야 한다. 그리고, 커패시터 용량은 유전막의 유전율이 일정할 때 전극의 대향 면적이 크고, 유전막 두께가 얇을수록 커진다. 그러므로, 다른 조건이 동일할 때 메모리 셀의 동작이 잘 이루어지려면 부유 게이트의 면적이 넓고, 부유 게이트와 콘트롤 게이트 사이의 유전막이 얇아야 한다. 그러나, 메모리 장치의 소자 고집적화 경향에 따라 고집적 이이피롬을 형성할 때 셀 면적은 축소되어야 하므로 부유 게이트를 기판 평면에 넓게 형성하기 어렵다. 또한, 유전막의 절연 신뢰성을 유지하기 위해 유전막을 얇게 하는 것도 한계가 있다.
한편, 각 전극에 인가하는 전위 값을 높여 터널링 절연막의 전계를 높이는 것은 내압의 문제로 인해 한계가 있고, 반도체 장치의 여러 부분이 고전압을 견디도록 형성해야 하는 문제가 있다.
본 발명은 상술한 종래이 이이피롬의 문제점을 해결하기 위한 것으로, 소자 고집적화가 이루어질 수 있도록 셀 영역 및 부유 게이트가 차지하는 기판 면적을 줄일 수 있으면서도 신뢰성 있게 소거 및 프로그램 동작을 할 수 있는 이이피롬 메모리 셀 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은, 이이피롬에서 신뢰성 있게 소거 및 프로그램 동작을 할 수 있는 동작 전압의 최소값을 감소시킬 수 있는 메모리 셀 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 통상의 이이피롬의 메모리 셀을 나타내는 평면도,
도2 및 도3은 각각 도1의 ⅠⅠ라인 및 도1의 ⅡⅡ라인을 따라 절단한 단면을 나타내는 측단면도,
도4 내지 도6은 본 발명 이이피롬 셀의 일 실시예에 대한 평면도 및 도4의 ⅠⅠ라인 및 ⅡⅡ라인을 따라 절단한 단면을 나타내는 측단면도들,
도7 내지 17은 도4의 실시예를 형성하는 과정 가운데 중용 단계를 나타내는 공정 측단면도들이다.
상기 목적을 달성하기 위한 본 발명의 이이피롬 메모리 셀은, 센싱 트랜지스터의 부유 게이트와 콘트롤 게이트의 대향 면적이 증가되면서도 부유 게이트가 기판 평면 내에서 차지하는 면적을 줄일 수 있도록, 기판에 형성된 트렌치의 벽면에 부유 게이트의 일부를 형성하고, 트렌치 중심을 센싱 라인을 형성하는 게이트 전극층으로 채우는 것을 특징으로 한다.
보다 구체적으로 본 발명의 이이피롬 메모리 셀은 기판에 소자 분리막에 의해 한정되어 일방으로 형성된 활성 영역, 활성 영역의 일단의 상기 기판에 상기 일방과 수직한 타방으로 길게 형성된 공통 소오스 라인, 활성 영역의 일단에서 타단으로 가면서 센싱 라인과 교차되는 영역에 형성되는 센싱 트랜지스터, 워드 라인과 교차되는 영역에 형성되는 선택 트랜지스터, 비트라인과 교차되는 영역에 형성되는 콘택을 차례로 구비하여 이루어지는 이이피롬과 같은 부유 게이트형 비휘발성 메모리 장치의 메모리 셀에 있어서, 센싱 트랜지스터는, 활성 영역 일부에 형성된 트렌치의 내측면과 트렌치의 주변 영역에서 기판면 위에 차례로 콘포말하게 형성된, 터널링 절연막 패턴을 포함한 게이트 절연막, 부유 게이트, 유전막 패턴과, 유전막 위에 형성되며 상기 센싱 라인의 일부를 이루는 콘트롤 게이트와, 기판면 가운데 트렌치의 저면과 타단측 벽면 및 타단측 주변부에 불순물로 도핑되어 형성되며 선택 트랜지스터의 소오스 영역과 겹치도록 형성된 드레인 영역, 트렌치의 일단측 벽면으로 이루어지는 채널, 공통 소오스 라인과 채널 사이에 위치하여 불순물로 도핑된 소오스 영역을 구비하여 이루어지는 것을 특징으로 한다.
본 발명의 메모리 셀에서 터널링 절연막 패턴은 상기 트렌치의 저면 혹은 트렌치의 상기 타단측 주변부에 부유 게이트와 위에서 볼 때 겹치도록 형성되며, 실리콘 산화막 혹은 실리콘 산화질화막으로 이루어질 수 있다.
또한, 유전막은 가령, ONO막과 같이 실리콘 산화막과 실리콘 질화막을 적어도 1층 포함하는 복층막으로 이루어지는 것이 바람직하다.
본 발명의 메모리 셀에서 콘트롤 게이트는 트렌치 내의 중심부 공간을 매립하는 형태로 혹은 유전막 패턴 위에 트렌치의 기복에 따라 콘포말하게 이루어질 수 있으나 매립하는 형태로 상부가 평편하게 이루어지는 것이 바람직하다.
한편, 센싱 라인의 형성 방향과 수직한 단면에서 부유 게이트의 폭은 콘트롤 게이트의 폭보다 넓거나 좁게 형성될 수 있으며, 바람직하게는 동일한 폭으로 형성된다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판의 센싱 트랜지스터가 형성될 활성 영역에 트렌치를 형성하는 단계, 트렌치 내면을 포함한 기판 전면에 턴널링 절연막을 포함한 게이트 절연막을 형성하는 단계, 게이트 절연막 형성 후 트렌치 내측면을 덮는 제1 도전층을 콘포말하게 형성하는 단계, 제1 도전층 위로 콘포말하게 유전막을 형성하는 단계, 제1 도전층을 패터닝하여 부유 게이트를 형성하는 단계, 유전막 위로 제2 도전층을 적층하고 패터닝하여 워드 라인 및 센싱 라인을 형성하는 단계를 구비하여 이루어진다.
본 발명 방법에서 제1 도전층을 패터닝하는 단계 전에 유전막을 형성하는 단계가 있고, 제1 도전층을 패터닝하는 단계에서 유전막에 대한 패터닝이 함께 이루어지며, 제2 도전층을 적층하기 전에 부유 게이트 측벽에 대한 열산화 단계가 이루어지는 것이 통상적이다.
보다 구체적인 구성예를 보면, 본 발명 방법은 기판의 셀 영역을 이루는 활성 영역 일부에 트렌치를 형성하는 단계, 트렌치가 형성된 기판에 게이트 절연막을 형성하는 단계, 게이트 절연막이 형성된 기판에 트렌치 저면을 드러내는 이온주입 마스크를 형성하고 불순물 이온주입을 실시하는 단계, 트렌치 저면 혹은 트렌치 주변의 일부를 드러내는 식각 마스크를 형성하여 게이트 절연막을 선택적으로 식각 제거하는 단계, 게이트 절연막이 제거된 부분에 터널링 절연막을 형성하는 단계, 트렌치의 측벽을 드러내는 이온주입 마스크를 형성하고 경사 이온주입을 통해 트렌치의 한쪽 벽면을 이루는 기판에 이온주입 영역을 형성하는 단계, 터널링 절연막이 형성된 기판의 전면에 제1 도전막을 콘포말하게 형성하는 단계, 제1 도전막이 적층된 기판의 전면에 유전막을 콘포말하게 형성하는 단계, 트렌치 및 트렌치 주변 영역을 덮는 식각 마스크를 형성하고 식각을 실시하여 유전막 패턴 및 부유 게이트를 형성하는 단계, 부유 게이트 측벽에 절연막을 형성하는 단계, 부유 게이트가 형성된 기판에 제2 도전막을 적층하는 단계, 제2 도전막을 패터닝하여 워드 라인과 적어도 상기 트렌치 영역에서 상기 부유 게이트를 커버하는 센싱 라인을 형성하는 단계, 센싱 라인 및 워드 라인이 형성된 기판의 활성 영역에 불순물 이온주입을 실시하는 단계를 구비하여 이루어진다.
이런 구성예에서 기판의 활성 영역에 불순물 이온주입을 실시하는 단계는, 워드 라인의 양측의 고전압 저농도 불순물 영역을 드러내는 이온주입 마스크를 형성하고 상대적으로 고에너지 저도즈로 이온주입을 실시하는 단계, 센싱 라인을 기준으로 워드 라인이 형성되는 반대편에 저전압 저농도 불순물 영역을 드러내는 이온주입 마스크를 형성하고 상대적 저에너지 저도즈로 이온주입을 실시하는 단계, 센싱 라인, 워드 라인 및 부유 게이트로 이루어지는 패턴들 측벽에 절연막 스페이서를 형성하는 단계, 공통 소오스 라인과 콘택 영역을 포함하는 고농도 불순물 영역에 상대적 고에너지 고도즈로 이온주입을 실시하는 단계를 구비하여 이루어지는 것이 바람직하다.
또한, 구성예에서 경사 이온주입은 상대적으로 고에너지 저도즈로 실시하고, 트렌치 저면에 대한 불순물 이온주입은 1013ions/cm2이상의 도즈량으로 이루어지는 것이 바람직하다.
참고로, 메모리 장치 전체와 관련하여 살펴보면, 각각의 불순물 이온주입은 N형 불순물과 P형 불순물에 대해 한번씩 별도의 포토레지스트 패턴을 이온주입 마스크로 이루어질 수 있다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명 장치 및 방법을 보다 상세히 설명하기로 한다.
도4 내지 도6은 본 발명 이이피롬 셀의 일 실시예에 대한 평면도 및 수직한 두 방향으로 절단한 측단면도들이다.
도4를 참조하면, 좌우로 중앙에 길게 형성된 영역이 활성 영역(111)이고 활성 영역(111)의 위, 아래에 길게 존재하는 영역이 소자 분리막(12) 영역이다. 활성영역(111)의 좌측 끝단에 연결되어 상하로 길게 형성된 영역이 공통 소오스라인(139)이며, 우측 끝단에는 비트라인 콘택(125)이 형성되어 있다. 공통 소오스 라인(139)에서 비트라인 콘택(125) 측으로 가면서 활성 영역(111)과 교차하도록 상하로 길게 형성된 2 영역은 각각 센싱 라인(115)과 워드 라인(113)이라 불리는 게이트 라인들이다. 센싱 라인(115)과 활성 영역(111)이 교차하는 영역의 대부분에서 기판 활성 영역에 트렌치(120)가 깊게 형성된다. 통상 트렌치(120)는 입구가 넓고 트렌치 저면이 다소 좁아지는 형태로 형성된다. 트렌치(120) 입구에서 상하 혹은 좌우 방향으로 일정 폭을 가지고 더 넓게 부유 게이트(119)가 형성된다. 트렌치(120) 를 나타내는 사각형 영역보다 더 좁게 사각형으로 표시된 영역은 터널링이 일어나도록 얇은 게이트 절연막이 형성되는 터널링 절연막(123) 영역이다. 트렌치(120)보다 작고 터널링 절연막(123)보다 큰 사각형은 트렌치 저면에 대한 불순물 도핑 영역(121)이다.
도5를 참조하면, 활성 영역(111)의 형성 방향으로 활성 영역 중앙을 절단한 단면, 즉, ⅠⅠ방향으로 절단한 단면에서 비트라인 콘택(125)이 형성된 영역을 제외하면 활성 영역(111) 표면은 실리콘 산화막인 게이트 절연막(131)으로 덮여있다. 게이트 절연막(131) 가운데 트렌치(120) 저면 일부에는 두께가 상대적으로 얇은 터널링 절연막(123)이 있다. 트렌치(120) 내벽면과 트렌치 주변의 기판 일정 폭만큼은 부유 게이트(119)와 부유 게이트(119)를 덮는 유전막 패턴(127)으로 덮여있다. 부유 게이트(119)의 양쪽 측벽은 측벽 산화막(118)으로 마감되어 있다. 트렌치(120)의 잔여 공간을 채우고 부유 게이트(119)를 적어도 일부 덮어 부유 게이트(119)와 유전막 패턴(127)을 사이에 두고 대향하도록 센싱 라인(115)으로 불리는 게이트 라인이 설치된다. 센싱 라인(115)에서 비트라인 콘택(125)쪽으로 일정 간격 이격된 워드 라인(113)으로 불리는 게이트 라인이 설치된다. 워드라인(113)의 좌, 우측에는 고전압형 저농도 n형 불순물 영역(135)이 형성되어, 우측은 콘택(125)이 형성된 영역의 고농도 n형 불순물 영역(141)과 이어지며, 좌측은 트렌치(120)의 우측벽면에 형성된 고전압형 저농도 n형 불순물 영역(143)과 이어진다. 트렌치(120)의 우측벽면에 형성된 고전압형 저농도 n형 불순물 영역(143)은 터널링 절연막(123) 설치 영역을 포함하는 트렌치 전체 저면의 n형 불순물 이온주입층(121)과 연결된다. 트렌치 좌측벽면은 센싱 트랜지스터의 채널을 이루며, 채널과 이어지는 부유 게이트(119) 좌측의 기판 부분에는 저농도 n형 불순물 영역, 즉, 소오스 영역(137)과 공통 소오스 라인(139)을 형성하는 고농도 n형 불순물 영역이 형성된다. 각 라인 패턴의 측벽에는 스페이서(145)가 있으며, 위로 층간 절연막(129)이 덮인다.
도6을 참조하면, 활성 영역의 형성 방향과 수직하게 센싱 라인의 중앙을 절단한 단면, 즉, 도4의 ⅡⅡ에 따른 절단면에서 중앙부에는 센싱 트랜지스터가 활성 영역에 형성되고, 양측으로 소자 분리막(12)이 형성되어 있다. 활성 영역의 위쪽은 트렌치(120) 공간에 트렌치 저면인 기판(10)과 닿도록 형성된 게이트 절연막(131), 양 측벽과 트렌치 주변 일정 폭에 걸쳐 형성된 부유 게이트(119)와 유전막 패턴(127), 유전막 패턴(127)이 채우지 못한 공간을 채우는 센싱 라인(115)이 있다. 센싱 라인(115)은 트렌치(120)에서 유전막 패턴(127) 사이의 중심 공간을 채우고, 유전막 패턴(127) 위로 유전막 패턴(127)을 감싸며 지나고 있다. 부유게이트(119) 측벽은 어닐링 과정에서 형성된 측벽 산화막(118)이나 유전막으로 커버되어 부유 게이트(119)와 센싱 라인(115)과 절연을 유지할 수 있다. 트렌치 저면을 이루는 기판 부분은 n형 불순물 이온주입층(121)을 이루고 있다.
이상 도4 내지 도6의 이이피롬 셀 실시예는 다음의 도7 내지 17의 공정 단면도에 나타난 과정을 통해 형성될 수 있다.
도7을 참조하면, 미도시된 소자 분리막이 형성된 기판(10)에 패드 산화막(9)과 실리콘 질화막으로 된 식각 저지막(8)이 형성된다. 식각 마스크용 제1 포토레지스트 패턴(7)이 형성되고 식각 저지막(8), 패드 산화막(9), 실리콘 기판(10)이 차례로 식각되어 기판 활성 영역의 센스 트렌지스터 영역에 트렌치(6)가 형성된다. 기판은 p형 불순물이 약하게 도핑된 p형 기판이다. 제1 포토레지스트 패턴(7)은 식각 저지막 식각 후, 패드 산화막 식각 후 혹은 트렌치(6) 형성 후에 제거된다.
도8을 참조하면, 도7에서 트렌치(6)가 형성된 기판(10)에 잔류 식각 저지막(8)과 패드 산화막(9)이 제거되고, 기판 표면 열산화를 통해 게이트 절연막(131)을 형성한다. 열산화 전후를 통해 주변회로 영역의 트랜지스터 소자 펀치 스루(punch through)를 방지하고 동작 전압을 조절하기 위한 p형 불순물 이온주입을 실시할 수 있다.
도9를 참조하면, 게이트 절연막(131)이 형성된 기판(10)에 포토레지스트막을 도포하고 포토리소그래피를 이용하여 트렌치 저면을 드러내는 제2 포토레지스트 패턴(52)을 형성한 다음 n형 불순물 이온주입을 실시한다. 따라서, n형 불순물 이온주입층(121)이 형성된다. 이때 이온주입 에너지는 게이트 절연막(131)을 투과할 정도면 충분하고 농도는 1013ions/cm2이상, 바람직하게는 1013ions/cm2의 2 내지 5배 정도의 도즈량이 적당하다.
도10을 참조하면, 게이트 절연막(131)이 형성된 기판(10)에 포토레지스트막을 도포하고 노광 현상하여 트렌치 저면의 일부를 드러내는 제3 포토레지스트 패턴(53)을 형성한 뒤 드러난 게이트 절연막(131)에 대한 식각을 실시한다. 그리고, 잔류한 제3 포토레지스트 패턴(53)을 제거한 뒤 드러난 기판에 대한 열산화를 실시하여 터널링에 적합한 얇은 절연막을 형성한다. 이때 산화막 대신 산화질화막으로 터널링 절연막을 형성할 수도 있다. 도9에 사용된 이온주입 마스크용 제2 포토레지스트 패턴(52)이 이 단계에서 제3 포토레지스트 패턴으로 사용될 수 있다. 그러나, 도9에서는 활성 영역과 소자 분리막에 걸치는 라인형 포토레지스트 패턴을 형성할 수 있고, 터널링 절연막이 형성될 영역보다 더 넓게 형성할 수 있으므로 제2 및 제3 포토레지스트 패턴은 통상 별도로 형성한다.
도11을 참조하면, 트렌치 측벽을 노출시키고, 기판 상면은 덮는 제4 포토레지스트 패턴(54)을 형성한다. 경사 이온주입을 이용하여 트렌치의 측벽을 이루는 기판 가운데 비트라인 콘택 측에 대한 고전압용 저농도 이온주입을 실시한다. 측벽에 대한 경사 이온주입을 통해 트렌치 하단 모서리까지 기판에 불순물 도핑이 이루어지려면 포토레지스트 패턴의 두께를 낮게, 가령, 1마이크로 메터 이하로 형성하는 것이 바람직하다. 고전압용 이온주입은 통상의 LDD형 트렌지스터의 저농도 영역에 비해 에너지는 60 내지 90KeV 정도로 크게 하고 도즈량은 1013이온/cm2정도로작거나 비슷하게 유지한다. 결과, 트렌치 측벽의 고전압형 n형 불순물 영역(143) 내의 불순물 농도는 통상 트렌지스터의 저농도 불순물 영역에 비해 낮게 된다.
제4 포토레지스트 패턴(54)은 도10의 제3 포토레지스트 패턴(53)을 직접 혹은 가공하여 형성할 수도 있다. 가령, 도10의 제3 포토레지스트 패턴(53)을 등방성으로 애싱하여 표면을 리세스시키면 도11의 제4 포토레지스트 패턴(54)을 얻을 수 있다. 이런 경우, 터널링 절연막(123) 형성을 위한 기판 열산화는 도11의 이온주입 이후 제4 포토레지스트 패턴(54)을 제거한 뒤 이루어지게 된다.
도12를 참조하면, 제4 포토레지스트 패턴이 제거되고, 터널링 절연막(123)을 포함하는 게이트 절연막(131)이 형성된 기판에 부유 게이트용 제1 폴리실리콘층(119')과 유전막(127')이 차례로 적층된다. 유전막은 대개 ONO막, 기타 실리콘 질화막과 실리콘 산호막의 조합으로 많이 이루어지며 유전막이 적층된 상태에서 트랜치의 중심부 공간이 채워지지 않도록 제1 폴리실리콘층(119')과 유전막(127')의 적층 두께를 조절한다.
도13을 참조하면, 부유 게이트 형성을 위한 패터닝이 이루어진다. 패터닝을 위해 적어도 트렌치 영역을 덮는 제5 포토레지스트 패턴(55)이 형성되고, 이를 식각 마스크로 이용하여 유전막, 제1 폴리실리콘층에 대한 식각이 이루어져 유전막 패턴(127)으로 커버된 부유 게이트(119)가 형성된다.
도14를 참조하면, 제5 포토레지스트 패턴이 애싱, 습식 스트리핑으로 제거되고, 부유 게이트(119) 측벽의 식각 손상을 치유하는 어닐링을 겸하여 부유 게이트의 노출된 측벽을 열산화하여 측벽 산화막(118)이 이루어진다. 제2폴리실리콘층(115')이 기판 전면에 적층된다. 제2 폴리실리콘층(115') 위에 센싱 라인과 워드 라인에 대응하는 제6 포토레지스트 패턴(56)이 형성된다.
도15를 참조하면, 이어서 식각을 통해 제2 폴리실리콘층으로 도15의 센싱 라인(115)과 워드 라인(113)이 형성된다. 센싱 라인(115)은 부유 게이트(119)의 폭보다 넓거나 좁게 형성될 수 있으나 적어도 트렌치의 잔여 공간을 채우도록 형성된다. 이때 도시되지 않지만 주변회로부의 NMOS 트랜지스터의 게이트 전극을 형성하는 패터닝이 함께 이루어지는 것이 바람직하다.
그리고, 제6 포토레스트 패턴을 제거하고, 셀 메모리 활성 영역에서 워드 라인(113) 주변의 고전압부를 드러내는 제7 포토레지스트 패턴(57)을 형성한다. 이때 제7 포토레지스트 패턴(57)은 주변부의 고전압형 NMOS 트랜지스터 형성을 고려하여 통상 형성된다. 고전압형 저농도 n형 불순물 영역(135)에 필요한 항복 전압값 형성을 위한 N형 불순물 이온주입을 실시한다. 이때 도즈량은 1013ions/cm2정도로 낮게 하며 이온주입 에너지는 60KeV 정도로 높게 한다.
메모리 장치 전체를 고려하면, 주변 회로 영역 고전압형 PMOS 트랜지스터 형성을 위한 P형 불순물 이온주입도 별도의 포토레지스트 패턴을 이용하여 N형 불순물 이온주입과 마찬가지로 이루어질 수 있다. 고전압형 저농도 n형 불순물 영역(135)에 불순물을 주입한 뒤에는 제7 포토레지스트 패턴(57)을 제거하고 적정한 접합 깊이와 농도를 얻기 위해 열확산 공정이 일반적으로 이루어진다. 열확산 공정을 통해 게이트 라인의 절단면에 대한 큐어링이 이루어질 수 있다.
도16을 참조하면, 제7 포토레지스트 패턴을 제거하고, 센싱 트랜지스터의 소오스 영역(137)을 드러내는 제8 포토레지스트 패턴(58)을 형성한다. 그리고, 저농도 N형 불순물 이온주입을 실시한다. 이때 도즈량은 3*1013ions/cm2정도로 하며 이온주입 에너지는 20KeV 정도로 낮게 한다. 메모리 장치 전체를 고려하면, 이때 주변 회로 영역에서 NMOS트랜지스터의 저농도 이온주입이 함께 이루어질 수 있다. 또한, 주변 회로 영역에서의 PMOS 트랜지스터의 저농도 이온주입에 대해서도 별도의 포토레지스트 패턴을 통해 동일한 방식으로 이루어질 수 있다.
도17을 참조하면, 저농도 이온주입이 이루어진 기판에 실리콘 질화막 등의 절연막 적층과 전면 이방성 식각을 통해 부유 게이트(119) 및 센싱 라인(115), 워드 라인(113), 도시되지 않은 주변부 게이트 패턴 측벽에 스페이서(145)를 형성한다. 그리고 제9 포토레지스트 패턴(59)을 형성하고 공통 소오스 라인(139), 콘택 영역(141) 같은 고농도 불순물 영역에 고농도 이온주입을 실시한다. 이때 도즈량은 1015ions/cm2정도로 하며 이온주입 에너지는 60 내지 90KeV 정도로 한다. 주변 회로 영역의 NMOS 트랜지스터의 소오스/드레인의 고농도 불순물 영역에 대한 이온주입도 이때 함께 이루어질 수 있다. 별도의 포토레지스트 패턴을 형성하고 PMOS 트랜지스터를 위한 P형 불순물의 고농도 이온주입도 동일 방식으로 이루어질 수 있다.
후속 공정에서 층간절연막 적층과 콘택 영역에 대한 콘택 홀 형성, 콘택 플러그 및 비트라인 형성 등이 이루어진다. 경우에 따라 콘택 영역에 대해서는 상기 실시예의 고농도 불순물 이온주입 단계에서는 불순물 이온주입이 이루어지지 않고,층간 절연막에 콘택 홀 형성 후에 이루어질 수 있다.
본 발명에 따르면, 기판에 트랜치를 형성하고 트렌치의 굴곡을 이용하여 셀 메모리의 센싱 트랜지스터에서 부유 게이트와 콘트롤 게이트 사이의 대향면을 증가시켜 상대적으로 낮은 전압에서 신뢰성 있게 프로그램 및 소거 동작을 진행시킬 수 있다.
Claims (12)
- 기판에 소자 분리막에 의해 한정되어 일방으로 형성된 활성 영역,상기 활성 영역의 일단의 상기 기판에 상기 일방과 수직한 타방으로 길게 형성된 공통 소오스 라인,상기 활성 영역의 일단에서 타단으로 가면서 센싱 라인과 교차되는 영역에 형성되는 센싱 트랜지스터, 워드 라인과 교차되는 영역에 형성되는 선택 트랜지스터, 비트라인과 교차되는 영역에 형성되는 콘택을 차례로 구비하여 이루어지는 부유 게이트형 비휘발성 메모리 장치의 메모리 셀에 있어서,상기 센싱 트랜지스터는,상기 활성 영역 일부에 형성된 트렌치의 내측면과 상기 트렌치의 주변 영역에서 기판면 위에 차례로 콘포말하게 형성된, 터널링 절연막 패턴을 포함한 게이트 절연막, 부유 게이트, 유전막 패턴과,상기 유전막 위에 형성되며 상기 센싱 라인의 일부를 이루는 콘트롤 게이트와,상기 기판면 가운데 상기 트렌치의 저면과 상기 타단측 벽면 및 상기 타단측 주변부에 불순물로 도핑되어 형성되며 상기 선택 트랜지스터의 소오스 영역과 겹치도록 형성된 드레인 영역, 상기 트렌치의 상기 일단측 벽면으로 이루어지는 채널, 상기 공통 소오스 라인과 상기 채널 사이에 위치하여 불순물로 도핑된 소오스 영역을 구비하여 이루어지는 이이피롬 메모리 셀.
- 제 1 항에 있어서,상기 터널링 절연막 패턴은 상기 트렌치의 저면 혹은 상기 트렌치의 상기 타단측 주변부에 상기 부유 게이트와 위에서 볼 때 겹치도록 형성됨을 특징으로 하는 이이피롬 메모리 셀.
- 제 1 항에 있어서,상기 터널링 절연막 패턴은 실리콘 산화막 혹은 실리콘 산화질화막으로 이루어진 것을 특징으로 하는 이이피롬 메모리 셀.
- 제 1 항에 있어서,상기 유전막은 실리콘 산화막과 실리콘 질화막을 적어도 1층 포함하는 복층막으로 이루어짐을 특징으로 하는 이이피롬 메모리 셀.
- 제 1 항에 있어서,상기 콘트롤 게이트는 상기 트렌치 내의 중심부 공간을 매립하는 형태로 이루어지는 것을 특징으로 이이피롬 메모리 셀.
- 제 1 항에 있어서,상기 센싱 라인의 형성 방향과 수직한 단면에서 상기 부유 게이트의 폭이 상기 콘트롤 게이트의 폭보다 넓게 형성됨을 특징으로 하는 이이피롬 메모리 셀.
- 기판의 센싱 트랜지스터가 형성될 활성 영역에 트렌치를 형성하는 단계,상기 트렌치 내면을 포함한 기판 전면에 턴널링 절연막을 포함한 게이트 절연막을 형성하는 단계,상기 게이트 절연막 형성 후 상기 트렌치 내측면을 덮는 제1 도전층을 콘포말하게 형성하는 단계,상기 제1 도전층 위로 콘포말하게 유전막을 형성하는 단계,상기 제1 도전층을 패터닝하여 부유 게이트를 형성하는 단계,상기 유전막 위로 제2 도전층을 적층하고 패터닝하여 워드 라인 및 센싱 라인을 형성하는 단계를 구비하여 이루어지는 이이피롬 메모리 셀 형성 방법.
- 제 7 항에 있어서,상기 제1 도전층을 패터닝하는 단계 전에 상기 유전막을 형성하는 단계가 있고,상기 제1 도전층을 패터닝하는 단계에서 상기 유전막에 대한 패터닝이 함께 이루어지고,상기 제2 도전층을 적층하기 전에 상기 부유 게이트 측벽에 대한 열산화 단계가 이루어지는 것을 특징으로 하는 이이피롬 메모리 셀 형성 방법.
- 기판의 셀 영역을 이루는 활성 영역 일부에 트렌치를 형성하는 단계,상기 트렌치가 형성된 기판에 게이트 절연막을 형성하는 단계,상기 게이트 절연막이 형성된 기판에 상기 트렌치 저면을 드러내는 이온주입 마스크를 형성하고 불순물 이온주입을 실시하는 단계,상기 트렌치 저면 혹은 트렌치 주변의 일부를 드러내는 식각 마스크를 형성하여 상기 게이트 절연막을 선택적으로 식각 제거하는 단계,상기 게이트 절연막이 제거된 부분에 터널링 절연막을 형성하는 단계,상기 트렌치의 측벽을 드러내는 이온주입 마스크를 형성하고 경사 이온주입을 통해 상기 트렌치의 한쪽 벽면을 이루는 기판에 이온주입 영역을 형성하는 단계,상기 터널링 절연막이 형성된 기판의 전면에 제1 도전막을 콘포말하게 형성하는 단계,상기 제1 도전막이 적층된 기판의 전면에 유전막을 콘포말하게 형성하는 단계,상기 트렌치 및 상기 트렌치 주변 영역을 덮는 식각 마스크를 형성하고 식각을 실시하여 유전막 패턴 및 부유 게이트를 형성하는 단계,상기 부유 게이트 측벽에 절연막을 형성하는 단계,상기 부유 게이트가 형성된 기판에 제2 도전막을 적층하는 단계,상기 제2 도전막을 패터닝하여 워드 라인과 적어도 상기 트렌치 영역에서 상기 부유 게이트를 커버하는 센싱 라인을 형성하는 단계,상기 센싱 라인 및 워드 라인이 형성된 기판의 활성 영역에 불순물 이온주입을 실시하는 단계를 구비하여 이루어지는 이이피롬 메모리 셀 형성 방법.
- 제 9 항에 있어서,상기 기판의 활성 영역에 불순물 이온주입을 실시하는 단계는,상기 워드 라인의 양측의 고전압 저농도 불순물 영역을 드러내는 이온주입 마스크를 형성하고 상대적으로 고에너지 저도즈로 이온주입을 실시하는 단계,상기 센싱 라인을 기준으로 상기 워드 라인이 형성되는 반대편에 저전압 저농도 불순물 영역을 드러내는 이온주입 마스크를 형성하고 상대적 저에너지 저도즈로 이온주입을 실시하는 단계,상기 센싱 라인, 워드 라인 및 부유 게이트로 이루어지는 패턴들 측벽에 절연막 스페이서를 형성하는 단계,공통 소오스 라인과 콘택 영역을 포함하는 고농도 불순물 영역에 상대적 고에너지 고도즈로 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 이이피롬 메모리 셀 형성 방법.
- 제 9 항에 있어서,상기 경사 이온주입은 상대적으로 고에너지 저도즈로 실시하는 것을 특징으로 하는 이이피롬 메모리 셀 형성 방법.
- 제 9 항에 있어서,상기 트렌치 저면에 대한 불순물 이온주입은 1013ions/cm2이상의 도즈량으로 이루어지는 것을 특징으로 하는 이이피롬 메모리 셀 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0046775A KR100398955B1 (ko) | 2001-08-02 | 2001-08-02 | 이이피롬 메모리 셀 및 형성 방법 |
| US10/210,446 US6744097B2 (en) | 2001-08-02 | 2002-08-01 | EEPROM memory cell and method of forming the same |
| US10/819,515 US6916711B2 (en) | 2001-08-02 | 2004-04-07 | EEPROM memory cell and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0046775A KR100398955B1 (ko) | 2001-08-02 | 2001-08-02 | 이이피롬 메모리 셀 및 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030012642A true KR20030012642A (ko) | 2003-02-12 |
| KR100398955B1 KR100398955B1 (ko) | 2003-09-19 |
Family
ID=19712811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0046775A KR100398955B1 (ko) | 2001-08-02 | 2001-08-02 | 이이피롬 메모리 셀 및 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6744097B2 (ko) |
| KR (1) | KR100398955B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562657B1 (ko) * | 2004-12-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 리세스게이트 및 그를 구비한 반도체장치의 제조 방법 |
| KR100777593B1 (ko) * | 2006-12-27 | 2007-11-16 | 동부일렉트로닉스 주식회사 | 트랜치 게이트 모스 소자 및 그 제조 방법 |
| KR100789626B1 (ko) * | 2006-12-27 | 2007-12-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100910228B1 (ko) * | 2007-09-10 | 2009-07-31 | 주식회사 하이닉스반도체 | 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005338B2 (en) * | 2002-09-19 | 2006-02-28 | Promos Technologies Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| KR100454135B1 (ko) * | 2002-10-10 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자의 형성방법 |
| GB0229217D0 (en) * | 2002-12-14 | 2003-01-22 | Koninkl Philips Electronics Nv | Vertical insulated gate transistor and manufacturing method |
| KR100454849B1 (ko) * | 2002-12-20 | 2004-11-03 | 아남반도체 주식회사 | 반도체 소자의 제조방법 |
| US7179712B2 (en) * | 2003-08-14 | 2007-02-20 | Freescale Semiconductor, Inc. | Multibit ROM cell and method therefor |
| TWI251337B (en) * | 2003-12-29 | 2006-03-11 | Powerchip Semiconductor Corp | Non-volatile memory cell and manufacturing method thereof |
| US7547945B2 (en) | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| TWI257169B (en) * | 2005-04-19 | 2006-06-21 | Powerchip Semiconductor Corp | Programmable and erasable digital switch device and manufacturing method and operating method thereof |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| US7763513B2 (en) * | 2005-09-09 | 2010-07-27 | Qimonda Ag | Integrated circuit device and method of manufacture |
| KR100885791B1 (ko) * | 2005-11-18 | 2009-02-26 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| KR100792369B1 (ko) * | 2006-01-13 | 2008-01-09 | 주식회사 하이닉스반도체 | 플래시메모리소자 및 그의 제조 방법 |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| KR100784081B1 (ko) * | 2006-04-06 | 2007-12-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| US7602001B2 (en) * | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US7589995B2 (en) | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
| KR100876957B1 (ko) * | 2006-10-20 | 2009-01-07 | 삼성전자주식회사 | 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법 |
| KR100790255B1 (ko) * | 2006-12-27 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 및 그 제조 방법 |
| KR100796505B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
| KR100836766B1 (ko) * | 2007-01-22 | 2008-06-10 | 삼성전자주식회사 | 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8859367B2 (en) | 2010-07-09 | 2014-10-14 | Micron Technology, Inc. | Gate constructions of recessed access devices and methods of forming gate constructions of recessed access devices |
| CN114068562A (zh) * | 2020-07-29 | 2022-02-18 | 联华电子股份有限公司 | 半导体存储装置以及其制作方法 |
| US20220123119A1 (en) * | 2020-10-19 | 2022-04-21 | Stmicroelectronics (Rousset) Sas | Non-volatile memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796228A (en) * | 1986-06-02 | 1989-01-03 | Texas Instruments Incorporated | Erasable electrically programmable read only memory cell using trench edge tunnelling |
| US5049515A (en) * | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| US5429970A (en) * | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
| JPH08186183A (ja) * | 1994-12-28 | 1996-07-16 | Sony Corp | 不揮発性半導体メモリ装置およびその製造方法 |
| TW351852B (en) * | 1997-10-20 | 1999-02-01 | United Semicondutor Corp | Process for manufacturing flash memory cell structure |
| US6124608A (en) * | 1997-12-18 | 2000-09-26 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device having a shallow drain region |
| KR19990055404A (ko) * | 1997-12-27 | 1999-07-15 | 구본준 | 이이피롬 셀 및 그 제조방법 |
| EP0967654A1 (en) * | 1998-06-26 | 1999-12-29 | EM Microelectronic-Marin SA | Non-volatile semiconductor memory device |
| US6118147A (en) * | 1998-07-07 | 2000-09-12 | Advanced Micro Devices, Inc. | Double density non-volatile memory cells |
-
2001
- 2001-08-02 KR KR10-2001-0046775A patent/KR100398955B1/ko not_active IP Right Cessation
-
2002
- 2002-08-01 US US10/210,446 patent/US6744097B2/en not_active Expired - Fee Related
-
2004
- 2004-04-07 US US10/819,515 patent/US6916711B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562657B1 (ko) * | 2004-12-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 리세스게이트 및 그를 구비한 반도체장치의 제조 방법 |
| KR100777593B1 (ko) * | 2006-12-27 | 2007-11-16 | 동부일렉트로닉스 주식회사 | 트랜치 게이트 모스 소자 및 그 제조 방법 |
| KR100789626B1 (ko) * | 2006-12-27 | 2007-12-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100910228B1 (ko) * | 2007-09-10 | 2009-07-31 | 주식회사 하이닉스반도체 | 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6916711B2 (en) | 2005-07-12 |
| US6744097B2 (en) | 2004-06-01 |
| US20030025151A1 (en) | 2003-02-06 |
| KR100398955B1 (ko) | 2003-09-19 |
| US20040188754A1 (en) | 2004-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100398955B1 (ko) | 이이피롬 메모리 셀 및 형성 방법 | |
| US5661054A (en) | Method of forming a non-volatile memory array | |
| KR100487532B1 (ko) | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 | |
| KR100395755B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US7518198B2 (en) | Transistor and method for manufacturing the same | |
| US6204122B1 (en) | Methods of forming nonvolatile integrated circuit memory devices having high capacitive coupling ratios | |
| US7408230B2 (en) | EEPROM device having first and second doped regions that increase an effective channel length | |
| US6316298B1 (en) | Fabrication method for a flash memory device | |
| US20120061770A1 (en) | Nonvolatile Memory Device and Method of Manufacturing the Same | |
| KR100714949B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4217409B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| KR100605508B1 (ko) | 활성영역들과 자기정렬된 부유게이트들을 갖는 플래쉬메모리 소자들 및 그 제조방법들 | |
| KR100952718B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| JP4309070B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20050167721A1 (en) | Memory cell with a vertical transistor and fabrication method thereof | |
| US20100304557A1 (en) | Method of forming flash memory device having inter-gate plug | |
| US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
| US7109084B2 (en) | Flash memory device and method for fabricating the same | |
| KR100538100B1 (ko) | 고전압 반도체 소자의 제조방법 | |
| EP1045440A1 (en) | Process of manufacture of a non volatile memory with electric continuity of the common source lines | |
| KR20030049781A (ko) | 플래시 메모리 셀 제조 방법 | |
| KR100299595B1 (ko) | 분할게이트플레쉬메모리셀구조 | |
| JP2024061590A (ja) | フラッシュメモリおよびその製造方法 | |
| KR20040010445A (ko) | 고전압 모오스 트랜지스터의 구조 및 그 제조방법 | |
| KR100908545B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080904 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |