KR100836766B1 - 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 - Google Patents

고전압 반도체 소자의 제조방법 및 이를 이용한 고전압반도체 소자 Download PDF

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Abstract

본 발명의 고전압 반도체 소자는 트렌치를 포함하여 반도체 기판상에 열 산화막을 형성한 후, 상기 열 산화막 상에 CVD 산화막을 형성하고 상기 CVD 산화막 및 상기 열 산화막을 서로 다른 선택비로 식각하여 측벽이 경사진 게이트 절연막 및 소자 분리 패턴을 형성함으로써 간단한 공정으로 충분히 두꺼운 게이트 절연막 및 소자 분리 패턴을 동시에 형성할 수 있고, 고전압이 인가되었을 때 소자가 열화되는 것을 방지할 수 있다.
고전압 반도체 소자, 게이트 절연막, 열 산화막, CVD 산화막, 불순물 농도 구배

Description

고전압 반도체 소자의 제조방법 및 이를 이용한 고전압 반도체 소자{METHOD OF MANUFACTURING HIGH VOLTAGE SEMICONDUCTOR DEVICE AND THE HIGH VOLTAGE SEMICONDUCTOR DEVICE USING THE SAME}
도 1a 내지 1h는 본 발명의 일 실시예에 따른 고전압 반도체 소자의 제조방법 및 상기 고전압 반도체 소자를 나타내는 단면도들이다.
도 2a 및 2b는 본 발명의 다른 실시예에 따른 고전압 반도체 소자의 제조방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 하부 실리콘 기판
103 : 매몰 절연막 105 : 단결정 실리콘막
110 : p형 드리프트 영역 112 : n형 웰 영역
120 : 열 산화막 120a : 열 산화막 패턴
123 : 하드 마스크 패턴 125 : 제1 포토레지스트 패턴
130 : 딥 트렌치 135 : CVD 산화막
135a : CVD 산화막 패턴 140 : 폴리실리콘막
145 : 폴리실리콘 패턴 150 : 제2 포토레지스트 패턴
160 : 게이트 절연막 165 : 게이트 산화막
170 : 소자 분리 패턴 180 : 게이트 전극
본 발명은 반도체 소자의 제조방법 및 이를 이용한 반도체 소자에 관한 것으로 더욱 상세하게는 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압 반도체 소자에 관한 것이다.
평판 디스플레이(plat panel display)의 구동(drive), 자동차, OA(office automation) 및 주변기기, 및 모터 구동을 위한 LSI(large-scale integrated circuit)는 고전압(high voltage) 소자 및 저전압(low voltage) 소자를 한 칩 내에 포함한다. 이때, 상기 고전압 반도체 소자는 수십 V 또는 100 V 이상의 높은 항복 전압(breakdown voltage)을 갖는다.
일반적으로 고전압 반도체 소자는 SOI(silicon on insulator) 기판에 형성된다. 상기 SOI 기판은 실리콘 기판상에 매립절연막 및 단결정 실리콘막을 적층하여 형성되며, 상기 고전압 반도체 소자가 형성된 영역은 깊은 트렌치(deep trench) 격리막(isolation)에 의해 상기 저전압 반도체 소자가 형성된 영역과 분리될 수 있다.
상기 고전압 반도체 소자가 형성된 영역에 서로 다른 전기적 특성을 갖는 불순물(dopant)이 주입되어, 드리프트 영역 및 P 웰 영역과 같은 불순물 영역들이 정의된다. 상기 불순물 영역들은 상기 고전압 반도체 소자의 동작을 위해, 상기 기판 표면으로부터 특정 프로파일을 갖는 농도 분포를 갖는다. 이때, 상기 트렌치는 상기 고전압 반도체 소자 및 저전압 반도체 소자의 불순물 영역들을 격리하기 위해 충분히 깊게 형성된다. 예컨대, 상기 SOI 기판에서 상기 트렌치 깊이는 상기 단결정 실리콘막의 두께와 동일할 수 있다.
상기 항복 전압은 고전압 반도체 소자의 특성을 향상시키기 위한 평가 요소 중 하나이다. 상기 항복 전압은 주어진 전압 범위 내에서 항복(breakdown)이 발생하지 않도록 알맞게 조절하여야 한다. 상기 항복전압은 수평형 고전압 반도체 소자의 필드 플레이트(field plate)의 길이 또는 드리프트 영역(drift region)의 길이 또는/및 깊이를 조절함으로써 최적화될 수 있다.
p 드리프트 영역의 깊이 및 불순물의 농도에 따라 수직방향의 항복전압 값이 결정될 수 있고, 드레인에서 소스까지의 거리에 따라 수평방향의 항복전압 값이 결정될 수 있다. 상기 드리프트 영역의 불순물 농도는 전력소자의 온 저항값과 밀접한 관계가 있다. 예컨대, 상기 드리프트 영역의 불순물 농도가 낮을 때, 상기 드레인 가장자리에서 항복현상이 일어나며, 불순물 농도가 높을 때 게이트 전극 가장자리에서 항복현상이 발생한다.
고전압 반도체 소자와 저전압 반도체 소자는 그 구조 및 제조방법이 다르다. 예컨대, 상기 고전압 반도체 소자의 게이트 절연막은 상기 저전압 반도체 소자의 게이트 절연막보다 두껍게 형성될 수 있다. 상기 고전압 반도체 소자의 경우, 게이트 전극에 고전압이 인가되므로 게이트 절연막이 얇으면 쉽게 파괴될 수 있다. 따라서, 높은 전압에 견딜 수 있도록 하기 위해 상기 고전압 반도체 소자의 게이트 절연막 두께는 상기 저전압 반도체 소자의 게이트 절연막보다 두껍게 형성된다.
상기 게이트 절연막은 통상적으로 열산화(thermal oxidation) 공정에 의해 형성될 수 있다. 따라서, 상기 고전압 반도체 소자의 두꺼운 게이트 절연막을 형성하기 위해, 상기 기판이 열처리되면 장시간 고온에서 이미 주입된 불순물의 농도 프로파일이 변형될 수 있다. 다시 말해, 상기 열산화 공정에 의해, 상기 기판 표면으로부터 하부로 불순물이 확산하여 상기 불순물 영역이 재분포될 수 있다. 결과적으로, 상기 불순물 농도의 프로파일이 변형될 수 있다. 상기 불순물 농도의 프로파일에 따라 고전압 반도체 소자의 항복 전압이 달라지므로, 설계 단계에서 예측된 반도체 소자의 특성이 나타나지 않을 수 있다. 즉, 반도체 소자의 신뢰성이 저하되고, 공정 수율이 저하될 수 있다.
상기 고전압 반도체 소자의 게이트 절연막은 두껍게 형성되므로 전압이 인가될 때, 전기장이 상기 게이트 절연막의 모서리 부분에 집중되어 소자가 열화될 수 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 단순한 공정에 의해서 소자의 특성이 개선된 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압 반도체 소자를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 고전압 반도체 소자의 제조방법은 반도체 기판을 열산화시켜 열 산화막을 형성하는 단계, 상기 열 산화막 상에 균일하 게 CVD 산화막을 형성하는 단계, 상기 CVD 산화막 상에 게이트 마스크 패턴을 형성하는 단계, 상기 게이트 마스크 패턴을 이용하여 반도체 기판의 일부 영역이 노출되도록 상기 CVD 산화막 및 상기 열 산화막을 식각률이 다르게 식각하여, 측벽이 경사진 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함한다.
상기 반도체 기판에 불순물 영역이 정의되어 있을 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 매몰 절연막 및 반도체막을 포함하는 SOI 기판일 수 있다.
다른 실시예에 따르면, 상기 CVD 산화막을 형성하는 단계 전에, 상기 열 산화막 및 상기 반도체막의 일부 영역을 식각하여 트렌치를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 트렌치 형성방법은 상기 열 산화막 상에 마스크 절연막을 형성하는 단계, 상기 마스크 절연막상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 마스크 절연막 및 열 산화막을 식각하여 트렌치 마스크 패턴을 형성하는 단계 및 상기 트렌치 마스크 패턴을 이용하여 상기 매몰 절연막이 노출되도록 상기 반도체막을 식각하는 단계를 포함한다.
또 다른 실시예에 따르면, 상기 CVD 산화막은 상기 트렌치의 저면, 측벽 및 상기 열 산화막 상에 형성될 수 있다.
또 다른 실시예에 따르면, 상기 CVD 산화막이 형성된 트렌치 내부를 절연물질로 매립하는 단계를 더 포함할 수 있다. 상기 절연물질은 폴리실리콘일 수 있다. 상기 트렌치를 절연물질로 매립하는 단계는 상기 트렌치를 채우도록 반도체 기판상 에 폴리실리콘막을 형성하는 단계 및 상기 CVD 산화막이 노출되도록 상기 폴리실리콘막을 평탄화하여 폴리실리콘 패턴을 형성하는 단계를 포함할 수 있다. 이때, 상기 게이트 마스크 패턴은 상기 폴리실리콘 패턴을 덮고, 상기 게이트 절연막을 형성하는 단계는 상기 폴리실리콘 패턴을 포함하는 소자 분리 패턴을 형성하는 단계와 동시에 수행될 수 있다.
또 다른 실시예에 따르면, 상기 게이트 전극은 상기 게이트 절연막 상부면 및 상기 반도체 기판에 걸쳐 형성될 수 있다.
또 다른 실시예에 따르면, 상기 폴리실리콘 패턴 상부를 덮는 캡핑산화막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 고전압 반도체 소자 매몰 절연막 및 반도체막을 포함하는 반도체 기판, 상기 반도체 기판의 평평한 상부면과 동일한 높이의 하부면을 가지고, 열 산화막 패턴 및 CVD 산화막 패턴이 적층되고 측벽이 경사진 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함한다.
일 실시예에 따르면, 상기 게이트 절연막과 이격되고, 상기 반도체 기판의 표면으로부터 상기 매몰 절연막까지 상기 반도체막을 관통하며, CVD 산화막 패턴 및 폴리실리콘 패턴을 포함하는 소자 분리 패턴을 더 포함할 수 있다.
다른 실시예에 따르면, 상기 소자 분리 패턴은 상기 반도체 기판 상부로 돌출된 부분을 가지고 상기 돌출된 부분의 측벽이 경사질 수 있다. 이때, 상기 게이트 절연막의 단면은 등변 사다리꼴일 수 있다.
또 다른 실시예에 따르면, 상기 게이트 전극은 상기 게이트 절연막 상부면 및 상기 반도체 기판의 프로파일을 따라 단차를 가질 수 있다.
또 다른 실시예에 따르면, 상기 소자 분리 패턴의 상부면에 캡핑산화막을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 1h를 참조하여, 본 발명의 일 실시예에 따른 고전압 반도체 소자의 제조방법이 설명된다.
도 1a를 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 SOI(Silicon on Insulator) 기판일 수 있다. 상기 반도체 기판(100)은 하부 실리콘 기판(101), 상기 하부 실리콘 기판(101)상의 매몰 절연막(103) 및 상기 매몰 절연막(103) 상의 제1 두께(A)를 갖는 단결정 실리콘막(105)을 포함할 수 있다.
상기 반도체 기판(100)에 마스크 패턴(미도시)을 사용하여 불순물이 주입됨으로써 불순물 영역들이 정의된다. 상기 불순물 주입은 이온 주입법(ion implantation:IIP)에 의할 수 있다.
예컨대, 불순물 주입은 서로 다른 불순물을 순차적으로 주입시키는 복수의 단계를 포함할 수 있다. 상기 불순물 주입에 의해 상기 단결정 실리콘막에 상기 반도체 기판으로부터 소정 깊이를 갖는 p형 드리프트 영역(drift region)(110)이 형성될 수 있다. 또한, 상기 p형 드리프트 영역(110)과 경계진 n형 웰 영역(112)이 형성될 수 있다.
상기 드리프트 영역(110) 및 상기 n형 웰 영역(112)은 각각 상기 반도체 기판 표면으로부터 일정 형태를 갖는 불순물 농도 구배(profile)를 가질 수 있다. 상기 n형 웰 영역(112) 및 상기 p형 드리프트 영역(110)에 의해 고전압 반도체 소자의 항복전압(breakdown voltage)이 조절될 수 있다. 즉, 상기 불순물 농도 및 깊이에 따라 항복전압이 결정될 수 있다. 뿐만 아니라, 상기 p형 드리프트 영역에서 불순물의 농도는 고전압 반도체 소자의 온 저항값과 밀접한 관계가 있다. 예컨대, 상기 p형 드리프트 영역의 불순물 농도가 낮으면 드레인 가장자리에서 항복현상이 발생하며 불순물 농도가 높으면 게이트 가장자리에서 항복현상이 발생할 수 있다. 따라서, 상기 고전압 반도체 소자의 불순물 영역들에서 불순물의 농도 구배는 초기에 설정된 대로 유지되어야 한다. 그러나, 상기 고전압 반도체 소자의 제조공정 중에, 고온에서 장시간 진행되는 열공정에 의해 불순물의 재분포(redistribution)가 일어날 수 있다.
도 1b를 참조하면, 상기 반도체 기판(100)상에 열 산화막(thermal oxide)(120)이 형성된다. 상기 열 산화막(120)은 상기 반도체 기판(100)을 열처리하여 형성될 수 있다.
예컨대, 상기 반도체 기판(100)이 퍼니스(furnace)로 제공된 후, 산화 분위기에 노출된다. 초기 단계(linear stage) 동안, 산소 원자들이 상기 반도체 기판의 실리콘 원자와 결합함으로써 열 산화막(120)이 형성된다. 약 500Å 두께의 열 산화막이 상기 반도체 기판에 성장되면, 산소 원자들은 더 이상 상기 반도체 기판(100)과 직접 접촉하기 어렵다. 그러나, 미반응의 산소 원자들이 상기 열 산화막으로 침투하여 상기 반도체 기판에 도달함으로써 지속적으로 열 산화막이 성장하게 된다. 그러나, 상기 열 산화막의 성장속도는 느리다.
상기 열 산화막(120)은 상기 반도체 기판(100)의 표면으로부터 상부로 성장하는 동시에 상기 반도체 기판(100)의 내부로도 성장한다. 결과적으로, 상기 열 산화막(120)이 완성되면, 상기 반도체 기판(100)의 표면은 리세스된다. 다시 말해, 상기 단결정 실리콘막(105)은 제1 두께(A) 보다 얇은 제2 두께(B)를 갖게 된다. 이때, 상기 단결정 실리콘막(105)에 이미 정의된 불순물의 농도 구배가 변화될 수 있다. 따라서, 초기에 정의된 불순물 농도 구배가 변화하지 않도록 온도 및 시간을 조절하여, 일반적인 열 산화막보다 얇은 열 산화막이 형성된다.
예컨대, 상기 열 산화막의 두께는 약 3000Å이하인 것이 바람직하다. 불순물의 농도 구배는 반도체 기판 표면으로부터 소정 깊이까지 일정 모양으로 형성된다. 상기 드리프트 영역의 깊이는 매우 깊으므로 상기 반도체 기판 표면에 얇게 상기 열 산화막이 형성되면 상기 불순물의 농도 구배에 큰 영향이 없을 수 있다. 열 산화막의 두께를 얇게 형성하는 것은 비교적 낮은 온도에서 단 시간 동안 수행될 수 있으므로, 불순물의 농도 구배 변화가 없을 수 있다. 따라서, 최초의 불순물 영역 의 프로파일과 비교하여 농도 구배 변화가 무시될 수 있다.
상기 불순물 영역 및 열 산화막은 공정 순서를 달리하여 형성될 수 있다.
이하, 도 2a 및 2b를 참조하여, 본 발명의 다른 실시예에 따른 불순물 영역 및 열 산화막 형성방법이 도 1a 및 1b와 다른 부분을 중심으로 설명된다.
도 2a를 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 하부 실리콘 기판(101), 상기 하부 실리콘 기판(101)상의 매몰 절연막(103) 및 상기 매몰 절연막(103) 상의 제1 두께(미도시)를 갖는 단결정 실리콘막(105)을 포함한다.
상기 반도체 기판(100)상에 열 산화막(thermal oxide)(120)이 형성된다. 상기 열 산화막(120)은 상기 반도체 기판(100)을 열처리하여 형성될 수 있다. 상기 열 산화막(120)은 상기 반도체 기판(100)의 표면으로부터 상부로 성장하는 동시에 상기 반도체 기판(100)의 내부로도 성장한다. 결과적으로, 상기 열 산화막(120)이 완성되면, 상기 반도체 기판(100)의 표면은 리세스되어 상기 단결정 실리콘막(105)은 제2 두께(B)를 갖는다. 그러나, 상기 반도체 기판에 불순물 영역이 정의되어 있지 않아 불순물 농도 구배에 영향을 미칠 염려는 없다. 예컨대, 상기 열 산화막의 두께가 약 3000Å을 초과하면 IIP 공정의 에너지 조절이 어려우므로상기 열 산화막의 두께는 약 3000Å이하인 것이 바람직하다.
도 2b를 참조하면, 상기 반도체 기판(100)에 불순물이 주입됨으로써 불순물 영역들이 정의된다. 상기 불순물 주입은 이온 주입법(ion implantation:IIP)에 의할 수 있다. 상기 반도체 기판(100)에 상기 열 산화막(120)이 형성되어 있으므로, 상기 열 산화막(120)이 형성되어 있지 않은 경우와 비교하여 상대적으로 높은 에너지에서 이온이 상기 반도체 기판으로 주입된다.
상기 불순물 주입에 의해 상기 단결정 실리콘막에 상기 반도체 기판으로부터 소정 깊이를 갖는 p형 드리프트 영역(drift region)(110) 및 n형 웰 영역(112)이 형성될 수 있다. 상기 드리프트 영역(110) 및 상기 n형 웰 영역(112)은 각각 상기 반도체 기판 표면으로부터 일정 형태를 갖는 불순물 농도 구배(profile)를 갖는다.
이하, 도 2b 또는 1b에 따라 형성된 결과물에 대해 하기 공정이 진행된다.
도 1c를 참조하면, 상기 열 산화막(120)상에 하드 마스크막(미도시)이 형성된다. 상기 하드 마스크막은 단일층, 또는 복층일 수 있다. 예컨대, 상기 하드 마스크막은 실리콘질화막(SiN) 및 산화막의 복층일 수 있다. 이때, 상기 산화막은 PECVD(plasma enhanced chemical vapor deposition) 산화막일 수 있다.
상기 하드 마스크막 상에 제1 포토레지스트막(미도시)이 형성된다. 상기 제1 포토레지스트막은 노광 및 현상 공정에 의해 패터닝되어 제1 포토레지스트 패턴(125)이 형성된다. 상기 제1 포토레지스트 패턴(125)을 이용하여 상기 하드 마스크막을 식각함으로써 하드 마스크 패턴(123)이 형성된다.
상기 하드 마스크 패턴(123)을 이용하여 상기 단결정 실리콘막의 표면(105)이 노출되도록 상기 열 산화막(120)을 일부 식각한다. 상기 제1 포토레지스트 패턴(125)은 통상의 애싱 공정에 의해 제거될 수 있다.
도 1d를 참조하면, 상기 하드 마스크 패턴(123)을 이용하여 상기 단결정 실리콘막(105)의 일부 영역을 상기 매몰 절연막(103)이 노출되도록 식각함으로써 딥 트렌치(130)가 형성된다.
이후, 상기 하드 마스크 패턴(123)이 제거된다. 이때, 상기 하드 마스크 패턴(123)이 산화물을 포함하는 경우, 상기 딥 트렌치(130) 주위의 상기 열 산화막(120)이 일부 식각될 수 있다.
도 1e를 참조하면, 상기 딥 트렌치(130)를 포함하여 상기 열 산화막(120)상에 CVD(Chemical Vapor Deposition) 산화막(135)이 형성된다. 상기 CVD 산화막(135)은 상기 딥 트렌치(130)의 저면 및 측벽에 균일하게 형성된다. 상기 CVD 산화막(135)은 소오스 기체를 기판 표면에서 반응시킴으로써 형성된다. 따라서, 통상의 열 산화막(120)과 달리 상기 반도체 기판(100)의 외부로만 산화막이 형성되므로, 상기 반도체 기판(100)에 형성되어 있는 불순물 농도 구배에 영향을 미치지 않는다. 즉, 상기 CVD 산화막을 이용하여 충분히 두꺼운 절연막이 형성될 수 있다. 예컨대, 상기 CVD 산화막(135) 및 상기 열 산화막(120)의 전체 두께는 수천Å 이상일 수 있다.
상기 CVD 산화막(135)상에 절연막이 형성된다. 상기 절연막은 갭필 능력이 우수한 폴리실리콘을 포함하는 폴리실리콘막(140)일 수 있다.
도 1f를 참조하면, 상기 폴리실리콘막(140)은 평탄화되어 상기 딥 트렌치(130)를 매립하는 폴리실리콘 패턴(145)이 형성된다. 상기 평탄화는 에치백 공정 또는 화학적 기계적 연마 공정(chemical mechanical polishing:CMP)에 의해 수행될 수 있다.
이때, 상기 딥 트렌치 내의 상기 폴리실리콘 패턴(145)의 중앙 부분이 리세 스된 형태일 수 있다. 상기 폴리실리콘막(140)이 형성될 때, 상기 딥 트렌치에 의해 발생된 단차에 의해 상기 딥 트렌치의 폴리실리콘막의 중앙 부분이 주위보다 낮을 수 있다. 따라서, 후속에 상기 폴리실리콘막을 평탄화하더라도, 상기 딥 트렌치의 상기 폴리실리콘 패턴의 중앙부분이 주위의 CVD 산화막보다 낮아 질 수 있다. 이를 대비하여, 상기 폴리실리콘 패턴상에 캡핑 산화막(146)이 더 구비될 수 있다. 일반적으로 상기 캡핑 산화막(146)은 열 공정에 의해 형성될 수 있으나, 상기 열 산화막(120) 및 상기 CVD 산화막(135)이 매우 두껍우므로 상기 불순물 영역의 농도 구배에 영향을 미치지 않을 수 있다.
상기 폴리실리콘 패턴(145) 및 상기 CVD 산화막(135) 상에 제2 포토레지스트막(미도시)이 형성된다. 상기 제2 포토레지스트막은 통상의 사진 식각 공정에 의해 패터닝되어 제2 포토레지스트 패턴(150)이 형성된다.
도 1g를 참조하면, 상기 제2 포토레지스트 패턴(150)을 이용하여 노출된 상기 CVD 산화막(135) 및 상기 열 산화막(120)을 상기 반도체 기판(100)이 노출되도록 식각함으로써 게이트 절연막(160) 및 소자 분리 패턴(170)이 동시에 형성된다. 따라서, 게이트 절연막 및 소자 분리 패턴이 하나의 포토레지스트 패턴(150)에 의해 형성될 수 있다.
이때, 상기 열 산화막은 상기 CVD 산화막에 비해 더 치밀하다. 즉, 상기 CVD 산화막 및 상기 열 산화막은 그 막의 특성이 서로 다르므로 동일 식각 공정에 대해 서로 다른 선택비를 갖는다. 따라서, 상기 CVD 산화막 및 상기 열 산화막을 동일 공정에 의해 식각하면 상기 게이트 절연막(160) 및 상기 소자 분리 패턴(170)의 측 벽이 경사질 수 있다.
도 1h를 참조하면, 상기 제2 포토레지스트 패턴(150)이 제거된다. 상기 게이트 절연막(160) 상에 게이트 전극(180)이 형성될 수 있다. 상기 게이트 전극(180)은 상기 게이트 절연막(160) 및 상기 반도체 기판(105)에 걸쳐 형성될 수 있다. 이때 상기 반도체 기판(105) 및 상기 게이트 전극(180) 사이에 게이트 산화막(165)이 개재된다.
이하, 도 1h를 참조하여, 본 발명의 일 실시예에 따른 고전압 반도체 소자가 설명된다.
도 1h를 참조하면, 반도체 기판(100)은 매몰 절연막(103) 및 단결정 실리콘막(105)을 포함하는 SOI(Silicon on Insulator) 기판일 수 있다. 이때, 상기 반도체 기판(100)은 하부 실리콘 기판(101)상에 매몰 절연막(103) 및 단결정 실리콘막(105)이 적층된 형태이다. 상기 반도체 기판에는 p형 드리프트 영역(110) 및 n형 웰 영역(112)이 정의되어 있다.
상기 반도체 기판(100)상에 상기 반도체 기판(100)의 평평한 상부면과 동일한 높이의 하부면을 갖는 수천Å 이상의 두께를 갖는 게이트 절연막(160)이 구비된다. 상기 게이트 절연막(160)의 하부면은 상기 반도체 기판(100)의 상부면과 맞닿는다. 상기 게이트 절연막(160)은 열 산화막 패턴(120a) 및 CVD 산화막 패턴(135a)이 적층되고 측벽이 경사진 형태이다. 예컨대, 상기 게이트 절연막(160)의 단면은 등변 사다리꼴일 수 있다. 따라서, 상기 게이트 절연막(160)의 상부면과 상기 반도 체 기판(100)의 상부면은 평행하게 연장될 수 있다.
상기 반도체 기판(100)에는 상기 게이트 절연막(160)과 이격되어 소자 분리 패턴(170)이 구비될 수 있다. 상기 소자 분리 패턴(170)은 상기 반도체 기판(100)의 표면으로부터 상기 매몰 절연막(103)까지 상기 단결정 실리콘막(105)을 관통하는 부분 및 상기 반도체 기판(100) 상부로 돌출된 부분을 포함한다. 상기 소자 분리 패턴(170) 중 상기 단결정 실리콘막(105)을 관통하는 부분은 외부가 CVD 산화막 패턴(135a)이고 내부는 폴리실리콘 패턴(145)일 수 있다. 상기 소자 분리 패턴(170) 중 상기 반도체 기판(100) 상부로 돌출된 부분은 중심에 상기 폴리실리콘 패턴(145)을 포함하고 주위에 상기 열 산화막 패턴(120a) 및 상기 CVD 산화막 패턴(135a)이 적층된 형태이다. 이때, 상기 돌출된 부분의 측벽은 상기 게이트 절연막(160)과 같이 경사진 형태이다. 상기 돌출된 부분의 높이는 상기 게이트 절연막(160)의 두께와 같을 수 있다.
이때, 상기 폴리실리콘 패턴(145)의 중앙 부분이 리세스된 형태일 경우, 상기 폴리실리콘 패턴(145)의 상부면에 캡필 절연막(146)이 더 구비될 수 있다.
상기 게이트 절연막(160) 및 반도체 기판(100)의 표면에 걸쳐 게이트 전극(180)이 구비된다. 따라서, 상기 게이트 전극(180)은 상기 게이트 절연막(160) 상부면 및 상기 반도체 기판(100)의 프로파일을 따라 단차를 갖는다. 상기 게이트 전극(180) 및 상기 반도체 기판(100) 사이에 게이트 산화막(165)이 더 구비될 수 있다.
본 발명의 고전압 반도체 소자의 제조방법 및 이를 이용한 고전압 반도체 소자에 의하면, 트렌치가 형성된 반도체 기판상에 열 산화막을 형성한 후, 상기 열 산화막 상에 CVD 산화막을 형성하여 충분히 두꺼운 게이트 절연막이 형성된다. 상기 게이트 절연막이 열 공정에 의해서만 형성되는 것이 아니므로 반도체 기판의 불순물 영역의 불순물 농도 구배가 변화되는 것이 방지될 수 있다. 동일 마스크를 이용하여 상기 CVD 산화막 및 상기 열 산화막을 서로 다른 선택비로 식각하여 측벽이 경사진 게이트 절연막 및 소자 분리 패턴이 간단한 공정으로 동시에 형성될 수 있다. 따라서, 상기 게이트 절연막의 모서리 부분으로 고전압이 인가되었을 때 소자가 열화되는 것이 방지될 수 있다.

Claims (18)

  1. 반도체 기판을 열산화시켜 열 산화막을 형성하는 단계;
    상기 열 산화막 상에 균일하게 CVD 산화막을 형성하는 단계;
    상기 CVD 산화막 상에 게이트 마스크 패턴을 형성하는 단계;
    상기 게이트 마스크 패턴을 이용하여 반도체 기판의 일부 영역이 노출되도록 상기 CVD 산화막 및 상기 열 산화막을 식각률이 다르게 식각하여, 측벽이 경사진 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하는 고전압 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 매몰 절연막 및 반도체막을 포함하는 SOI 기판인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 CVD 산화막을 형성하는 단계 전에, 상기 열 산화막 및 상기 반도체막의 일부 영역을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 트렌치 형성방법은:
    상기 열 산화막 상에 마스크 절연막을 형성하는 단계;
    상기 마스크 절연막상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 마스크 절연막 및 열 산화막을 식각하여 트렌치 마스크 패턴을 형성하는 단계; 및
    상기 트렌치 마스크 패턴을 이용하여 상기 매몰 절연막이 노출되도록 상기 반도체막을 식각하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 CVD 산화막은 상기 트렌치의 저면, 측벽 및 상기 열 산화막 상에 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 CVD 산화막이 형성된 트렌치 내부를 절연물질로 매립하는 단계를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 절연물질은 폴리실리콘인 것을 특징으로 하는 고전압 반도체 소자의 제 조방법.
  8. 제 7 항에 있어서,
    상기 트렌치를 절연물질로 매립하는 단계는:
    상기 트렌치를 채우도록 반도체 기판상에 폴리실리콘막을 형성하는 단계; 및
    상기 CVD 산화막이 노출되도록 상기 폴리실리콘막을 평탄화하여 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 마스크 패턴은 상기 폴리실리콘 패턴을 덮고, 상기 게이트 절연막을 형성하는 단계는 상기 폴리실리콘 패턴을 포함하는 소자 분리 패턴을 형성하는 단계와 동시에 수행되는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막 상부면 및 상기 반도체 기판에 걸쳐 형성되는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 폴리실리콘 패턴 상부를 덮는 캡핑산화막을 형성하는 단계를 더 포함하 는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  12. 제 1 항 내지 11 항 중 어느 한 항에 있어서,
    상기 반도체 기판에 불순물 영역이 정의되어 있는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  13. 매몰 절연막 및 반도체막을 포함하는 반도체 기판;
    상기 반도체 기판의 평평한 상부면과 동일한 높이의 하부면을 가지고, 열 산화막 패턴 및 CVD 산화막 패턴이 적층되고 측벽이 경사진 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극을 포함하는 고전압 반도체 소자.
  14. 제 13 항에 있어서,
    상기 게이트 절연막과 이격되고, 상기 반도체 기판의 표면으로부터 상기 매몰 절연막까지 상기 반도체막을 관통하며, CVD 산화막 패턴 및 폴리실리콘 패턴을 포함하는 소자 분리 패턴을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  15. 제 14 항에 있어서,
    상기 소자 분리 패턴은 상기 반도체 기판 상부로 돌출된 부분을 가지고 상기 돌출된 부분의 측벽이 경사진 것을 특징으로 하는 고전압 반도체 소자.
  16. 제 13 항에 있어서,
    상기 게이트 절연막의 단면은 등변 사다리꼴인 것을 특징으로 하는 고전압 반도체 소자.
  17. 제 13 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막 상부면 및 상기 반도체 기판의 프로파일을 따라 단차를 갖는 것을 특징으로 하는 고전압 반도체 소자.
  18. 제 14 항에 있어서,
    상기 소자 분리 패턴의 상부면에 캡핑산화막을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
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