JP2009238980A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009238980A JP2009238980A JP2008082356A JP2008082356A JP2009238980A JP 2009238980 A JP2009238980 A JP 2009238980A JP 2008082356 A JP2008082356 A JP 2008082356A JP 2008082356 A JP2008082356 A JP 2008082356A JP 2009238980 A JP2009238980 A JP 2009238980A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- insulating film
- region
- semiconductor layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Abstract
【課題】
誘電体分離型半導体装置において、高耐圧素子の特性を損なわずにサブミクロン領域の微細MOSトランジスタを実現する実用化に有効な構造を提案する。
【解決手段】
SOI基板の活性層に形成された深い分離溝の側壁酸化膜を活性層表面に延在して形成することでゲート用多結晶シリコンの絶対段差を大幅に低減させ微細加工を可能とし、素子分離溝近傍に配置される電極は上記の溝側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜でシリコン表面と分離され、高耐圧素子の絶縁破壊を回避できる。
【選択図】図2
誘電体分離型半導体装置において、高耐圧素子の特性を損なわずにサブミクロン領域の微細MOSトランジスタを実現する実用化に有効な構造を提案する。
【解決手段】
SOI基板の活性層に形成された深い分離溝の側壁酸化膜を活性層表面に延在して形成することでゲート用多結晶シリコンの絶対段差を大幅に低減させ微細加工を可能とし、素子分離溝近傍に配置される電極は上記の溝側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜でシリコン表面と分離され、高耐圧素子の絶縁破壊を回避できる。
【選択図】図2
Description
本発明は、素子間絶縁に誘電体分離構造を用いる半導体装置及びその製造方法に関する。
モータ制御用の半導体装置ではそれぞれの素子をシリコン酸化膜などの誘電体材料で取り囲み素子間及び素子と基板との間を高電圧で絶縁分離させ、高耐圧素子,大電流出力回路、及び中耐圧,低耐圧のロジック回路が集積化された誘電体分離型の半導体装置が提案されている。
ここで、上記の誘電体分離型半導体装置においてその構成素子の一つである高耐圧MOSの従来例として特許文献1に開示される断面図を図9に示す。図9において、MOSの各機能領域は形成される低不純物濃度領域のシリコン活性層15に形成されている。この中にn+型の高不純物濃度のソース領域12,ゲート電極2,p+型の高不純物濃度のドレイン領域32,p型不純物領域でチャネルが形成される領域13、等の機能領域が形成されている。この構成でシリコン支持基板5,第1のシリコン酸化膜6,第2の酸化膜105,多結晶シリコン104,n+型高不純物濃度領域9を示している。そして、シリコン酸化膜6,105により上記MOSが形成されている低不純物濃度のn型のシリコン活性層15が周囲の半導体領域から電気的に絶縁分離される。ここで、酸化膜50の上に配置された多結晶シリコン201はゲート電極2と同一部材で構成され配線として機能している。
図9に示されている従来のMOS構造では、多結晶シリコンゲート電極2および201の下に配置される酸化膜50を厚く形成しなければ高耐圧素子として動作できない。この点を以下に述べる。高耐圧MOS素子のドレイン領域は低濃度領域のシリコン活性層15とその周囲を囲むn+型の高不純物濃度層9,110で構成される。n+型の高不純物濃度層110は素子が動作する時点では装置の最も高い電位に上昇する。一方酸化膜を介してその上に配置されるポリシリコン配線201はグランド電位から高電圧までそれぞれの電位で動作できなければならない。このためMOSのドレインを構成する高不純物濃度層110とその上に配置される多結晶シリコン層とは高電圧が印加されても必要な絶縁耐圧が確保されなければならない。このため酸化膜50は充分な厚さを有する必要がある。一例として素子の定格阻止電圧が500Vとすれば、500Vの絶縁耐圧を補償するため、その膜厚は少なくとも3μmより厚い設計となる。
しかし、多結晶シリコンゲート電極の下に配置される酸化膜50の厚さが数μmと厚い場合、以下に述べる重大な欠点を有する。ここでtpを図中に示す量とし、多結晶シリコンゲート電極が配置される面において再下面と再上面との高さの相違量として定義する。図9の従来構造の場合では、tpはシリコン主表面と酸化膜50の上面51との高さの相違量とほぼ一致する。実際の素子ではゲート酸化膜を介して多結晶シリコンゲート電極が設置されるが一般にゲート酸化膜は薄く、70nm以下であるためμmオーダに対して無視できる厚さである。以後の記述においても特にことわらないかぎりゲート酸化膜の厚さの絶縁耐圧への寄与は無いものとしてその厚みは言及しないこととする。
tpは、500Vクラスの高耐圧素子の場合、酸化膜が3μm以上となるためその1/2にあたる1.5μm以上の段差量である。tpは、多結晶シリコンゲート電極をホトリソ技術で加工形成するときの限界寸法値を決定する重要な因子であり、上記の1.5μmの段差の場合では、ゲートの最小加工寸法はせいぜい3μm程度である。
このように、図9の従来構造では酸化膜が厚くtpが大きいため多結晶シリコンゲート電極の最小値が小さく出来ない欠点を有している。図10は、この欠点を解消するため素子分離溝の側面に形成する酸化膜105の厚さtuは変えずに酸化膜50の厚さを薄く形成しようとする改善策を示す。しかし、この改善案にも深刻な問題点があり改善は不十分である。この点を図11により説明する。図11は、図10を実現するための製造方法を示す。ただし溝近傍のみの断面を示しそのほかは省略している。図11(a)に示すように、分離溝の構成を形成した後、図11(b)に示すように、表面の部分を研磨技術で取り除きシリコン主表面を均一に露出させる。その後局所酸化技術により所定の表面を酸化する。このときの酸化量はtpを小さくするためせいぜい0.8μm程度の酸化に限られる。上記従来技術の場合、表面を酸化するときすでに溝100上部には側壁酸化膜が露出しているため、この露出部分では酸化が進まずシリコン表面と溝内の埋め込みポリSi膜のみが酸化されることになり、図11(b)に示すように溝上部に非常に急峻な鋭利な段差パターンが生じる。従ってこの鋭利な溝上部での段差パターンの影響でその後の多結晶シリコンゲート電極加工ではホトレジ工程でのハレーションの影響とドライエッチングでの過度なオーバエッチ量が余儀なくされ、微細なパターンが消失してゲート寸法の微細化を損なう結果となっている。
以上述べたように多結晶シリコンゲート電極の加工形成時において大きな段差の発生を解決しなければ高耐圧素子と微細なMOS素子とが共存する半導体装置を提供することは出来ない。そこで、本発明の目的は、微細なMOS素子と共存できる高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えるSOI基板を適用した半導体装置において、前記第2の半導体層の所定の領域に半導体素子が形成される領域と、該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、上記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で第2半導体層の主表面と分離されていることを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えるSOI基板を適用した半導体装置において、前記第2の半導体層の所定の領域に半導体素子が形成される領域と、該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と該多重溝の側壁から前記第2半導体層と同じ導電型の不純物を熱拡散法で形成した高不純物濃度層と、該多重溝の側壁に形成された不純物濃度層を熱酸化して形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、上記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で第2半導体層の主表面と分離されていることを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層を備えるSOI基板を適用した半導体装置において、前記第2の半導体層の所定の領域に多結晶シリコンゲート電極を有する半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、前記半導体素子のそれぞれの電極が前記素子分離領域を超えて配線される場合、前記半導体素子の多結晶シリコンゲート電極の下に設置されている絶縁膜の中で最も厚い部分の膜厚に対して4倍以上の厚みを有する絶縁膜を介して前記半導体素子の電極が配置されていることを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えたSOI基板を適用した半導体装置において、前記第2の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と該側壁酸化膜の間を充填する多結晶シリコンとで構成され、前記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は、該高耐圧素子に高電圧が印加されても少なくとも2MV/cm以下の電界強度となる膜厚の絶縁膜を介して前記第2の半導体層の上に形成されていることを特徴とするものである。
また、本発明による半導体装置は、前記素子分離領域近傍の電極配線が設置される絶縁膜の厚さは前記側壁酸化膜厚さの6倍以下であることを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えたSOI基板を適用した半導体装置において、前記第2の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域とを具備し、該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとで構成され、前記素子分離領域の上を略一様な膜厚の酸化膜で被覆された領域が形成され、素子が形成されるシリコン活性層の主表面と該被覆酸化膜の上面とが略同じ位置にあるSTI構造を有し、該STI構造に隣接して多結晶シリコンゲート電極が積層され、かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で前記第2半導体層の主表面と分離されていることを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第1の絶縁膜と、該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層を備えたSOI基板を適用した半導体装置において、前記第2の半導体層は30μm以上の厚さを有し、該第2半導体層の所定の領域に500V以上の定格阻止電圧を持つ高耐圧素子と1.0μm以下のゲート電極長を有する微細MOSとが共存して形成され、少なくとも該高耐圧素子は閉じた構造の酸化膜によって分離されるインバータ集積回路又は、プリドライバ集積回路を備えことを特徴とするものである。
更に、上記課題を解決するために、本発明による半導体装置の製造方法は、素子の活性領域に配置される耐酸化層を形成する工程と、素子分離領域の深溝を形成する工程と、深溝の側壁部分に高不純物濃度層を自己整合的に形成する工程と、前記耐酸化層を選択酸化のマスクとして適用し前記溝側壁およびシリコン表面を酸化する工程と、その後にゲート酸化膜形成と多結晶シリコンのゲート電極を形成する工程と、層間絶縁膜を形成する工程と金属電極の配線を形成する工程を経ることを特徴とするものである。
また、本発明による半導体装置の製造方法は、前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの4倍以上の厚さを有することを特徴とするものである。
また、本発明による半導体装置の製造方法は、前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの6倍以下であることを特徴とするものである。
本発明によれば、微細なMOS素子と共存できる高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することが実現できる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
図1に、本発明の実施形態に係わる誘電体分離型半導体装置10を用いたモータドライブシステムを示す。太い枠で取り囲まれた部分が同一のウエハ内に集積された1チップインバータの誘電体分離型半導体装置である。この半導体装置は、IGBTとダイオードとが逆並列されたユニットが6ケ構成され3相のモータ駆動を制御する。上アームと下アームのIGBTを別々の電位で動作させるために、チャージポンプ回路を内蔵し、ゲート駆動回路を分離しているのが特徴であるPWM制御信号も発生させ分配回路により駆動回路を制御している。過電流検出回路を代表例として幾つかの保護回路も含まれている。
また、本実施形態に係わる誘電体分離型半導体装置10では、半導体、特にシリコンを半導体材料として選択する。そして、基板には誘電体分離に有利なSOI基板を用いる。SOI基板には、シリコン活性層の主表面から埋め込み酸化膜に達する深い溝(場合によりトレンチとも称する)を形成し、この溝すべての側面と、シリコン主表面の所定領域を選択的に酸化させる。溝部では側壁酸化膜の間を多結晶シリコン等の部材で埋め込みそれぞれの素子形成領域を誘電体分離させる。その後、ゲート酸化膜形成,ゲート電極形成,イオン注入技術による各種機能領域を形成し、コンタクト形成,電極形成,層間絶縁膜,電極形成、等を繰り返し最後にパッシベーション膜を形成して、誘電体分離型半導体装置10が製造される。なお、これらの工程の詳細については後述する。
図2は、本発明の第1の実施例に係わる誘電体分離型半導体装置の断面図である。本実施例では高耐圧素子としてIGBT80を、微細なMOSデバイスとしてnMOS90について、それぞれを示す。IGBT80とnMOS90とは表記の都合上隣接して明記されているが、実際の誘電体分離型半導体装置ではこのような配置は少なく、説明の便宜上により本実施例のように断面を記載している。また、本実施例では1つの素子が誘電体分離構造からなる素子分離領域200で囲まれた場合のみが示されており、その他の素子の形成領域については省略されている。基板はSOI構造であり、n-型シリコン活性層,埋め込みシリコン酸化膜6、およびシリコン支持基板5とから構成される。n型のシリコン活性層15は、低不純物濃度のn--型シリコン層とその底面に高不純物濃度のn+型の高不純物濃度層9のシリコン層とから構成されている。n型のシリコン活性層15の主表面からシリコン酸化膜6に達する略垂直な溝100が形成される。この溝の平面的形状は閉ループとなっており内と外を絶縁分離する機能を有する。分離の溝100の両側の側壁に沿ってn+型の高濃度不純物層110が形成される。さらに、この分離の溝100の側壁には、n+型の高濃度不純物層110と隣接して全面にほぼ均一の厚さでシリコン酸化膜105が形成される。分離の溝100のうちシリコン酸化膜105に挟まれた空隙領域には多結晶シリコン層104が充填されて素子分離領域200を構成する。分離の溝100の側壁に形成されたシリコン酸化膜105は、n-型のシリコン活性層15の主表面にも延在しており、素子分離領域200の上面領域を覆っている。本実施例では、分離の溝100を所定の間隔で形成した2重構造である。素子分離領域200で囲まれたシリコン活性層15の中には、エミッタ,ゲート,コレクタ各領域が形成されてIGBT素子の動作を行う。エミッタは、n+型シリコン層1である。n+型シリコン層1を囲んでp型シリコン層が形成されチャネル領域となる。チャネル領域20のシリコン表面にはp+型シリコン領域21が形成され、n+型シリコン層1とp+型シリコン領域21とにオーミック接続されたエミッタ電極M1が形成される。p+型のチャネル領域20の表面にはゲート酸化膜を介して多結晶シリコン層からなるゲート電極2が形成される。さらに、エミッタに対抗して所定の間隔を経てコレクタ領域が形成される。コレクタ領域は、p+型コレクタ層3とp+型コレクタ層3からのホールの注入量を制御するn型バッファ層4で構成さる。さらに、電界緩和の目的で比較的不純物濃度が低く、拡散深さの大きなn型層40が形成される。
一方IGBT80の領域の右側に記載された素子は、ゲート電極2の幅が小さなnMOS90である。nMOS90は、p型のシリコン層をp型チャネル層22として微細なゲート電極2の両側にn+型のシリコン層からなるソース,ドレイン領域42と低不純物濃度のソース,ドレイン領域422とが形成され、さらにソース,ドレイン領域42とオーミックコンタクトされた金属電極のソース,ドレイン電極M12がそれぞれ形成される。
図3は、素子分離領域200の近傍を拡大して示した図である。分離溝側壁の酸化膜105がシリコン表面にも延在し、この酸化膜105の上に多結晶シリコンのゲート電極2が形成されている。このため、ゲート電極の下にある酸化膜の厚さは分離溝の側壁に形成された酸化膜の厚さtuとほぼ等しい構造である。多結晶シリコンのゲート電極2を加工するときには、多結晶シリコンのゲート電極2が配置されている面の絶対段差(図中にtpで示された量で示される)が問題であり、本実施例ではこのtpは、分離溝側壁の酸化膜105の厚さのほぼ半分の厚さに相当する。この点については本実施例の製造方法でさらに詳細に説明する。分離溝側壁の酸化膜105は、n+型の高不純物濃度層110のコレクタ領域とその外部のn型の領域のシリコン活性層15とを電気的に絶縁分離する耐量を決めるため、高耐圧化にはできるだけ厚い酸化膜であることが有利である。本実施例では2重の分離の溝100でコレクタ領域のシリコン活性層15を絶縁分離しているので、分離する酸化膜の厚さはtuの4倍にあたる厚さである。具体的な数値例でこの点を記述すると、500Vの絶縁分離を可能とするためにはtuは0.8μm以上であることが好ましい。この場合tpは、0.4μm程度となり一般に光のホトリソ技術の焦点深度を考慮しても0.8μmの微細加工を可能とする値である。このように、本実施例では、0.8μmの微細加工と500Vの素子分離耐圧とが共存できる構造である。
さらに、本実施例のIGBT80素子の動作を考えた場合、コレクタ領域のうちn+型の不純物濃度層110は素子の最も高い電位となり、ゲート電極2の電位は接地電位に近い電位で動作する。従って、ゲート電極とn+型コレクタ領域のn+型の不純物濃度層110との間に高電圧が印加され、絶縁破壊が起きないように対策する必要がある。本実施例でゲート電極を構成する多結晶シリコンをIGBT80の外の領域にそのままで引き出さず、一旦金属のゲート電極M2とオーミック接続して、さらに電極部材70を介して更なる電極配線M20へ接続させ、この電極配線M20が厚いシリコン酸化膜を介して素子分離領域200の上を配置させる構成としている。特に、図6の中でn+コレクタ領域の上面端から半径Rで円を書いて示す領域の中には、ゲート電極2およびゲート電極2から引き継がれた金属配線のいかなる電極も混入しないように構成することが必須である。しかも、この円の半径は少なくともtuの4倍以上の値をもつことが絶縁破壊を確保するために必要である。また、図面では明記していないが、ゲート電極2以外にもエミッタ電極配線,コレクタ電極配線、等も混入されないことが必須である。
〔第1の実施例の製造方法〕
図4は、本発明の第1の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
図4−1(a)において、シリコン支持基板5の一方の面にシリコン酸化膜6を介してn+型シリコンの高不純物濃度層9の付いたn型のシリコン活性層15とが積層されたSOI基板を用意する。n型のシリコン活性層15の所定の領域にイオン注入法と熱処理によるドライブ法によりn型の電界緩和層40、さらに微細MOS部のp型チャネル層22を選択的に形成する。
図4−1(b)において、n-型のシリコン活性層15の主表面に薄い(500A〜1500Aの範囲が好ましい)熱酸化膜61を形成し、その上にCVD法によりシリコン窒化膜62を形成して、次にドライエッチング法を用いて活性領域となる部分のみに該シリコン窒化膜62を選択的に残す。次に、n-型のシリコン活性層15の主表面の全面にCVD法で酸化膜63を形成する。
図4−1(c)において、CVD酸化膜63とその下の熱酸化膜61とを通常のホトレジスト膜64を用いた選択ドライエッチング技術により開口する。
図4−2(d)において、同じレジスト膜をマスクとして高密度のプラズマを発生するドライエッチング装置を用いてシリコンを加工する。このとき、埋め込みシリコン酸化膜6まで達する垂直な深い溝100の形状となるように加工する必要がある。溝の断面形状としては垂直形状もしくはやや内部が細くなるようないわゆる順テーパ形状が好ましい。本実施例では、溝幅は2μm前後としその深さは20μm以上から80μmである。加工終了後にマスクのレジスト64は除去する。
図4−2(e)において、CVD酸化膜63をマスクとして溝100の側面に露出するn--型のシリコン活性層15のみに気相拡散法によりアンチモン(Sb),砒素,リンなどのn型不純物を拡散させてn+型高不純物濃度層110を形成する。
図4−3(f)において、上記のCVD酸化膜63と熱酸化膜61を除去してn型のシリコン活性層15の主表面を露出させる。その後酸化性雰囲気において熱処理することで露出したシリコン面には略均一な膜厚のシリコン酸化膜105がn-型のシリコン活性層15の表面と溝100の側壁にそれぞれ形成される。ここで、シリコン活性層の主表面には部分的にシリコン窒化膜62が被覆されているため、この部分ではシリコンが酸化されない状態である。上記の製造法では、溝側面の酸化膜105を熱酸化法で形成しているため溝幅が2μm以下と狭く、かつ深さ80μmでも露出している溝100の側面に均一な膜厚で酸化膜105を形成できる利点を有する。さらに、シリコン表面の酸化は初期の表面位置に比較して上、下に略同じ割合で成長する。一方、シリコン窒化膜62で被覆されている領域は酸化されないので初期の表面位置である。このような酸化膜形成法では、シリコン主表面と酸化膜上面との段差は形成した酸化膜の厚さのほぼ半分の段差ですむことになり、段差低減に非常に有効な方法である。
図4−3(g)において、溝100の側面に形成された酸化膜105には隙間が存在するのでこの隙間にはCVD法により多結晶シリコンを成膜して充填する。一方、溝100の幅が狭い場合には図4−3(f)の工程での溝の対向する側面に形成される酸化膜の成長過程において、溝の中心近傍で対向酸化膜105が接触してしまい、接触と同時に大きな圧縮応力をシリコン側面に与えるため、転位を発生させてしまう。このため、溝幅と側面の酸化量については注意が必要であり、本実施例で開示するように工程図4−3(f)では溝100に隙間がのこり、しかもこの隙間を工程図4−3(g)で示す多結晶シリコンで埋める製造方法が上述の応力の問題を回避できる優れた方法である。次に、n型シリコン活性層の主表面側の酸化膜105の上に成膜されている多結晶シリコン104を除去するためCMP(Chemical Mechanical Polishing)法を適用する。この結果、溝100の隙間部分に充填された多結晶シリコン層104のみが残こった誘電体分離型基板の製作が完了する。
図4−4(h)において、ゲート酸化膜81を形成してその上に多結晶シリコン膜2をCVD法で成膜する。その後、ホトリソ技術により多結晶シリコン2を所定の寸法の寸法形状に加工する。このとき、多結晶シリコン2は段差の少ない面に形成されているため、波長の短いi線を用いて焦点深度が浅くなってもそれ以下の段差に抑制されているため、一般にi線の露光で形成できる微細加工が適用できる。本実施例では、最小の多結晶シリコン(ゲート電極)幅は0.8μmである。
図4−4(i)において、IGBT80など高耐圧素子に必要な各機能領域は微細なMOS素子に比べて深い接合を必要とする。このため、IGBT80のp型チャネル層20、n型バッファ層4などを先行して形成する。その後0.8μmMOSで標準の構造となっているゲート電極側壁の酸化膜で形成するサイドワォールを用いたLDD構造のソース,ドレイン領域422とソース,ドレイン領域42、さらにIGBT80のエミッタ層1,コレクタ層3をイオン注入技術を用いてそれぞれ形成する。
ここで、本実施例では高耐圧素子のIGBT80に対応するゲート酸化膜と多結晶シリコンゲート電極と、0.8μmnMOS90のゲート酸化膜と多結晶シリコン電極とを、共通のプロセスおよび部材で形成する方法で説明したが、IGBTと0.8μmMOSのゲート酸化膜の厚さを違えるため、ゲート酸化工程と多結晶シリコンゲート電極の形成工程をそれぞれ別工程で実施する製造方法もある。
図4−5(j)において、CVD酸化膜およびある程度の熱処理でリフローするボロン,りんの含まれたCVD酸化膜(たとえばBPSG膜とかPSG膜とかで呼ばれる)などの第1の層間絶縁膜65を成膜して、さらにコンタクト穴を形成し第1のAl電極をスパッタ法で成膜しホトリソ技術で加工し、エミッタ電極M1,ゲート電極M2,コレクタ電極M3、及び微細MOSのソース,ドレイン電極M12を形成する。
図4−5(k)において、高電圧の絶縁が可能となるように溝側壁酸化膜105の厚さの少なくとも4倍以上の膜厚を有する第2の層間絶縁膜120としてCVD酸化膜を成膜する。次に、上記CVD酸化膜に深い接続穴を設け、その中にタングステンなどの金属膜をCVD法、さらにはCMP研磨法をも適用して接続穴に埋め込みプラグ70を形成する。このとき、CVD酸化膜は成膜後にCMP研磨法によりウエハ面内で略平坦な表面となるようにする方法を追加する場合もある。
次に、第二の電極をスパッタ法で成膜し加工してそれぞれエミッタ,コレクタ,ゲート,ソース,ドレイン各電極を形成して図2に示す第1の実施例の半導体層装置が完成する。ただし、図2の実施例ではさらにシリコン窒化膜などの最終パッシベーション膜が省略されている。この点については、その他の実施例においても同様に省略されて記載されている。
次に、本発明の第2の実施形態に係わる誘電体分離型半導体装置について説明する。
図5には、本発明の第2の実施例に係わる誘電体分離型半導体装置の断面図を示す。第2の実施形態に係わる誘電体分離型半導体装置では、高耐圧素子であるIGBT80のn+コレクタ領域の高不純物濃度層110と定格電圧以上の絶縁分離が必要なソース電極M31およびゲート電極M32とが、第2の層間絶縁膜120と第3の層間絶縁膜130の2層構造を介していることが特徴である。つまり、図2の第1の実施例では第2の層間絶縁膜120の1層を介して下層の電極と最上層の電極とが分離されていたが、本実施例では第2の層間絶縁膜120と第3の層間絶縁膜130の2層構造となっている。最下層の電極から最上層の電極へは第1のプラグ70と第2のプラグ71を介して接続される。この実施例では電極と電極を接続するコンタクト穴の深さが浅くなり、接続穴に充填するプラグ電極の形成もプロセス的に容易となり、安定した生産ができること、製造歩留まりも高くなりプロセスコストが低減できる。さらには、層間絶縁膜を厚く形成することも容易となり、絶縁耐圧の向上が一層図られる。
次に、本発明の第3の実施形態に係わる誘電体分離型半導体装置について説明する。
図6には、本発明の第3の実施例に係わる誘電体分離型半導体装置の断面図を示す。第3の実施形態に係わる誘電体分離型半導体装置では、STI(Shallow Trench Isolation)と一般によばれる素子分離構造が適用されている点が特徴である。STIとは、素子領域間のn型シリコン活性層を主表面からエッチングしてその部分にCVD酸化膜を埋める構造300である。n型シリコン活性層の主表面に形成された素子分離領域300の下に分離の溝100が形成され、側壁酸化膜105,多結晶シリコン104とで分離の溝100が埋められた誘電体分離領域が形成されている。STI300構造の場合、n型シリコンの主表面とSTI300のCVD酸化膜の上面とはほぼ同じ位置にあるため、ゲート電極2である多結晶シリコンは段差が無い状態で成膜されるので加工する場合での焦点深度の問題が発生しない。つまり、ゲート電極を従来のホトリソ技術で加工するときに支障となる問題が他の実施例に比べて発生せず、微細なMOSを導入し易い特徴がある。
隣接領域との横方向の素子分離は、分離溝側壁に形成される酸化膜105の厚さtuで確保できる。ソース電極、ゲート電極とコレクタとの絶縁性能は、図中に記載される円の半径Rを所定の厚さまで確保できるようにSTI300の膜厚と第2の層間絶縁膜120の厚さを選択する必要がある。このように、横方向と縦方向とでの電気的絶縁はそれぞれ両者に影響されず独立して設定できる特徴が本実施形態にはある。
〔第2の実施例の製造方法〕
図7は、本発明の第3の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
図7は、本発明の第3の実施例に係わる誘電体分離型半導体装置の製造方法を示す工程断面図である。
図7−1(a)において、SOI基板をスタートとして、n型のシリコン活性層15の所定の領域にイオン注入法と熱処理によるドライブ法によりn型の電界緩和層40、さらに微細MOS部のp型チャネル層22を選択的に形成する。その後熱酸化膜とCVD酸化膜を形成する。さらにホトレジストを塗布してパターニングし、これをマスクとして上記の酸化膜とシリコンをドライエッチングして分離溝を形成する。分離溝を形成した後にマスクのレジストを除去した後、上記のCVD酸化膜をマスクとして溝100の側面に露出するn-型のシリコン活性層15のみに気相拡散法によりアンチモン(Sb),砒素,リンなどのn型不純物を拡散させてn+型高不純物濃度層110を形成する。次に、上記のCVD酸化膜と熱酸化膜を除去してシリコン主表面を露出させた後、露出したシリコン面に略均一な膜厚のシリコン酸化膜105をn--型のシリコン活性層15の表面と溝100の側壁にそれぞれ形成する。次に、多結晶シリコンの成膜とその後のCMP研磨法により多結晶シリコン104を分離溝の空隙部分に充填させる。
図7−1(b)において、n型シリコン活性層の主表面に形成されている熱酸化膜105と多結晶シリコン104とをCMP研磨法により除去してn-型のシリコン活性層15の表面を均一に露出させる。
図7−2(c)において、n型のシリコン活性層15の主表面に酸化膜66とシリコン窒化膜67を成膜後、所定の領域のみに上記積層膜を残す。次に、このシリコン窒化膜67をマスクとして、シリコンをドライエッチングする。このときのシリコンのエッチング量は0.3μm〜0.5μm程度であることが望ましい。
図7−2(d)において、n型シリコン活性層の主表面に選択的に形成した浅い凹部の領域に、高密度プラズマ状態での化学反応を利用して成膜させる高品質の酸化膜を形成する。次に、CMP研磨法により酸化膜を研磨してエッチングされたシリコンの部分に酸化膜を充填させることによりSTI300素子分離構造を形成する。CMP研磨では、図10(c)の工程で形成したシリコン窒化膜67をCMP研磨でのエッチングストッパとして利用する。この結果、STI素子分離構造とその下に深い分離溝で素子分離された誘電体分離型基板の製作が完了する。その後、IGBTの各機能領域、微細MOSの機能領域を形成し電極および層間絶縁膜の形成プロセスを経て半導体装置が完成する。
次に、本発明の第4の実施形態に係わる誘電体分離型半導体装置について説明する。
図8には、本発明の第4の実施例に係わる誘電体分離型半導体装置の断面図を示す。本実施形態では、IGBTのエミッタ電極M1とコレクタ電極M3とがそれぞれ第1の層間絶縁膜65の上でお互いの方向に近接するように伸びて形成されている点が特徴である。これは、エミッタ電位とコレクタ電位が近接されることでシリコン内部での電位勾配が緩和されて電界集中を回避できる。このため、IGBTのより高耐圧化、あるいは低損失化などの性能向上が実現できる。本実施例ではエミッタとコレクタの電極が引き伸ばされているため、引き伸ばされた領域で下地シリコン表面との間で電圧が印加されることになるため第1の層間絶縁膜は厚い膜で形成することが好ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることはいうまでも無い。
例えば、前述した各実施例では、IGBTと微細nMOSなどの代表的素子についてのみ示されているが、その他の高耐圧NMOS,高耐圧PMOSさらに抵抗素子,ダイオード素子,バイポーラ素子、等などについても本実施例で示した誘電体分離構造を適用できることは言うまでもない。
本発明によれば、高耐圧で高信頼な誘電体分離型の半導体装置及びその製造方法を提供することが実現できるので、例えば、高耐圧素子,大電流出力回路、及び中耐圧,低耐圧のロジック回路が集積化されたモータ制御用の誘電体分離型の半導体装置及びその製造方法に対して適用出来る。
1 n+型シリコン層
2 多結晶シリコン
3 コレクタ層
4 n型バッファ層
5 シリコン支持基板
6 シリコン酸化膜
9 高不純物濃度層
10 誘電体分離型半導体装置
15 シリコン活性層
20 チャネル領域
21 p+型シリコン領域
22 p型チャネル層
42,422 ソース,ドレイン領域
50 酸化膜
65 第1の層間絶縁膜
70 電極部材
80 IGBT
90 nMOS
100 溝
105 側壁シリコン酸化膜
110 高不純物濃度層
120 第2の層間絶縁膜
130 第3の層間絶縁膜
200 素子分離領域
M1 エミッタ電極
M2 ゲート電極
M3 コレクタ電極
M12 ソース,ドレイン電極
tu 側壁酸化膜の厚さ
2 多結晶シリコン
3 コレクタ層
4 n型バッファ層
5 シリコン支持基板
6 シリコン酸化膜
9 高不純物濃度層
10 誘電体分離型半導体装置
15 シリコン活性層
20 チャネル領域
21 p+型シリコン領域
22 p型チャネル層
42,422 ソース,ドレイン領域
50 酸化膜
65 第1の層間絶縁膜
70 電極部材
80 IGBT
90 nMOS
100 溝
105 側壁シリコン酸化膜
110 高不純物濃度層
120 第2の層間絶縁膜
130 第3の層間絶縁膜
200 素子分離領域
M1 エミッタ電極
M2 ゲート電極
M3 コレクタ電極
M12 ソース,ドレイン電極
tu 側壁酸化膜の厚さ
Claims (10)
- 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えるSOI基板を適用した半導体装置において、
前記第2の半導体層の所定の領域に半導体素子が形成される領域と、
該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成される側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとを備え、
上記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で第2半導体層の主表面と分離されていることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えるSOI基板を適用した半導体装置において、
前記第2の半導体層の所定の領域に半導体素子が形成される領域と、
該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と該多重溝の側壁から前記第2半導体層と同じ導電型の不純物を熱拡散法で形成した高不純物濃度層と、該多重溝の側壁に形成された不純物濃度層を熱酸化して形成される側壁酸化膜と、
該側壁酸化膜の間を充填する多結晶シリコンとを備え、
上記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で第2半導体層の主表面と分離されていることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層を備えるSOI基板を適用した半導体装置において、
前記第2の半導体層の所定の領域に多結晶シリコンゲート電極を有する半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、
前記半導体素子のそれぞれの電極が前記素子分離領域を超えて配線される場合、前記半導体素子の多結晶シリコンゲート電極の下に設置されている絶縁膜の中で最も厚い部分の膜厚に対して4倍以上の厚みを有する絶縁膜を介して前記半導体素子の電極が配置されていることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えたSOI基板を適用した半導体装置において、
前記第2の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域と、
該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と該側壁酸化膜の間を充填する多結晶シリコンとで構成され、
前記側壁酸化膜は第2の半導体層の一方の主表面に延在し該延在領域の所定領域で多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は、該高耐圧素子に高電圧が印加されても少なくとも2MV/cm以下の電界強度となる膜厚の絶縁膜を介して前記第2の半導体層の上に形成されていることを特徴とする半導体装置。 - 請求項1から請求項4のうちの1つの請求項において、
前記素子分離領域近傍の電極配線が設置される絶縁膜の厚さは前記側壁酸化膜厚さの6倍以下であることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層とを備えたSOI基板を適用した半導体装置において、
前記第2の半導体層の所定の領域に半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域とを具備し、
該素子分離領域は前記第1の絶縁膜に達する平面的に閉じた構造の多重溝と、該多重溝に形成された側壁酸化膜と、該側壁酸化膜の間を充填する多結晶シリコンとで構成され、
前記素子分離領域の上を略一様な膜厚の酸化膜で被覆された領域が形成され、素子が形成されるシリコン活性層の主表面と該被覆酸化膜の上面とが略同じ位置にあるSTI構造を有し、該STI構造に隣接して多結晶シリコンゲート電極が積層され、
かつ上記素子分離溝近傍に配置される高耐圧素子の電極は側壁酸化膜の厚さの4倍以上の厚さを有する絶縁膜で前記第2半導体層の主表面と分離されていることを特徴とする半導体装置。 - 半導体基板と、
該半導体基板の一方の面に形成された第1の絶縁膜と、
該第1の絶縁膜上に形成され高不純物濃度の半導体層と低不純物濃度の半導体層とが積層された第2の半導体層を備えたSOI基板を適用した半導体装置において、
前記第2の半導体層は30μm以上の厚さを有し、該第2半導体層の所定の領域に500V以上の定格阻止電圧を持つ高耐圧素子と1.0μm以下のゲート電極長を有する微細MOSとが共存して形成され、
少なくとも該高耐圧素子は閉じた構造の酸化膜によって分離されるインバータ集積回路又は、プリドライバ集積回路を備えことを特徴とする半導体装置。 - 素子の活性領域に配置される耐酸化層を形成する工程と、
素子分離領域の深溝を形成する工程と、
深溝の側壁部分に高不純物濃度層を自己整合的に形成する工程と、
前記耐酸化層を選択酸化のマスクとして適用し前記溝側壁およびシリコン表面を酸化する工程と、
その後にゲート酸化膜形成と多結晶シリコンのゲート電極を形成する工程と、
層間絶縁膜を形成する工程と金属電極の配線を形成する工程を経ることを特徴とする半導体装置の製造方法。 - 請求項8の半導体装置の製造方法において、
前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの4倍以上の厚さを有することを特徴とする半導体装置の製造方法。 - 請求項9の半導体装置の製造方法において、
前記層間絶縁膜は前記溝側壁を酸化した側壁酸化膜の厚さの6倍以下であることを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008082356A JP2009238980A (ja) | 2008-03-27 | 2008-03-27 | 半導体装置及びその製造方法 |
EP09153238A EP2105962A3 (en) | 2008-03-27 | 2009-02-19 | Semiconductor device and production method thereof |
EP11154697A EP2317555A3 (en) | 2008-03-27 | 2009-02-19 | Production method of a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008082356A JP2009238980A (ja) | 2008-03-27 | 2008-03-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009238980A true JP2009238980A (ja) | 2009-10-15 |
Family
ID=40844866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008082356A Pending JP2009238980A (ja) | 2008-03-27 | 2008-03-27 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
EP (2) | EP2105962A3 (ja) |
JP (1) | JP2009238980A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5610930B2 (ja) | 2010-08-30 | 2014-10-22 | 三菱電機株式会社 | 半導体装置 |
CN110112130B (zh) * | 2019-04-30 | 2024-02-09 | 苏州固锝电子股份有限公司 | 一种新型四颗二极管集成芯片的制造工艺 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
JPH09162376A (ja) * | 1995-12-08 | 1997-06-20 | Fuji Electric Co Ltd | 誘電体分離基板の製造方法 |
JP2000150501A (ja) * | 1998-11-13 | 2000-05-30 | Mitsubishi Electric Corp | Soi高耐圧電力デバイス |
JP2003017503A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置の製造方法および半導体装置 |
JP2004040007A (ja) * | 2002-07-08 | 2004-02-05 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2006339530A (ja) * | 2005-06-03 | 2006-12-14 | Denso Corp | 半導体装置およびその製造方法 |
JP2007103672A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | 半導体装置 |
JP2007242977A (ja) * | 2006-03-10 | 2007-09-20 | Hitachi Ltd | 高耐圧半導体集積回路装置 |
JP2008066580A (ja) * | 2006-09-08 | 2008-03-21 | Hitachi Ltd | 誘電体分離型半導体装置及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3902701A1 (de) * | 1988-01-30 | 1989-08-10 | Toshiba Kawasaki Kk | Verfahren zur herstellung einer halbleiteranordnung |
DE59409300D1 (de) * | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
US6150697A (en) * | 1998-04-30 | 2000-11-21 | Denso Corporation | Semiconductor apparatus having high withstand voltage |
JP4066574B2 (ja) * | 1999-03-04 | 2008-03-26 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
JP4308096B2 (ja) * | 2004-07-01 | 2009-08-05 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP4863665B2 (ja) * | 2005-07-15 | 2012-01-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
EP1863081A3 (en) * | 2006-03-10 | 2008-03-05 | Hitachi, Ltd. | Dielectric material separated-type, high breakdown voltage semiconductor circuit device, and production method thereof |
JP5040135B2 (ja) * | 2006-03-24 | 2012-10-03 | 株式会社日立製作所 | 誘電体分離型半導体装置及びその製造方法 |
-
2008
- 2008-03-27 JP JP2008082356A patent/JP2009238980A/ja active Pending
-
2009
- 2009-02-19 EP EP09153238A patent/EP2105962A3/en not_active Withdrawn
- 2009-02-19 EP EP11154697A patent/EP2317555A3/en not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
JPH09162376A (ja) * | 1995-12-08 | 1997-06-20 | Fuji Electric Co Ltd | 誘電体分離基板の製造方法 |
JP2000150501A (ja) * | 1998-11-13 | 2000-05-30 | Mitsubishi Electric Corp | Soi高耐圧電力デバイス |
JP2003017503A (ja) * | 2001-06-29 | 2003-01-17 | Denso Corp | 半導体装置の製造方法および半導体装置 |
JP2004040007A (ja) * | 2002-07-08 | 2004-02-05 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
JP2006339530A (ja) * | 2005-06-03 | 2006-12-14 | Denso Corp | 半導体装置およびその製造方法 |
JP2007103672A (ja) * | 2005-10-04 | 2007-04-19 | Denso Corp | 半導体装置 |
JP2007242977A (ja) * | 2006-03-10 | 2007-09-20 | Hitachi Ltd | 高耐圧半導体集積回路装置 |
JP2008066580A (ja) * | 2006-09-08 | 2008-03-21 | Hitachi Ltd | 誘電体分離型半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2105962A3 (en) | 2011-05-11 |
EP2105962A2 (en) | 2009-09-30 |
EP2317555A2 (en) | 2011-05-04 |
EP2317555A3 (en) | 2013-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5234886B2 (ja) | 半導体装置の製造方法 | |
JP2006080492A (ja) | 半導体装置およびその製造方法 | |
JP2006237455A (ja) | 半導体装置とその製造方法 | |
JP3640974B2 (ja) | 半導体集積回路の製造方法 | |
JP2007158139A (ja) | 半導体装置およびその製造方法 | |
JP2012028805A (ja) | 半導体装置の製造方法 | |
TWI690025B (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
JPH09129877A (ja) | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 | |
JP2010103242A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2007043069A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4415808B2 (ja) | 半導体装置およびその製造方法 | |
US7625805B2 (en) | Passivation of deep isolating separating trenches with sunk covering layers | |
JPS63168032A (ja) | 集積回路分離方法 | |
JP2009238980A (ja) | 半導体装置及びその製造方法 | |
JP2012199468A (ja) | 半導体装置の製造方法 | |
US11756794B2 (en) | IC with deep trench polysilicon oxidation | |
JP4565847B2 (ja) | 半導体装置およびその製造方法 | |
US6225148B1 (en) | Method of fabricating semiconductor device | |
JP5402915B2 (ja) | 半導体装置およびその製造方法 | |
JP2839088B2 (ja) | 半導体装置 | |
JP4696640B2 (ja) | 半導体装置の製造方法 | |
JPH10150207A (ja) | 高圧素子およびその製造方法 | |
JP2010272672A (ja) | 誘電体分離型半導体集積装置、及び半導体集積装置の製造方法 | |
JP2004193281A (ja) | 半導体装置とその製造方法 | |
KR20070110781A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100608 |