JP5402915B2

JP5402915B2 - 半導体装置およびその製造方法

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Publication number: JP5402915B2
Application number: JP2010271288A
Authority: JP
Inventors: 浩二有田; 康裕上本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2010-12-06
Filing date: 2010-12-06
Publication date: 2014-01-29
Anticipated expiration: 2020-08-31
Also published as: JP2011049603A

Description

本発明は、SOI（Silicon On InsulatorまたはSemiconductor On Insulator）基板を用いて、トレンチ分離により素子間分離を行なう半導体装置、およびその製造方法に関するものである。

絶縁層上に半導体層が形成されたSOI基板にトランジスタ・抵抗等の素子を形成した半導体装置は、寄生容量の低減による高速動作や高耐圧化の実現が可能で、またラッチアップを生じない等の高信頼性の利点があることが知られている。

図１２は、SOI基板にMOS（Metal-Oxide-Semiconductor）トランジスタを形成した半導体装置を示したものである。

図１２に示すように、半導体基板１は、基板本体部２と基板表面部３（本例では単結晶の半導体シリコンで構成されている）とが絶縁層４により互いに電気的に絶縁分離されたSOI基板である。素子分離領域にある酸化珪素層１０内に溝（トレンチ）５が形成され、この溝５の側面に設けられた酸化珪素よりなる第２の絶縁層６と、この第２の絶縁層６の内側で溝５を埋め込む多結晶シリコンよりなる埋込層７、さらに埋込層７を覆うように形成された酸化珪素層からなる第３の絶縁層１２により、トレンチ型の素子分離構造が形成されている。この例では、MOSトランジスタ９が形成されているが、このトレンチ型の素子分離領域で囲まれた素子形成領域には、例えばバイポーラ素子、抵抗素子等の素子も形成できる。

図１３（ａ）（ｂ）は図１２に示したMOSトランジスタのトレンチ素子分離部分の製造工程を示した断面図である。

図１３（ａ）に示すように、通常のフォトリソグラフィーによりパターニングしたフォトレジストあるいは窒化珪素膜あるいは酸化珪素膜８をマスクとして、臭化水素等のガスを使用した反応性イオンエッチング法などにより、素子分離領域に異方性の溝５を形成する。

次に、図１３（ｂ）に示すように熱酸化することにより溝の内側に酸化珪素より構成される第２の絶縁層６を形成し、その後、エッチングマスクとして使用したフォトレジストあるいは窒化珪素膜あるいは酸化珪素膜８を除去する。

特許第２５８９２０９号公報

上述の場合、第２の絶縁層６形成のための溝の内側の熱酸化の際に、第１の絶縁層４と基板表面部３の界面及び基板表面部３と酸化珪素層１０との界面に沿っても酸化膜が成長するため体積膨張が起こる。このためトレンチで分離形成される基板表面部の素子形成領域の半導体層に圧縮応力が発生し、この応力により素子領域の半導体層に結晶欠陥が発生することがある、という課題があった。この課題は、素子の微細化又は基板表面部３の薄膜化を行なう際により顕著になる。

この課題を解決するため、例えば特許文献１に開示されているように、溝の内側の第２の絶縁層を形成する際に、予め減圧気相成長法により、多結晶半導体膜を堆積してコーナー部を丸めた後熱酸化膜を形成する方法が提案されている。しかしながら、この場合コーナー部の曲率は多結晶半導体膜の被覆形状に依存するため、多結晶半導体膜堆積後の熱酸化工程での応力緩和の度合いも被覆形状によって変わり、従って上に述べた結晶欠陥が発生する可能性が内包されていることになるため、工程のバラツキ程度によっては結晶欠陥の発生が大いにあり得、ひいてはこれが素子歩留低下の重大原因となる。

本発明は、上記課題を解決するものであり、SOI基板およびトレンチ型の素子分離構造を使用し、トレンチ型の素子分離構造における溝（トレンチ）のコーナー部起因の結晶欠陥発生を完全に抑止した半導体装置およびその製造方法を提供することを目的とするものである。

本発明の請求項１記載の半導体装置は、基板表面部が第１の絶縁層により基板本体部から電気的に絶縁分離されている半導体基板と、素子分離領域において前記半導体基板の前記基板表面部に設けられた、前記基板表面部を貫通し前記第１の絶縁層に達する深さまで形成された複数の溝と、前記溝の側面を酸化することによって形成される酸化膜層および前記酸化膜層を被覆するように前記酸化膜層の膜厚より厚い膜厚を有する第４の絶縁層からなる第２の絶縁層と、前記溝の内側に前記第２の絶縁層を介して埋め込み形成された埋込層と、前記埋込層を被覆する第３の絶縁層とを備えた半導体装置であって、前記複数の溝と前記第１の絶縁層とに囲まれた前記基板表面部に形成された素子分離領域は、一対の溝を挟んで形成された素子形成領域以外の他の領域を有し、前記一対の溝及び前記素子形成領域以外の他の領域は、気相成長法により成膜された前記第３の絶縁層によって連続的に覆われており、前記素子形成領域は、前記第３の絶縁層によって覆われていないことを特徴とするものである。また、本発明の請求項２記載の半導体装置は、請求項４記載の半導体装置において、前記酸化膜層の厚さが２ナノメートル以上５０ナノメートル以下であることを特徴とするものである。

この構成によれば、素子分離領域における電気的な絶縁分離を、溝の側面に形成された熱酸化による酸化膜層および第４の絶縁層の積層により実現するため、溝の側面に形成する酸化膜層の膜厚を大幅に低減することができ、この結果、熱酸化時の応力集中による結晶欠陥が発生しないような酸化膜層の膜厚を設定することが可能となる。

以上のように本発明によれば、SOI基板およびトレンチ型の素子分離構造を使用し、トレンチ型の素子分離構造における溝のコーナー部起因の結晶欠陥発生を完全に抑止した半導体装置およびその製造方法を提供することが可能となるため、素子歩留を大きく改善することができる。

本発明の第１の参考例に係る半導体装置の製造工程を示す工程断面図本発明の第１の参考例に係る半導体装置の製造工程を示す工程断面図本発明の第１の参考例に係る半導体装置の製造工程を示す工程断面図本発明の第１の参考例に係る半導体装置の製造工程を示す工程断面図本発明の第１の参考例に係る半導体装置の構成を示す工程断面図本発明の実施の形態１に係る半導体装置の製造工程を示す工程断面図本発明の実施の形態１に係る半導体装置の製造工程を示す工程断面図本発明の実施の形態１に係る半導体装置の製造工程を示す工程断面図本発明の実施の形態１に係る半導体装置の製造工程を示す工程断面図本発明の実施の形態１に係る半導体装置の構成を示す工程断面図本発明の実施の形態１に係る半導体装置のトレンチ素子分離構造の他の構成を示す工程断面図従来の半導体装置の構成を示す工程断面図従来の半導体装置の製造工程を示す工程断面図

以下本発明の実施の形態について、図面を参照しながら説明する。

（第１の参考例）
本発明の第１の参考例の半導体装置およびその製造方法を図１から図５を用いて説明する。

まず、図１に示すように、単結晶の半導体シリコンからなる基板表面部１０３と単結晶半導体シリコンからなる基板本体部１０２が酸化珪素からなる第１の絶縁層１０４を介して接着することにより、SOI構造を有する半導体基板１０１が構成される。

次に、半導体基板１０１の基板表面部１０３全面にフォトレジスト１０８を塗布し、フォトリソグラフィーによりこのフォトレジスト１０８をパターニングして、後に素子分離領域となる所定の領域に開口（図示省略）を形成する。その後、このフォトレジスト１０８をエッチングマスクとして基板表面部１０３をドライエッチングし、基板表面部１０３に溝１０５を半導体基板１０１の第１の絶縁層１０４に到達する深さまで、図１に示すように形成する。なお、この時第１の絶縁層１０４はそれ自身をエッチングストッパーとして用いることが可能である。

次に、フォトレジスト１０８の除去後、図２に示すように、溝１０５の内側を含む基板表面部１０３全面に気相成長法により酸化珪素よりなる第２の絶縁層１１０を形成し、更に、多結晶シリコンよりなる埋込層１１１を第２の絶縁層１１０の上から溝１０５の内側を含む基板表面部１０３全面に、図２に示すように形成する。次に、埋込層１１１をRIE（Reactive Ion Etching）等の異方性ドライエッチングによりエッチバックして、溝１０５の内部のみに埋込層１１１を残す。なお、この時第２の絶縁層１１０をエッチングストッパーとして用いることが可能である。

次に、図３に示すように、炉工程により埋込層１１１の上部を熱酸化し、表面に酸化珪素からなる第３の絶縁層１１２を形成する。

その後、全面に形成したフォトレジストをフォトリソグラフィーによりパターニングし（図示せず）、このフォトレジストをエッチングマスクとして、図４に示すように、素子形成領域の第２の絶縁層１１０を除去する。その後、フォトレジスト１１３を除去することにより（図示せず）、トレンチ分離部分の形成が終了する。

次に、第２の絶縁層１１０が除去された素子形成領域に所望の素子を形成する。例えば、半導体基板１０１の基板表面部１０３上にゲート酸化膜１１４を形成し、その上にゲート電極１１５を所望の形状に形成する。その後、素子分離領域の第２の絶縁層１１０および第３の絶縁層１１２とゲート電極１１５をマスクとしてイオン注入を行ない、基板表面部１０３に所望の導電型の不純物拡散層１１６を形成する。これにより、ゲート電極１１５をゲート、一対の不純物拡散層１１６をソース／ドレインとするMOSトランジスタ１２１が、図５に示すように形成される。

第１の参考例においては、溝１０５の側面に熱酸化による酸化物（本実施の形態の場合は酸化珪素）の層が形成される必要がないため、結晶欠陥が発生する原因である熱酸化工程が不要であり、従ってトレンチ型素子分離形成工程における結晶欠陥の発生を完全に抑止できる。

なお、上述の第１の参考例において、溝１０５を形成する際エッチングマスクとしてフォトレジスト１０８を用いているが、これに限ることはなく、例えば酸化珪素層あるいは窒化珪素層（後述の実施の形態２を参照せよ）あるいは酸化珪素層と窒化珪素層を積層したものをエッチングマスクとして使用することが可能である。また、溝１０５内部に第２の絶縁層１１０を形成した後にこの第２の絶縁層１１０をアニールする炉工程（アニール時の雰囲気は窒素雰囲気あるいは酸素雰囲気のどちらでもよい）を追加してもよく、炉工程の追加により第２の絶縁層１１０が緻密化し、電気的絶縁特性が良化する。また、溝１０５内側への一様な被覆構造が得られるという観点から、第２の絶縁層１１０の成膜方法としては化学気相成長法を用いることが望ましい。また、埋込層１１１上部を酸化する炉工程を埋込層１１１のエッチバック後ではなく、全面に形成したフォトレジストをフォトリソグラフィーによりパターニングし（図示せず）、このフォトレジストをエッチングマスクとして、素子形成領域の第２の絶縁層１１０を除去し、更にフォトレジストを除去した後（図示せず）に実施してもよい。さらに、埋込層１１１は多結晶シリコンで形成される必要はなく、例えば非晶質シリコン等が使用されてもよい。

また、第１の参考例においては、素子形成領域にMOSトランジスタ１２１を形成しているが、これに限らず、例えばバイポーラ素子や抵抗素子等を形成してもよいことは勿論のことである。

（実施の形態１）
本発明の実施の形態１の半導体装置およびその製造方法を図６から図１１を用いて説明する。

まず、図６に示すように、単結晶の半導体シリコンからなる基板表面部２０３と単結晶半導体シリコンからなる基板本体部２０２が酸化珪素からなる第１の絶縁層２０４を介して接着することにより、SOI構造を有する半導体基板２０１が構成される。

本実施の形態１においては、基板表面部２０３中で素子分離領域となる所定の領域にはLOCOS（LOCal Oxidation of Silicon）法により酸化珪素層２１７が形成されている。LOCOSによる素子分離法とトレンチ素子分離法を併用することにより、例えばBiCMOS（Bipolar-CMOS）集積回路を形成する際、バイポーラ素子の素子分離にはトレンチ素子分離を用い、MOSトランジスタの素子分離にはLOCOSによる素子分離を用いる等、形成される素子の種類によって素子分離法を使い分けることが可能である。

基板表面部２０３全面に気相成長法により窒化珪素層２１８を形成する。その後、フォトレジストを塗布し（図示せず）、フォトリソグラフィーによりこのフォトレジストをパターニングして、後に素子分離領域となる所定の領域（上述したように、本実施の形態においては酸化珪素層２１７がすでに形成されている）に開口（図示せず）を形成する。その後、このフォトレジストをエッチングマスクとして窒化珪素層２１８および酸化珪素層２１７をドライエッチングする。次に、フォトレジストを除去後（図示せず）、今度は窒化珪素層２１８をエッチングマスクとして基板表面部２０３をドライエッチングし、図６に示すように、基板表面部２０３に溝２０５を半導体基板２０１の第１の絶縁層２０４に到達する深さまで形成する。なお、この時第１の絶縁層２０４はそれ自身をエッチングストッパーとして用いることが可能である。

次に、炉工程により溝２０５の内側の側面を熱酸化し、酸化珪素からなる酸化膜層２１９を形成する。なお、酸化膜層２１９は電気絶縁層として機能するが、その膜厚は２〜５０ナノメートル程度となるよう炉工程の条件を設定する。その後、溝２０５の内側を含む基板表面部２０３全面に気相成長法により酸化珪素よりなる第４の絶縁層２２０を形成し、第２の絶縁層として、酸化膜層２１９および第４の絶縁層２２０の積層膜を形成する。更に、多結晶シリコンよりなる埋込層２１１を第４の絶縁層２２０の上から溝２０５の内側を含む基板表面部２０３全面に、図７に示すように形成する。次に、埋込層２１１をRIE等の異方性ドライエッチングによりエッチバックして、溝２０５の内部のみに埋込層２１１を残す。なお、この時第４の絶縁層２２０をエッチングストッパーとして用いることが可能である。

次に、図８に示すように、ウェットエッチングにより窒化珪素層２１８上の第４の絶縁層２２０を除去し、続いて窒化珪素層２１８をウェットエッチングで除去した後、基板表面部２０３全面に気相成長法により第３の絶縁層２１２を、図８に示すように成膜する。

その後、全面に形成したフォトレジストをフォトリソグラフィーによりパターニングし（図示せず）、このフォトレジストをエッチングマスクとして、素子形成領域の第３の絶縁層２１２を除去することにより、第３の絶縁層２１２を形成する。最後に、フォトレジストを除去することにより（図示せず）、図９に示すようにトレンチ分離部分の形成が終了する。

次に、図１０に示すように、第３の絶縁層２１２が除去された素子形成領域に所望の素子を形成する。例えば、半導体基板２０１の基板表面部２０３上にゲート酸化膜２１４を形成し、その上にゲート電極２１５を所望の形状に形成する。その後、素子分離領域の第３の絶縁層２１２および酸化珪素層２１７とゲート電極２１５をマスクとしてイオン注入を行ない、基板表面部２０３に所望の導電型の不純物拡散層２１６を形成する。これにより、ゲート電極２１５をゲート、一対の不純物拡散層２１６をソース／ドレインとするMOSトランジスタ２２１が、図１０に示すように形成される。

実施の形態１においては、溝２０５の側面に熱酸化により形成される酸化物（酸化珪素）の層の膜厚が５０ナノメートル以下と薄くすることができるため、熱酸化工程において結晶欠陥が発生するに至るまでの応力集中は発生せず、従ってトレンチ型素子分離形成工程において結晶欠陥は発生しない。

なお、上述の実施の形態１において、溝２０５を形成する際エッチングマスクとして窒化珪素層２１８を用いているが、これに限ることはなく、例えば酸化珪素層あるいは酸化珪素層と窒化珪素層を積層したものをエッチングマスクとして使用することが可能である。また、第１の参考例と同様に、フォトレジストを溝２０５を形成する際のエッチングマスクとして用いることも勿論可能である。また、溝２０５内部に第４の絶縁層２２０を形成した後にこの第４の絶縁層２２０をアニールする炉工程（アニール時の雰囲気は窒素雰囲気あるいは酸素雰囲気のどちらでもよい）を追加してもよく、炉工程の追加により第４の絶縁層２２０が緻密化し、電気的絶縁特性が良化する。また、溝２０５内側への一様な被覆構造が得られるという観点から、第４の絶縁層２２０の成膜方法としては化学気相成長法を用いることが望ましい。

さらに、溝２０５を形成した後に窒化珪素層２１８を除去し、第４の絶縁層２２０を形成するよう製造工程を変更することも可能である。この場合は、埋込層２１１をエッチバックした後に素子形成領域の第４の絶縁層２２０をウェットエッチングあるいはドライエッチングにより除去するか、あるいは、第３の絶縁層２１２を成膜後、素子形成領域の第５の絶縁層２２２を除去する際に、同時に素子形成領域の第４の絶縁層２２０を除去すればよい。

また、第３の絶縁層２１２の形成についてであるが、素子形成領域に第３の絶縁層２１２が残らなければよく、例えば素子分離領域内において隣接する溝２０５を被覆する第３の絶縁層２１２は、図１１に示すように互いにつながっていてもよい。さらに、埋込層２１１は多結晶シリコンで形成される必要はなく、例えば非晶質シリコン等が使用されてもよい。

また、実施の形態１においては、素子形成領域にMOSトランジスタ２２１を形成しているが、これに限らず、例えばバイポーラ素子や抵抗素子等を形成してもよいことは勿論のことである。

本発明に係る半導体装置は、SOI基板およびトレンチ型の素子分離構造を使用し、トレンチ型の素子分離構造における溝のコーナー部起因の結晶欠陥発生を完全に抑止した半導体装置として有用である。

１、１０１、２０１半導体基板
２、１０２、２０２基板本体部
３、１０３、２０３基板表面部
４、１０４、２０４第１の絶縁層
５、１０５、２０５溝
６、１１０、２１０第２の絶縁層
７、１１１、２１１埋込層
８フォトレジストあるいは窒化珪素膜あるいは酸化珪素膜
９、１２１、２２１ MOSトランジスタ
１０、２１７酸化珪素層
１２、１１２、２１２第３の絶縁層
１０８、１１３フォトレジスト
１１４、２１４ゲート酸化膜
１１５、２１５ゲート電極
１１６、２１６不純物拡散層
２１８窒化珪素層
２１９酸化膜層
２２０第４の絶縁層

Claims

基板表面部が第１の絶縁層により基板本体部から電気的に絶縁分離されている半導体基板と、素子分離領域において前記半導体基板の前記基板表面部に設けられた、前記基板表面部を貫通し前記第１の絶縁層に達する深さまで形成された複数の溝と、前記溝の側面を酸化することによって形成される酸化膜層および前記酸化膜層を被覆するように前記酸化膜層の膜厚より厚い膜厚を有する第４の絶縁層からなる第２の絶縁層と、前記溝の内側に前記第２の絶縁層を介して埋め込み形成された埋込層と、前記埋込層を被覆する第３の絶縁層とを備えた半導体装置であって、
前記酸化膜層の厚さが２ナノメートル以上５０ナノメートル以下であり、
前記第４の絶縁層の最上面の高さは、前記埋込層の最上面の高さに比べて低く、
前記素子分離領域における前記基板表面部の最表面には、酸化珪素層が形成されており、前記酸化珪素層の下に前記第２の絶縁層を構成する前記酸化膜層が配置され、
前記酸化珪素層と前記酸化膜層とが接触していることを特徴とする半導体装置。
前記第３の絶縁層は、前記酸化珪素層の上にまで形成されており、
前記第４の絶縁層と前記第３の絶縁層とが接触する接触面の高さは、前記酸化珪素層と前記第３の絶縁層とが接触する接触面の高さに比べて低いことを特徴とする請求項１に記載の半導体装置。