JPH07273182A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07273182A JPH07273182A JP6183794A JP6183794A JPH07273182A JP H07273182 A JPH07273182 A JP H07273182A JP 6183794 A JP6183794 A JP 6183794A JP 6183794 A JP6183794 A JP 6183794A JP H07273182 A JPH07273182 A JP H07273182A
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Abstract
(57)【要約】
【目的】互いに電気的に分離された複数の素子と、素子
分離のために深い溝内に誘電体を充填した分離構造を有
する半導体装置の分離構造の形成工程で生じるウェハ平
坦度の悪化が、素子構造の形成時の加工精度等に悪影響
を与えないようにする。 【構成】分離用溝の形成および誘電体の充填による分離
構造の形成工程を、少なくとも半導体素子の金属電極形
成前までの素子構造の前半形成工程が完了した後に行
う。充填用誘電体としてはＴＥＯＳ（四エトキシシラ
ン）とオゾンの反応によるＣＶＤ酸化膜を用いる。
分離のために深い溝内に誘電体を充填した分離構造を有
する半導体装置の分離構造の形成工程で生じるウェハ平
坦度の悪化が、素子構造の形成時の加工精度等に悪影響
を与えないようにする。 【構成】分離用溝の形成および誘電体の充填による分離
構造の形成工程を、少なくとも半導体素子の金属電極形
成前までの素子構造の前半形成工程が完了した後に行
う。充填用誘電体としてはＴＥＯＳ（四エトキシシラ
ン）とオゾンの反応によるＣＶＤ酸化膜を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、互いに電気的に分離さ
れた素子を有する半導体集積回路において、素子を分離
する領域の形成方法に関する。
れた素子を有する半導体集積回路において、素子を分離
する領域の形成方法に関する。
【０００２】
【従来の技術】モノリシックな半導体集積回路において
は、集積回路を構成する素子が電界効果素子、バイポー
ラ素子或いはこれら素子の混合の場合においても個々の
素子を電気的に分離する必要がある。通常この分離方法
としてｐｎ接合分離、部分的誘電体分離、誘電体埋め込
み分離等の方法がある。近年は、素子の微細化と集積密
度の向上のため、酸化膜を介して二枚のウェハを貼り合
わせた形のＳＯＩ基板が用いられることが多く、素子分
離方法としては誘電体埋め込み分離法が多用されてい
る。
は、集積回路を構成する素子が電界効果素子、バイポー
ラ素子或いはこれら素子の混合の場合においても個々の
素子を電気的に分離する必要がある。通常この分離方法
としてｐｎ接合分離、部分的誘電体分離、誘電体埋め込
み分離等の方法がある。近年は、素子の微細化と集積密
度の向上のため、酸化膜を介して二枚のウェハを貼り合
わせた形のＳＯＩ基板が用いられることが多く、素子分
離方法としては誘電体埋め込み分離法が多用されてい
る。
【０００３】図４（ａ）ないし（ｄ）および図５（ａ）
ないし（ｄ）は従来の素子分離方法による分離を行った
集積回路の製造工程の概略を工程順に便宜的に二つの図
に分けて断面図で示したものである。以下、簡単に工程
を説明する。下地シリコン２２の上に酸化膜層２３を介
在させて単結晶層２４が設けられた形のＳＯＩ基板２１
の単結晶層２４に、通常のフォトエツチング技術を用い
てパターン形成し、単結晶層２４を局部的にエッチング
して酸化膜層２３に達する分離用溝２７を形成する［図
４（ａ）］。次に熱酸化により熱酸化膜２８を形成した
のち減圧ＣＶＤ（化学気相蒸着法）によりシリコン酸化
膜２５を分離用溝２７に充填する［同図（ｂ）］。その
後、半導体素子の形成部分の熱酸化膜２８を除去し，熱
酸化によりゲート酸化膜２９を形成し、ＭＯＳＦＥＴの
しきい値制御のためのチャンネルイオン３０の注入を行
う［同図（ｃ）］。さらに、ゲート電極用の多結晶シリ
コン層３１を堆積し抵抗制御のためのドープイオン３２
の注入を行う［同図（ｄ）］。ゲート電極３３を残して
多結晶シリコン層３１の余分な部分を除去し、フォトレ
ジスト３４にパターン形成してソース、ドレイン領域に
ソース、ドレインイオン３５を注入する［図５
（ａ）］。続いてＰＳＧ（燐シリケートガラス）膜３６
を堆積する［同図（ｂ）］。更に堆積したＰＳＧ膜３６
にフォトエツチング技術により金属電極用の窓開けをし
た後、金属膜３７を蒸着する［同図（ｃ）］。金属膜３
７をフォトエツチング技術によりパターン形成して電極
および配線３８とした後、もう一度ＰＳＧ膜３９を堆積
する［同図（ｄ）］。さらにこの上にシリコン酸化膜や
シリコン窒化膜を堆積することもある。
ないし（ｄ）は従来の素子分離方法による分離を行った
集積回路の製造工程の概略を工程順に便宜的に二つの図
に分けて断面図で示したものである。以下、簡単に工程
を説明する。下地シリコン２２の上に酸化膜層２３を介
在させて単結晶層２４が設けられた形のＳＯＩ基板２１
の単結晶層２４に、通常のフォトエツチング技術を用い
てパターン形成し、単結晶層２４を局部的にエッチング
して酸化膜層２３に達する分離用溝２７を形成する［図
４（ａ）］。次に熱酸化により熱酸化膜２８を形成した
のち減圧ＣＶＤ（化学気相蒸着法）によりシリコン酸化
膜２５を分離用溝２７に充填する［同図（ｂ）］。その
後、半導体素子の形成部分の熱酸化膜２８を除去し，熱
酸化によりゲート酸化膜２９を形成し、ＭＯＳＦＥＴの
しきい値制御のためのチャンネルイオン３０の注入を行
う［同図（ｃ）］。さらに、ゲート電極用の多結晶シリ
コン層３１を堆積し抵抗制御のためのドープイオン３２
の注入を行う［同図（ｄ）］。ゲート電極３３を残して
多結晶シリコン層３１の余分な部分を除去し、フォトレ
ジスト３４にパターン形成してソース、ドレイン領域に
ソース、ドレインイオン３５を注入する［図５
（ａ）］。続いてＰＳＧ（燐シリケートガラス）膜３６
を堆積する［同図（ｂ）］。更に堆積したＰＳＧ膜３６
にフォトエツチング技術により金属電極用の窓開けをし
た後、金属膜３７を蒸着する［同図（ｃ）］。金属膜３
７をフォトエツチング技術によりパターン形成して電極
および配線３８とした後、もう一度ＰＳＧ膜３９を堆積
する［同図（ｄ）］。さらにこの上にシリコン酸化膜や
シリコン窒化膜を堆積することもある。
【０００４】上記の工程では、図４（ａ）と（ｂ）とが
分離工程にあたる。その後の図４（ｃ）と（ｄ）とこれ
に続く図５（ａ）と（ｂ）の工程が半導体素子形成前工
程にあたり、図５（ｃ）と（ｄ）が金属電極の形成以降
の素子形成後工程である。すなわち、分離工程を行った
のち、素子形成前工程、素子形成後工程の順で工程が進
められている。上図では、半導体素子としてＭＯＳＦＥ
Ｔを例に取り上げた。分離用溝２７に充填される誘電体
としては、シリコン酸化膜やシリコン窒化膜が用いら
れ、それらの形成方法としては、熱酸化法や減圧ＣＶＤ
法で行われ、形成温度は大体９００℃以上である。
分離工程にあたる。その後の図４（ｃ）と（ｄ）とこれ
に続く図５（ａ）と（ｂ）の工程が半導体素子形成前工
程にあたり、図５（ｃ）と（ｄ）が金属電極の形成以降
の素子形成後工程である。すなわち、分離工程を行った
のち、素子形成前工程、素子形成後工程の順で工程が進
められている。上図では、半導体素子としてＭＯＳＦＥ
Ｔを例に取り上げた。分離用溝２７に充填される誘電体
としては、シリコン酸化膜やシリコン窒化膜が用いら
れ、それらの形成方法としては、熱酸化法や減圧ＣＶＤ
法で行われ、形成温度は大体９００℃以上である。
【０００５】
【発明が解決しようとする課題】上記のような半導体装
置の製造方法では、 ［１］分離工程が半導体素子形成前に行われるため、そ
れに伴いウェハの平坦度が悪化して、素子形成時の加工
精度を低下させる等の悪影響を与える。 ［２］素子形成に例えば、注入した不純物イオンの拡散
熱処理のためなどの高温工程が必要とされるため、誘電
体に使用される物質に耐熱性が求められ、充填材料の種
類が限定されてしまう。 の二点が問題となっている。
置の製造方法では、 ［１］分離工程が半導体素子形成前に行われるため、そ
れに伴いウェハの平坦度が悪化して、素子形成時の加工
精度を低下させる等の悪影響を与える。 ［２］素子形成に例えば、注入した不純物イオンの拡散
熱処理のためなどの高温工程が必要とされるため、誘電
体に使用される物質に耐熱性が求められ、充填材料の種
類が限定されてしまう。 の二点が問題となっている。
【０００６】本発明は、前述の半導体装置の製造方法に
おける上記の課題を解決し、素子形成工程に悪い影響を
与えない、しかも従来より多様な充填材料の使用を可能
にする半導体装置の製造方法を提供することを目的とす
る。
おける上記の課題を解決し、素子形成工程に悪い影響を
与えない、しかも従来より多様な充填材料の使用を可能
にする半導体装置の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】前項記載の課題を解決す
る手段として、複数の素子領域を分離する分離用溝の形
成と誘電体の充填による分離工程と、金属電極形成前ま
での素子形成前工程と、金属電極形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、前記分離工程を、少なくとも金属電極形成前まで
の素子形成前工程の後に行うものとする。
る手段として、複数の素子領域を分離する分離用溝の形
成と誘電体の充填による分離工程と、金属電極形成前ま
での素子形成前工程と、金属電極形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、前記分離工程を、少なくとも金属電極形成前まで
の素子形成前工程の後に行うものとする。
【０００８】特に、金属電極形成工程以降の素子形成後
工程を、分離工程の後に行うのがよい。誘電体はＴＥＯ
Ｓ（四エトキシシラン）とオゾンを用いたＣＶＤによる
シリコン酸化膜としてもよい。また、複数の素子領域を
分離する分離用溝の形成と誘電体の充填による分離工程
と、一層目金属層形成後までの素子形成前工程と、相間
絶縁膜形成工程と、二層目金属層形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、素子形成前工程の後に分離工程を行い、更にその
後に素子形成後工程を行うものとする。
工程を、分離工程の後に行うのがよい。誘電体はＴＥＯ
Ｓ（四エトキシシラン）とオゾンを用いたＣＶＤによる
シリコン酸化膜としてもよい。また、複数の素子領域を
分離する分離用溝の形成と誘電体の充填による分離工程
と、一層目金属層形成後までの素子形成前工程と、相間
絶縁膜形成工程と、二層目金属層形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、素子形成前工程の後に分離工程を行い、更にその
後に素子形成後工程を行うものとする。
【０００９】その場合に、分離工程において、誘電体の
充填と層間絶縁膜の形成とを同時に行ってもよい。誘電
体としてプラズマＣＶＤによるシリコン酸化膜、シリコ
ン窒化膜および塗布平坦化剤のうちの一つ又は複数を組
み合わせた積層膜を用いてもよい。
充填と層間絶縁膜の形成とを同時に行ってもよい。誘電
体としてプラズマＣＶＤによるシリコン酸化膜、シリコ
ン窒化膜および塗布平坦化剤のうちの一つ又は複数を組
み合わせた積層膜を用いてもよい。
【００１０】
【作用】上記の手段を講じて、分離用溝の形成および誘
電体の充填による分離工程を少なくとも、上記の素子形
成前工程の後に行えば、素子形成時は、分離工程の結果
生じるウェハ変形の悪影響を受けることはない。特に、
金属電極形成工程以降の素子形成後工程を、分離工程の
後に行えば、充填した分離用溝を越えた配線が可能にな
る。
電体の充填による分離工程を少なくとも、上記の素子形
成前工程の後に行えば、素子形成時は、分離工程の結果
生じるウェハ変形の悪影響を受けることはない。特に、
金属電極形成工程以降の素子形成後工程を、分離工程の
後に行えば、充填した分離用溝を越えた配線が可能にな
る。
【００１１】特に、ＴＥＯＳ（四エトキシシラン）とオ
ゾンを用いたＣＶＤによるシリコン酸化膜では深い溝へ
の空洞の無い充填ができる。また、複数の素子領域を分
離する分離用溝の形成と誘電体の充填による分離工程
と、一層目金属層形成後までの素子形成前工程と、相間
絶縁膜形成工程と、二層目金属層形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、素子形成前工程の後に分離工程を行い、更にその
後に素子形成後工程を行えば、素子構造の形成時は、分
離工程の結果生じるウェハ変形の悪影響を受けることは
なく、二層目の配線で分離用溝を越える配線が可能にな
る。
ゾンを用いたＣＶＤによるシリコン酸化膜では深い溝へ
の空洞の無い充填ができる。また、複数の素子領域を分
離する分離用溝の形成と誘電体の充填による分離工程
と、一層目金属層形成後までの素子形成前工程と、相間
絶縁膜形成工程と、二層目金属層形成工程を含むその後
の素子形成後工程とからなる半導体装置の製造方法にお
いて、素子形成前工程の後に分離工程を行い、更にその
後に素子形成後工程を行えば、素子構造の形成時は、分
離工程の結果生じるウェハ変形の悪影響を受けることは
なく、二層目の配線で分離用溝を越える配線が可能にな
る。
【００１２】その場合に、分離構造の形成工程におい
て、誘電体の充填と層間絶縁膜の平坦化とを同時に行え
ば、工程の短縮ができる。誘電体としてプラズマＣＶＤ
によるシリコン酸化膜、シリコン窒化膜および塗布平坦
化剤のうちの一つ又は複数を組み合わせた積層膜など多
様な材料から用途により最適な材料や組み合わせが選べ
る。
て、誘電体の充填と層間絶縁膜の平坦化とを同時に行え
ば、工程の短縮ができる。誘電体としてプラズマＣＶＤ
によるシリコン酸化膜、シリコン窒化膜および塗布平坦
化剤のうちの一つ又は複数を組み合わせた積層膜など多
様な材料から用途により最適な材料や組み合わせが選べ
る。
【００１３】
【実施例】以下に図面を参照しながら、本発明の半導体
装置の製造方法を説明する。図１（ａ）ないし（ｄ）に
本発明の方法にによる分離工程の手順を示す。通常の半
導体装置の素子形成前工程により、下地シリコン２の上
に酸化膜層３を介在させて単結晶層４が設けられた形の
ＳＯＩ基板１の単結晶層４に半導体素子６を形成し、そ
の上にシリコン酸化膜５を堆積する［図１（ａ）］。次
に、フォトエッチング技術によりシリコン酸化膜５に分
離用溝パターンを形成した後、そのパターンをエッチン
グマスクとして、介在させた酸化膜層３まで単結晶層４
をエッチングし、分離用溝７を形成する［同図
（ｂ）］。続いて、常圧ＣＶＤ法によって、ＴＥＯＳと
オゾンによるＢＰＳＧ（ホウ素・燐シリケートガラス）
膜８を堆積する［同図（ｃ）］。その後９００℃程度の
熱処理を行い、ＢＰＳＧ膜８を流動させ、分離用溝７の
内部をＢＰＳＧで充填する［同図（ｄ）］。
装置の製造方法を説明する。図１（ａ）ないし（ｄ）に
本発明の方法にによる分離工程の手順を示す。通常の半
導体装置の素子形成前工程により、下地シリコン２の上
に酸化膜層３を介在させて単結晶層４が設けられた形の
ＳＯＩ基板１の単結晶層４に半導体素子６を形成し、そ
の上にシリコン酸化膜５を堆積する［図１（ａ）］。次
に、フォトエッチング技術によりシリコン酸化膜５に分
離用溝パターンを形成した後、そのパターンをエッチン
グマスクとして、介在させた酸化膜層３まで単結晶層４
をエッチングし、分離用溝７を形成する［同図
（ｂ）］。続いて、常圧ＣＶＤ法によって、ＴＥＯＳと
オゾンによるＢＰＳＧ（ホウ素・燐シリケートガラス）
膜８を堆積する［同図（ｃ）］。その後９００℃程度の
熱処理を行い、ＢＰＳＧ膜８を流動させ、分離用溝７の
内部をＢＰＳＧで充填する［同図（ｄ）］。
【００１４】半導体素子６は分離用溝７の形成前の、ウ
ェハが平坦な状態で形成されるので、先に述べた素子の
加工精度の問題は生じない。またＴＥＯＳとオゾンによ
るＢＰＳＧ膜は深い溝を空洞無く充填できる材料であ
り、その後の高温熱処理により表面の平坦化もできる。
図２（ａ）ないし（ｄ）および図３（ａ）と（ｂ）は、
本発明の方法にかかる別の半導体装置の誘電体埋め込み
工程の手順を便宜的に二枚の図に分けて示したものであ
る。
ェハが平坦な状態で形成されるので、先に述べた素子の
加工精度の問題は生じない。またＴＥＯＳとオゾンによ
るＢＰＳＧ膜は深い溝を空洞無く充填できる材料であ
り、その後の高温熱処理により表面の平坦化もできる。
図２（ａ）ないし（ｄ）および図３（ａ）と（ｂ）は、
本発明の方法にかかる別の半導体装置の誘電体埋め込み
工程の手順を便宜的に二枚の図に分けて示したものであ
る。
【００１５】通常のウェハプロセスを用い、酸化膜層３
を介在させたＳＯＩ基板１の単結晶層４に半導体素子６
を形成し、その上にシリコン酸化膜５を堆積し、金属電
極１２を形成する［図２（ａ）］。次に、フォトエッチ
ング技術によりシリコン酸化膜５に分離用溝のパターン
を形成した後、酸化膜５および金属電極１２をエッチン
グマスクとして、介在させた酸化膜層３に達するまで単
結晶層４をエッチングして、分離用溝７を形成する［同
図（ｂ）］。続いて、プラズマＣＶＤ法によりプラズマ
酸化膜９を成膜する［同図（ｃ）］。さらに平坦化塗布
膜１０を塗布し、表面を平坦化する［同図（ｄ）］。そ
の後、基板表面全面をエッチバックする［図３
（ａ）］。最後に、上部にプラズマ酸化膜１１を形成
し、多層金属配線間絶縁膜の平坦化と誘電体の充填が同
時に行われる［同図（ｂ）］。
を介在させたＳＯＩ基板１の単結晶層４に半導体素子６
を形成し、その上にシリコン酸化膜５を堆積し、金属電
極１２を形成する［図２（ａ）］。次に、フォトエッチ
ング技術によりシリコン酸化膜５に分離用溝のパターン
を形成した後、酸化膜５および金属電極１２をエッチン
グマスクとして、介在させた酸化膜層３に達するまで単
結晶層４をエッチングして、分離用溝７を形成する［同
図（ｂ）］。続いて、プラズマＣＶＤ法によりプラズマ
酸化膜９を成膜する［同図（ｃ）］。さらに平坦化塗布
膜１０を塗布し、表面を平坦化する［同図（ｄ）］。そ
の後、基板表面全面をエッチバックする［図３
（ａ）］。最後に、上部にプラズマ酸化膜１１を形成
し、多層金属配線間絶縁膜の平坦化と誘電体の充填が同
時に行われる［同図（ｂ）］。
【００１６】半導体素子６は分離用溝７の形成前の、ウ
ェハが平坦な状態で形成されるので、先に述べた素子の
加工精度の問題は無いのは上記の図１の場合と同様であ
る。またプラズマ酸化膜と平坦化塗布膜の組み合わせ
は、深い溝を空洞無く充填できる材料であり、その後の
高温熱処理により表面の平坦化もできる。特にプラズマ
酸化膜は、緻密な膜で耐イオン透過性が高く、優れた保
護膜となる。平坦化塗布膜は文字通り塗布によって被着
できる膜で作業性が優れている。プラズマ酸化膜、平坦
化塗布膜とも４００℃程度で形成でき、プロセスの低温
化、省エネルギ化に効果がある。このような材料が使用
できるのも、分離工程を、素子形成後に行うようにした
本発明の長所である。
ェハが平坦な状態で形成されるので、先に述べた素子の
加工精度の問題は無いのは上記の図１の場合と同様であ
る。またプラズマ酸化膜と平坦化塗布膜の組み合わせ
は、深い溝を空洞無く充填できる材料であり、その後の
高温熱処理により表面の平坦化もできる。特にプラズマ
酸化膜は、緻密な膜で耐イオン透過性が高く、優れた保
護膜となる。平坦化塗布膜は文字通り塗布によって被着
できる膜で作業性が優れている。プラズマ酸化膜、平坦
化塗布膜とも４００℃程度で形成でき、プロセスの低温
化、省エネルギ化に効果がある。このような材料が使用
できるのも、分離工程を、素子形成後に行うようにした
本発明の長所である。
【００１７】
【発明の効果】本発明によれば、半導体素子形成工程後
に分離工程を行うため、分離工程に起因するウェハの変
形が、もっとも微細な加工を必要とする半導体素子形成
工程におよぼす悪影響を排除することが可能となる。更
に、充填に用いる誘電体に比較的耐熱性の低い物質を使
用することができることになり、材料選択の自由度が向
上する。またその結果、塗布平坦化剤の如き流動性物質
をも充填することが可能となり、分離溝内の誘電体充填
の形状を著しく向上させることが可能となる。
に分離工程を行うため、分離工程に起因するウェハの変
形が、もっとも微細な加工を必要とする半導体素子形成
工程におよぼす悪影響を排除することが可能となる。更
に、充填に用いる誘電体に比較的耐熱性の低い物質を使
用することができることになり、材料選択の自由度が向
上する。またその結果、塗布平坦化剤の如き流動性物質
をも充填することが可能となり、分離溝内の誘電体充填
の形状を著しく向上させることが可能となる。
【図１】本発明の製造方法にかかる半導体装置の例の素
子分離工程を（ａ）から（ｄ）の順に示した部分断面図
子分離工程を（ａ）から（ｄ）の順に示した部分断面図
【図２】本発明の製造方法にかかる別の半導体装置の例
の素子分離工程を（ａ）から（ｄ）の順に示した図
の素子分離工程を（ａ）から（ｄ）の順に示した図
【図３】図２に続く本発明の製造方法にかかる別の半導
体装置の例の素子分離工程を（ａ）から（ｂ）の順に示
した図
体装置の例の素子分離工程を（ａ）から（ｂ）の順に示
した図
【図４】従来の製造方法による半導体装置の製造工程を
（ａ）から（ｄ）の順に示した図
（ａ）から（ｄ）の順に示した図
【図５】図４に続く従来の製造方法による半導体装置の
製造工程を（ａ）から（ｄ）の順に示した図
製造工程を（ａ）から（ｄ）の順に示した図
１、２１ ＳＯＩ基板 ２、２２ 下地シリコン ３、２３ 酸化膜層 ４、２４ 単結晶層 ５、２５ シリコン酸化膜 ６、２６ 半導体素子 ７、２７ 分離用溝 ８ ＢＰＳＧ膜 ９ プラズマ酸化膜 １０ 平坦化塗布膜 １１ プラズマ酸化膜 １２ 金属電極 ２８ 熱酸化膜 ２９ ゲート酸化膜 ３０ チャンネルイオン ３１ 多結晶シリコン層 ３２ ドープイオン ３３ ゲート電極 ３４ フォトレジスト ３５ ソース、ドレインイオン ３６ ＰＳＧ膜 ３７ 金属膜 ３８ 電極および配線 ３９ ＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｆ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｒ
Claims (6)
- 【請求項１】複数の素子領域を分離する分離用溝の形成
と誘電体の充填による分離工程と、金属電極形成前まで
の素子形成前工程と、金属電極形成工程を含むその後の
素子形成後工程とからなる半導体装置の製造方法におい
て、前記分離工程を、少なくとも金属電極形成前までの
素子形成前工程の後に行うことを特徴とする半導体装置
の製造方法。 - 【請求項２】素子形成後工程を分離工程の後に行うこと
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】誘電体をＴＥＯＳ（四エトキシシラン）と
オゾンを用いたＣＶＤによるシリコン酸化膜とすること
を特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】複数の素子領域を分離する分離用溝の形成
と誘電体の充填による分離工程と、一層目金属層形成後
までの素子形成前工程と、層間絶縁膜形成工程と、二層
目金属層形成工程を含むその後の素子形成後工程とから
なる半導体装置の製造方法において、素子形成前工程の
後に分離工程を行い、更にその後に素子形成後工程を行
うことを特徴とする半導体装置の製造方法。 - 【請求項５】分離工程において、誘電体の充填と層間絶
縁膜の形成とを同時に行うことを特徴とする請求項４に
記載の半導体装置の製造方法。 - 【請求項６】誘電体としてプラズマＣＶＤによるシリコ
ン酸化膜、シリコン窒化膜および平坦化塗布剤のうちの
一つ又は複数を組み合わせた積層膜を用いることを特徴
とする請求項４または５に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183794A JPH07273182A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183794A JPH07273182A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273182A true JPH07273182A (ja) | 1995-10-20 |
Family
ID=13182615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183794A Pending JPH07273182A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273182A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256263B1 (ko) * | 1993-12-29 | 2000-05-15 | 김영환 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6667540B2 (en) | 1996-02-02 | 2003-12-23 | Micron Technology, Inc. | Method and apparatus for reducing fixed charge in semiconductor device layers |
| JP2011049603A (ja) * | 2010-12-06 | 2011-03-10 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2012009489A (ja) * | 2010-06-22 | 2012-01-12 | Denso Corp | 半導体装置の製造方法および半導体装置 |
| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-03-31 JP JP6183794A patent/JPH07273182A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100256263B1 (ko) * | 1993-12-29 | 2000-05-15 | 김영환 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
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| US6864561B2 (en) | 1996-02-02 | 2005-03-08 | Micron Technology, Inc. | Method and apparatus for reducing fixed charge in semiconductor device layers |
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| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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