JPH1197522A - 誘電体分離基板およびその製造方法 - Google Patents
誘電体分離基板およびその製造方法Info
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- JPH1197522A JPH1197522A JP10091294A JP9129498A JPH1197522A JP H1197522 A JPH1197522 A JP H1197522A JP 10091294 A JP10091294 A JP 10091294A JP 9129498 A JP9129498 A JP 9129498A JP H1197522 A JPH1197522 A JP H1197522A
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Abstract
(57)【要約】
【課題】誘電体分離基板の分離溝の表面を平坦化し、且
つ、ウエハのそりを低減する。 【解決手段】（ａ）に示すように、分離溝５表面に露出
している多結晶シリコンを０．５μｍ程度酸化し、つぎ
に（ｂ）に示すように、ＳＯＧ（Spin on Glass)を回転
塗布した後、熱処理を行い表面を平坦化し、（ｃ）に示
すように、エッチバックを施して側壁酸化膜６を一部残
したところで停止し、（ｄ）に示すように、分離溝５以
外の半導体層３の表面を被覆している側壁酸化膜６ａを
フッ酸を用いたウェットエッチングにより除去し、誘電
体分離基板を形成する。こうすることで、側壁酸化膜６
の段差１０は極めて小さくなり、分離溝５の表面は平坦
化される。
つ、ウエハのそりを低減する。 【解決手段】（ａ）に示すように、分離溝５表面に露出
している多結晶シリコンを０．５μｍ程度酸化し、つぎ
に（ｂ）に示すように、ＳＯＧ（Spin on Glass)を回転
塗布した後、熱処理を行い表面を平坦化し、（ｃ）に示
すように、エッチバックを施して側壁酸化膜６を一部残
したところで停止し、（ｄ）に示すように、分離溝５以
外の半導体層３の表面を被覆している側壁酸化膜６ａを
フッ酸を用いたウェットエッチングにより除去し、誘電
体分離基板を形成する。こうすることで、側壁酸化膜６
の段差１０は極めて小さくなり、分離溝５の表面は平坦
化される。
Description
【０００１】
【発明の属する技術分野】この発明は、誘電体分離構造
を備えた半導体装置に用いられる誘電体分離基板の製造
方法に関する。
を備えた半導体装置に用いられる誘電体分離基板の製造
方法に関する。
【０００２】
【従来の技術】集積回路においては、それを構成する回
路ブロックの相互間に、半導体層内部を介しての動作の
干渉が生じることを防止する目的で、半導体層内部を互
いに電気的に独立した半導体島領域に分離する。この半
導体島領域が素子形成領域となり、それぞれの素子形成
領域に、トランジスタやダイオードなどの回路要素、さ
らにはトランジスタやタイオードを組み合わせて構成さ
れる回路ブロックを形成し、これらの回路要素および回
路ブロックが配線膜によって相互に電気的接続される。
このような素子形成領域の分離にあたっては接合分離法
が多用されていたが、この方法はｐｎ接合の逆バイアス
特性を利用したものであるため、素子形成領域間の分離
が必ずしも確実でない。また、素子形成領域相互間に不
必要なトランジスタやダイオードおよびサイリスタなど
の寄生素子が内蔵される構造であるため、集積回路の動
作中にラッチアップ現象（寄生素子が動作して、短絡状
態となること）などのトラブルや集積回路が誤動作する
ことがある。そこで、素子形成領域間を誘電体によって
分離する誘電体分離基板を用いる方法が採用されつつあ
る。この誘電体分離基板を構成する半導体層に多結晶シ
リコン層を用いる場合もあるが、ここでは、２枚の半導
体単結晶板を張り合わせ酸化膜を介して張り合わせたＳ
ＯＩ基板を用いて誘電体分離基板を製造する場合につい
て説明する。この半導体単結晶板に挟まれた張り合わせ
酸化膜は前記の素子形成領域の底の部分を電気的に絶縁
する働きをする。
路ブロックの相互間に、半導体層内部を介しての動作の
干渉が生じることを防止する目的で、半導体層内部を互
いに電気的に独立した半導体島領域に分離する。この半
導体島領域が素子形成領域となり、それぞれの素子形成
領域に、トランジスタやダイオードなどの回路要素、さ
らにはトランジスタやタイオードを組み合わせて構成さ
れる回路ブロックを形成し、これらの回路要素および回
路ブロックが配線膜によって相互に電気的接続される。
このような素子形成領域の分離にあたっては接合分離法
が多用されていたが、この方法はｐｎ接合の逆バイアス
特性を利用したものであるため、素子形成領域間の分離
が必ずしも確実でない。また、素子形成領域相互間に不
必要なトランジスタやダイオードおよびサイリスタなど
の寄生素子が内蔵される構造であるため、集積回路の動
作中にラッチアップ現象（寄生素子が動作して、短絡状
態となること）などのトラブルや集積回路が誤動作する
ことがある。そこで、素子形成領域間を誘電体によって
分離する誘電体分離基板を用いる方法が採用されつつあ
る。この誘電体分離基板を構成する半導体層に多結晶シ
リコン層を用いる場合もあるが、ここでは、２枚の半導
体単結晶板を張り合わせ酸化膜を介して張り合わせたＳ
ＯＩ基板を用いて誘電体分離基板を製造する場合につい
て説明する。この半導体単結晶板に挟まれた張り合わせ
酸化膜は前記の素子形成領域の底の部分を電気的に絶縁
する働きをする。
【０００３】図４は従来の誘電体分離基板の要部断面図
である。半導体支持基板１上に張り合わ酸化膜２を形成
し、張り合わせ酸化膜２上に選択的に半導体層３を形成
し、その半導体層３を取り囲むように側壁酸化膜６を介
して多結晶シリコン７を形成する。この誘電体分離基板
では多結晶シリコン７の表面が露出している。つぎにこ
の誘電体分離基板の製造方法について説明する。
である。半導体支持基板１上に張り合わ酸化膜２を形成
し、張り合わせ酸化膜２上に選択的に半導体層３を形成
し、その半導体層３を取り囲むように側壁酸化膜６を介
して多結晶シリコン７を形成する。この誘電体分離基板
では多結晶シリコン７の表面が露出している。つぎにこ
の誘電体分離基板の製造方法について説明する。
【０００４】図５は図４の誘電体分離基板の製造方法を
示す図で、図５（ａ）〜（ｆ）は工程順に要部工程断面
図を示す。図５（ａ）に示すように半導体支持基板１
（ベースウエハ）の上に張り合わせ酸化膜２を介して形
成された半導体層３（例えばシリコン層）の表面に分離
溝エッチングのマスク層であるマスク酸化膜４を形成
し、それにフッ素系混合ガスを用いてドライエッチング
を施し、分離溝形成予定領域を窓開けする。つぎに、図
５（ｂ）に示すように、マスク酸化膜４の窓開け部から
臭素系混合ガスを用いてドライエッチングを施して、張
り合わせ酸化膜２にまで達する分離溝５（トレンチのこ
と）を形成する。つぎに、フッ酸を用いたウェットエッ
チングによりマスク酸化膜４を除去した後、図５（ｃ）
に示すように、半導体層３の表面を熱酸化して、分離溝
５の側壁に厚さ約１μｍの側壁酸化膜６を形成する。こ
のとき、分離溝５以外の半導体層３の表面にも側壁酸化
膜６ａが形成される。つぎに、図５（ｄ）に示すよう
に、減圧ＣＶＤ法により、半導体層３の表面に多結晶シ
リコン７（充填層）を堆積して分離溝５の内部を埋め込
む。このとき、分離溝５以外の半導体層３の表面にも多
結晶シリコン７ａが堆積する。つぎに、図５（ｅ）に示
すように、半導体層３の表面側にエッチバックを施し
て、分離溝５以外の半導体層３の表面に付いた多結晶シ
リコン７ａを除去する。その後に、図５（ｆ）に示すよ
うに、分離溝５の上部をフォトレジストで被覆し、フッ
酸を用いたウェットエッチングにより分離溝５以外の半
導体層３に被覆している側壁酸化膜６ａを除去すると半
導体層３の側壁酸化膜６および多結晶シリコン７を備え
る分離溝５と酸化膜２とによって素子分離された半導体
島領域（素子形成領域）を備える誘電体分離基板が形成
される。
示す図で、図５（ａ）〜（ｆ）は工程順に要部工程断面
図を示す。図５（ａ）に示すように半導体支持基板１
（ベースウエハ）の上に張り合わせ酸化膜２を介して形
成された半導体層３（例えばシリコン層）の表面に分離
溝エッチングのマスク層であるマスク酸化膜４を形成
し、それにフッ素系混合ガスを用いてドライエッチング
を施し、分離溝形成予定領域を窓開けする。つぎに、図
５（ｂ）に示すように、マスク酸化膜４の窓開け部から
臭素系混合ガスを用いてドライエッチングを施して、張
り合わせ酸化膜２にまで達する分離溝５（トレンチのこ
と）を形成する。つぎに、フッ酸を用いたウェットエッ
チングによりマスク酸化膜４を除去した後、図５（ｃ）
に示すように、半導体層３の表面を熱酸化して、分離溝
５の側壁に厚さ約１μｍの側壁酸化膜６を形成する。こ
のとき、分離溝５以外の半導体層３の表面にも側壁酸化
膜６ａが形成される。つぎに、図５（ｄ）に示すよう
に、減圧ＣＶＤ法により、半導体層３の表面に多結晶シ
リコン７（充填層）を堆積して分離溝５の内部を埋め込
む。このとき、分離溝５以外の半導体層３の表面にも多
結晶シリコン７ａが堆積する。つぎに、図５（ｅ）に示
すように、半導体層３の表面側にエッチバックを施し
て、分離溝５以外の半導体層３の表面に付いた多結晶シ
リコン７ａを除去する。その後に、図５（ｆ）に示すよ
うに、分離溝５の上部をフォトレジストで被覆し、フッ
酸を用いたウェットエッチングにより分離溝５以外の半
導体層３に被覆している側壁酸化膜６ａを除去すると半
導体層３の側壁酸化膜６および多結晶シリコン７を備え
る分離溝５と酸化膜２とによって素子分離された半導体
島領域（素子形成領域）を備える誘電体分離基板が形成
される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
誘電体分離基板の製造方法において、多結晶シリコン７
を分離溝５の内部へ埋め込む場合、溝中央部に多結晶シ
リコン７に凹部１０が発生するという問題点がある。ま
た分離溝上部コーナー部に発生する欠陥を抑制するた
め、分離溝５にテーパーを形成したり上部コーナー部に
丸みをもたせたりした場合、分離溝５の入口付近が広く
なるために多結晶シリコン７の中央部の凹部１０が大き
くなる。また、分離耐圧向上のため側壁酸化膜６の厚さ
を１μｍ以上に厚くした場合は、後の酸化工程での分離
溝３上部に露出した側壁酸化膜６に大きな段差１１が発
生するという問題点もある。前記の凹部１０は、誘電体
分離基板の形成後も分離溝５上に残存するため、ゲート
電極形成時のエッチング残りなどの原因となり、パター
ン設計上制約となり、微細加工が困難になる。
誘電体分離基板の製造方法において、多結晶シリコン７
を分離溝５の内部へ埋め込む場合、溝中央部に多結晶シ
リコン７に凹部１０が発生するという問題点がある。ま
た分離溝上部コーナー部に発生する欠陥を抑制するた
め、分離溝５にテーパーを形成したり上部コーナー部に
丸みをもたせたりした場合、分離溝５の入口付近が広く
なるために多結晶シリコン７の中央部の凹部１０が大き
くなる。また、分離耐圧向上のため側壁酸化膜６の厚さ
を１μｍ以上に厚くした場合は、後の酸化工程での分離
溝３上部に露出した側壁酸化膜６に大きな段差１１が発
生するという問題点もある。前記の凹部１０は、誘電体
分離基板の形成後も分離溝５上に残存するため、ゲート
電極形成時のエッチング残りなどの原因となり、パター
ン設計上制約となり、微細加工が困難になる。
【０００６】また、従来の誘電体分離基板の製造方法に
おいては、後の酸化工程の際に分離溝５の内部へ埋め込
まれた多結晶シリコン７の表面が酸化されされると、結
晶方位で酸化のされ易さが違うために、多結晶シリコン
７の表面に凹凸や段差が発生するという問題点が発生す
る。また、多結晶シリコン７が酸化されるときの体積膨
張によりストレスが発生し、ウエハのそりが大きくなる
という問題点もある。前記段差は、誘電体分離基板の形
成後も分離溝５上に残存するため、多結晶シリコン７で
ゲート電極を形成する場合のエッチングで、この分離溝
５上の多結晶シリコンが残る原因となる。そのため、設
計上の制約が発生し、微細加工が困難になる。また、ウ
エハのそりは後の製造工程におけるウエハ搬送やリソグ
ラフィーなどの微細加工を困難にする。
おいては、後の酸化工程の際に分離溝５の内部へ埋め込
まれた多結晶シリコン７の表面が酸化されされると、結
晶方位で酸化のされ易さが違うために、多結晶シリコン
７の表面に凹凸や段差が発生するという問題点が発生す
る。また、多結晶シリコン７が酸化されるときの体積膨
張によりストレスが発生し、ウエハのそりが大きくなる
という問題点もある。前記段差は、誘電体分離基板の形
成後も分離溝５上に残存するため、多結晶シリコン７で
ゲート電極を形成する場合のエッチングで、この分離溝
５上の多結晶シリコンが残る原因となる。そのため、設
計上の制約が発生し、微細加工が困難になる。また、ウ
エハのそりは後の製造工程におけるウエハ搬送やリソグ
ラフィーなどの微細加工を困難にする。
【０００７】この発明の目的は、前記の課題を解決し
て、分離溝とその周辺の表面が平坦で、ウエハのそりが
低減された誘電体分離基板およびその製造方法を提供す
ることにある。
て、分離溝とその周辺の表面が平坦で、ウエハのそりが
低減された誘電体分離基板およびその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体支持基板上に形成された酸化膜の上に半導
体層を有するＳＯＩ（Silicon on Insulator）基板の半
導体層表面より、酸化膜に達する異方性の溝が形成され
る工程と、該溝側壁が酸化される工程と、前記溝内が多
結晶シリコンで埋め込まれる工程と、半導体層表面の多
結晶シリコンと酸化膜が除去される工程からなる誘電体
分離基板の製造方法において、半導体層表面の多結晶シ
リコンが除去される工程と、溝内に埋め込まれた多結晶
シリコンの表面が酸化される工程と、塗布平坦化膜が形
成される工程と、該塗布平坦化膜が除去される工程と、
前記多結晶シリコン表面および半導体層表面を被覆して
いる酸化膜の表面層が除去される工程と、半導体層表面
の酸化膜が除去される工程とを含む製造工程とする。
めに、半導体支持基板上に形成された酸化膜の上に半導
体層を有するＳＯＩ（Silicon on Insulator）基板の半
導体層表面より、酸化膜に達する異方性の溝が形成され
る工程と、該溝側壁が酸化される工程と、前記溝内が多
結晶シリコンで埋め込まれる工程と、半導体層表面の多
結晶シリコンと酸化膜が除去される工程からなる誘電体
分離基板の製造方法において、半導体層表面の多結晶シ
リコンが除去される工程と、溝内に埋め込まれた多結晶
シリコンの表面が酸化される工程と、塗布平坦化膜が形
成される工程と、該塗布平坦化膜が除去される工程と、
前記多結晶シリコン表面および半導体層表面を被覆して
いる酸化膜の表面層が除去される工程と、半導体層表面
の酸化膜が除去される工程とを含む製造工程とする。
【０００９】このように、半導体層表面の多結晶シリコ
ンの除去後に、溝内に埋め込んだ多結晶シリコンの表面
を酸化する工程と塗布平坦化膜を形成する工程を行って
から酸化膜を除去することで、多結晶シリコン上の凹凸
が酸化膜で平坦化され、また多結晶シリコン上が酸化膜
で被覆されることで、その後の工程で多結晶シリコンの
表面が荒らされることが防止できて、平坦な状態を維持
できる。
ンの除去後に、溝内に埋め込んだ多結晶シリコンの表面
を酸化する工程と塗布平坦化膜を形成する工程を行って
から酸化膜を除去することで、多結晶シリコン上の凹凸
が酸化膜で平坦化され、また多結晶シリコン上が酸化膜
で被覆されることで、その後の工程で多結晶シリコンの
表面が荒らされることが防止できて、平坦な状態を維持
できる。
【００１０】また塗布平坦化膜がＳＯＧ（Spin on Glas
s ）であると、多結晶シリコン表面の凹凸が大きい場合
でも容易に平坦化できる。また多結晶シリコンの膜厚が
１μｍ以下であると生産性上好ましい。また、半導体支
持基板上に形成された酸化膜の上に半導体層を有するＳ
ＯＩ（Silicon on Insulator）基板の半導体層表面よ
り、酸化膜に達する異方性の溝が形成され、該溝側壁が
酸化され、前記溝内が多結晶シリコンで埋め込まれる誘
電体分離基板において、前記多結晶シリコンの表面に酸
化防止膜を形成する構成とする。
s ）であると、多結晶シリコン表面の凹凸が大きい場合
でも容易に平坦化できる。また多結晶シリコンの膜厚が
１μｍ以下であると生産性上好ましい。また、半導体支
持基板上に形成された酸化膜の上に半導体層を有するＳ
ＯＩ（Silicon on Insulator）基板の半導体層表面よ
り、酸化膜に達する異方性の溝が形成され、該溝側壁が
酸化され、前記溝内が多結晶シリコンで埋め込まれる誘
電体分離基板において、前記多結晶シリコンの表面に酸
化防止膜を形成する構成とする。
【００１１】また、半導体支持基板上に形成された酸化
膜の上に半導体層を有するＳＯＩ（Silicon on Insulat
or）基板の半導体層表面より、酸化膜に達する異方性の
溝が形成される工程と、該溝側壁が酸化される工程と、
前記溝内が多結晶シリコンで埋め込まれる工程と、半導
体層表面の多結晶シリコンと酸化膜が除去される工程か
らなる誘電体分離基板の製造方法において、半導体層表
面の多結晶シリコンが除去される工程と、溝内に埋め込
まれた多結晶シリコンの表面が酸化される工程と、塗布
平坦化膜が形成される工程と、該塗布平坦化膜が除去さ
れる工程と、前記多結晶シリコン表面および半導体層表
面を被覆している酸化膜の表面層が除去される工程と、
半導体層表面の酸化膜が除去される工程と、前記多結晶
シリコンの表面に酸化防止膜を形成する工程とを含む製
造方法とする。
膜の上に半導体層を有するＳＯＩ（Silicon on Insulat
or）基板の半導体層表面より、酸化膜に達する異方性の
溝が形成される工程と、該溝側壁が酸化される工程と、
前記溝内が多結晶シリコンで埋め込まれる工程と、半導
体層表面の多結晶シリコンと酸化膜が除去される工程か
らなる誘電体分離基板の製造方法において、半導体層表
面の多結晶シリコンが除去される工程と、溝内に埋め込
まれた多結晶シリコンの表面が酸化される工程と、塗布
平坦化膜が形成される工程と、該塗布平坦化膜が除去さ
れる工程と、前記多結晶シリコン表面および半導体層表
面を被覆している酸化膜の表面層が除去される工程と、
半導体層表面の酸化膜が除去される工程と、前記多結晶
シリコンの表面に酸化防止膜を形成する工程とを含む製
造方法とする。
【００１２】前記の酸化防止膜が窒化膜である形成が容
易で好ましい。
易で好ましい。
【００１３】
【発明の実施の形態】図１はこの発明の第１実施例の誘
電体分離基板の製造方法を示す図で、図１（ａ）〜
（ｄ）は工程順に示した要部工程断面図である。この工
程の前工程である、分離溝５（トレンチともいう）の形
成、側壁酸化膜６の形成、および多結晶シリコンの埋め
込み工程までは図５（ａ）〜（ｅ）と同じであり、図１
では、その後の工程について説明する。
電体分離基板の製造方法を示す図で、図１（ａ）〜
（ｄ）は工程順に示した要部工程断面図である。この工
程の前工程である、分離溝５（トレンチともいう）の形
成、側壁酸化膜６の形成、および多結晶シリコンの埋め
込み工程までは図５（ａ）〜（ｅ）と同じであり、図１
では、その後の工程について説明する。
【００１４】図１（ａ）に示すように、分離溝５表面に
露出している多結晶シリコンを０．５μｍ程度酸化す
る。つぎに、図１（ｂ）に示すように、ＳＯＧ（Spin o
n Glass)を回転塗布した後、熱処理を行い表面を平坦化
する。ここで使用するＳＯＧは有機または無機のどちら
のタイプでも最終段階で除去されるので構わない。しか
し、無機の厚塗りタイプを用いて高温の熱処理を施す
と、有機の場合に含まれる炭素（Ｃ）が存在しないた
め、炭素による汚染の可能性がなく基板としては好まし
い。さらに、図１（ｃ）に示すように、エッチバック
（エッチングで表面層を除去すること）を施して側壁酸
化膜６と、半導体層３の表面を被覆している側壁酸化膜
６ａを一部残したところで停止する。こうすることで、
側壁酸化膜６の厚みを薄くする。その後に、図１（ｄ）
で示すように、従来技術で説明した図５（ｄ）と同様に
分離溝５以外の半導体層３の表面を被覆している側壁酸
化膜６ａをフッ酸を用いたウェットエッチングにより除
去し、誘電体分離基板を形成する。
露出している多結晶シリコンを０．５μｍ程度酸化す
る。つぎに、図１（ｂ）に示すように、ＳＯＧ（Spin o
n Glass)を回転塗布した後、熱処理を行い表面を平坦化
する。ここで使用するＳＯＧは有機または無機のどちら
のタイプでも最終段階で除去されるので構わない。しか
し、無機の厚塗りタイプを用いて高温の熱処理を施す
と、有機の場合に含まれる炭素（Ｃ）が存在しないた
め、炭素による汚染の可能性がなく基板としては好まし
い。さらに、図１（ｃ）に示すように、エッチバック
（エッチングで表面層を除去すること）を施して側壁酸
化膜６と、半導体層３の表面を被覆している側壁酸化膜
６ａを一部残したところで停止する。こうすることで、
側壁酸化膜６の厚みを薄くする。その後に、図１（ｄ）
で示すように、従来技術で説明した図５（ｄ）と同様に
分離溝５以外の半導体層３の表面を被覆している側壁酸
化膜６ａをフッ酸を用いたウェットエッチングにより除
去し、誘電体分離基板を形成する。
【００１５】この工程を採用することにより、側壁酸化
膜６ａによる段差１１は小さくなり、また、分離溝５内
に埋め込まれた多結晶シリコン５の凹部１０は多結晶シ
リコン酸化膜８で覆われ、この多結晶シリコン酸化膜８
は図１（ｃ）の工程で平坦化されているので、多結晶シ
リコン５の凹部１０の影響が表面に出なくなる。そのた
め、側壁酸化膜６ａによる段差１１が小さいことと、分
離溝５の表面が平坦となることで、表面が平坦化された
誘電体分離基板が得られる。また、多結晶シリコン７の
表面が多結晶シリコン酸化膜８で被覆されているので、
その後の工程、例えばＣＭＯＳプロセスなどを通過した
場合でも、この平坦化は良好な状態で維持される。尚、
前記の多結晶シリコンの形成に当たってはその膜厚を１
μｍ以下とすると生産性がよく好ましい。
膜６ａによる段差１１は小さくなり、また、分離溝５内
に埋め込まれた多結晶シリコン５の凹部１０は多結晶シ
リコン酸化膜８で覆われ、この多結晶シリコン酸化膜８
は図１（ｃ）の工程で平坦化されているので、多結晶シ
リコン５の凹部１０の影響が表面に出なくなる。そのた
め、側壁酸化膜６ａによる段差１１が小さいことと、分
離溝５の表面が平坦となることで、表面が平坦化された
誘電体分離基板が得られる。また、多結晶シリコン７の
表面が多結晶シリコン酸化膜８で被覆されているので、
その後の工程、例えばＣＭＯＳプロセスなどを通過した
場合でも、この平坦化は良好な状態で維持される。尚、
前記の多結晶シリコンの形成に当たってはその膜厚を１
μｍ以下とすると生産性がよく好ましい。
【００１６】図２はこの発明の第２実施例の誘電体分離
基板の要部断面図である。半導体支持基板１上に張り合
わ酸化膜２を形成し、張り合わせ酸化膜２上に選択的に
半導体層３を形成し、その半導体層３を取り囲むように
側壁酸化膜６を介して多結晶シリコン７を形成する。こ
の多結晶シリコン７の表面に窒化膜２０を形成する。つ
ぎにこの誘電体分離基板の製造方法について説明する。
基板の要部断面図である。半導体支持基板１上に張り合
わ酸化膜２を形成し、張り合わせ酸化膜２上に選択的に
半導体層３を形成し、その半導体層３を取り囲むように
側壁酸化膜６を介して多結晶シリコン７を形成する。こ
の多結晶シリコン７の表面に窒化膜２０を形成する。つ
ぎにこの誘電体分離基板の製造方法について説明する。
【００１７】図３は図２の誘電体分離基板の製造方法を
示す図で、図３（ａ）と図３（ｂ）は工程順に示した要
部工程断面図である。図示されていないこの工程の前工
程では、図５（ａ）〜（ｅ）のように、分離溝５（トレ
ンチ）の形成、側壁酸化膜６の形成、および多結晶シリ
コン７の埋め込み工程がある。つぎに、図５（ｅ）に続
く、後工程（本実施例）について説明する。
示す図で、図３（ａ）と図３（ｂ）は工程順に示した要
部工程断面図である。図示されていないこの工程の前工
程では、図５（ａ）〜（ｅ）のように、分離溝５（トレ
ンチ）の形成、側壁酸化膜６の形成、および多結晶シリ
コン７の埋め込み工程がある。つぎに、図５（ｅ）に続
く、後工程（本実施例）について説明する。
【００１８】図３（ａ）に示すように、多結晶シリコン
７および側壁酸化膜６の表面に、減圧ＣＶＤ法により、
窒化膜２０を０．１μｍ程度形成する。つぎに、図３
（ｂ）に示すように、多結晶シリコン７上に形成された
窒化膜２０をフォトレジストで被覆し、Ｆ系（フッ素
系）プラズマによるドライエッチングとフッ酸を用いた
ウエットエッチングにより、半導体層３上を被覆してい
る窒化膜２０と側壁酸化膜６を除去する。こうすること
で、多結晶シリコン７の表面が窒化膜２０で被覆され、
その後の工程、例えば、ＣＭＯＳプロセスなどを通過し
た場合でも、多結晶シリコン７の表面が酸化されること
がない。そのため、後工程の酸化工程で、従来発生して
いた多結晶シリコン７の表面の凹凸が低減し、また多結
晶シリコン７が酸化されないため、従来、発生していた
ウエハのそりを低減できる。
７および側壁酸化膜６の表面に、減圧ＣＶＤ法により、
窒化膜２０を０．１μｍ程度形成する。つぎに、図３
（ｂ）に示すように、多結晶シリコン７上に形成された
窒化膜２０をフォトレジストで被覆し、Ｆ系（フッ素
系）プラズマによるドライエッチングとフッ酸を用いた
ウエットエッチングにより、半導体層３上を被覆してい
る窒化膜２０と側壁酸化膜６を除去する。こうすること
で、多結晶シリコン７の表面が窒化膜２０で被覆され、
その後の工程、例えば、ＣＭＯＳプロセスなどを通過し
た場合でも、多結晶シリコン７の表面が酸化されること
がない。そのため、後工程の酸化工程で、従来発生して
いた多結晶シリコン７の表面の凹凸が低減し、また多結
晶シリコン７が酸化されないため、従来、発生していた
ウエハのそりを低減できる。
【００１９】
【発明の効果】この発明によれば、半導体層表面の多結
晶シリコンの除去後に、溝内に埋め込んだ多結晶シリコ
ンの表面を酸化する工程と塗布平坦化膜を形成する工程
を行ってから酸化膜を除去することで、側壁酸化膜によ
る段差を小さくできる。また、塗布平坦化膜を形成した
後に酸化膜を除去することで、分離溝の表面を平坦化で
きる。その結果、分離溝周辺が平坦化され、ゲート配線
形成時にエッチング残渣などの発生が防止され、それに
よって、微細加工が可能となり、設計の自由度を大幅に
増大できる。
晶シリコンの除去後に、溝内に埋め込んだ多結晶シリコ
ンの表面を酸化する工程と塗布平坦化膜を形成する工程
を行ってから酸化膜を除去することで、側壁酸化膜によ
る段差を小さくできる。また、塗布平坦化膜を形成した
後に酸化膜を除去することで、分離溝の表面を平坦化で
きる。その結果、分離溝周辺が平坦化され、ゲート配線
形成時にエッチング残渣などの発生が防止され、それに
よって、微細加工が可能となり、設計の自由度を大幅に
増大できる。
【００２０】また、この発明によれば、分離溝内に埋め
込んだ多結晶シリコンの表面に窒化膜を形成すること
で、多結晶シリコンの表面が酸化されることが防止され
る。それによって、後工程の酸化工程で、従来、多結晶
シリコンの表面に発生していた凹凸を低減し、また多結
晶シリコンが酸化されないために、従来、発生していた
ウエハのそりを低減できる。それによって、微細加工が
可能となり、チップサイズの小型化を図ることができ
る。また、前記と同様に、設計の自由度を大幅に増大で
きる。
込んだ多結晶シリコンの表面に窒化膜を形成すること
で、多結晶シリコンの表面が酸化されることが防止され
る。それによって、後工程の酸化工程で、従来、多結晶
シリコンの表面に発生していた凹凸を低減し、また多結
晶シリコンが酸化されないために、従来、発生していた
ウエハのそりを低減できる。それによって、微細加工が
可能となり、チップサイズの小型化を図ることができ
る。また、前記と同様に、設計の自由度を大幅に増大で
きる。
【図１】この発明の第１実施例の誘電体分離基板の製造
方法を示す図で、（ａ）〜（ｄ）は工程順に示した要部
工程断面図
方法を示す図で、（ａ）〜（ｄ）は工程順に示した要部
工程断面図
【図２】この発明の第２実施例の誘電体分離基板の要部
断面図
断面図
【図３】図２の誘電体分離基板の製造方法を示す図で、
（ａ）と（ｂ）は工程順に示した要部工程断面図
（ａ）と（ｂ）は工程順に示した要部工程断面図
【図４】従来の誘電体分離基板の要部断面図
【図５】図４の誘電体分離基板の製造方法を示す図で、
（ａ）〜（ｆ）は工程順に要部工程断面図
（ａ）〜（ｆ）は工程順に要部工程断面図
１ 半導体支持基板 ２ 酸化膜 ３ 半導体層 ４ マスク酸化膜 ５ 分離溝 ６ 側壁酸化膜 ６ａ 側壁酸化膜 ７ 多結晶シリコン ７ａ 多結晶シリコン ８ 多結晶シリコン酸化膜 ９ ＳＯＧ (Spin on Glass) １０ 凹部 １１ 段差 ２０ 窒化膜
Claims (6)
- 【請求項１】半導体支持基板上に形成された酸化膜の上
に半導体層を有するＳＯＩ（Silicon on Insulator）基
板の半導体層表面より、酸化膜に達する異方性の溝が形
成される工程と、該溝側壁が酸化される工程と、前記溝
内が多結晶シリコンで埋め込まれる工程と、半導体層表
面の多結晶シリコンと酸化膜が除去される工程からなる
誘電体分離基板の製造方法において、半導体層表面の多
結晶シリコンが除去される工程と、溝内に埋め込まれた
多結晶シリコンの表面が酸化される工程と、塗布平坦化
膜が形成される工程と、該塗布平坦化膜が除去される工
程と、前記多結晶シリコン表面および半導体層表面を被
覆している酸化膜の表面層が除去される工程と、半導体
層表面の酸化膜が除去される工程とを含むことを特徴と
した誘電体分離基板の製造方法。 - 【請求項２】塗布平坦化膜がＳＯＧ（Spin on Glass ）
であることを特徴とする請求項１記載の誘電体分離基板
の製造方法。 - 【請求項３】多結晶シリコンの膜厚が１μｍ以下である
ことを特徴とする請求項１記載の誘電体分離基板の製造
方法。 - 【請求項４】半導体支持基板上に形成された酸化膜の上
に半導体層を有するＳＯＩ（Silicon on Insulator）基
板の半導体層表面より、酸化膜に達する異方性の溝が形
成され、該溝側壁が酸化され、前記溝内が多結晶シリコ
ンで埋め込まれる誘電体分離基板において、前記多結晶
シリコンの表面に酸化防止膜を形成することを特徴とし
た誘電体分離基板。 - 【請求項５】前記の酸化防止膜が窒化膜であることを特
徴とする請求項４に記載の誘電体分離基板。 - 【請求項６】半導体支持基板上に形成された酸化膜の上
に半導体層を有するＳＯＩ（Silicon on Insulator）基
板の半導体層表面より、酸化膜に達する異方性の溝が形
成される工程と、該溝側壁が酸化される工程と、前記溝
内が多結晶シリコンで埋め込まれる工程と、半導体層表
面の多結晶シリコンと酸化膜が除去される工程からなる
誘電体分離基板の製造方法において、半導体層表面の多
結晶シリコンが除去される工程と、溝内に埋め込まれた
多結晶シリコンの表面が酸化される工程と、塗布平坦化
膜が形成される工程と、該塗布平坦化膜が除去される工
程と、前記多結晶シリコン表面および半導体層表面を被
覆している酸化膜の表面層が除去される工程と、半導体
層表面の酸化膜が除去される工程と、前記多結晶シリコ
ンの表面に酸化防止膜を形成する工程とを含むことを特
徴とした誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091294A JPH1197522A (ja) | 1997-07-24 | 1998-04-03 | 誘電体分離基板およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19819397 | 1997-07-24 | ||
| JP9-198193 | 1997-07-24 | ||
| JP10091294A JPH1197522A (ja) | 1997-07-24 | 1998-04-03 | 誘電体分離基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197522A true JPH1197522A (ja) | 1999-04-09 |
Family
ID=26432752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091294A Pending JPH1197522A (ja) | 1997-07-24 | 1998-04-03 | 誘電体分離基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197522A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010036558A (ko) * | 1999-10-09 | 2001-05-07 | 김영환 | 반도체 장치의 분리구조 형성방법 |
| US6593179B2 (en) * | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
-
1998
- 1998-04-03 JP JP10091294A patent/JPH1197522A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010036558A (ko) * | 1999-10-09 | 2001-05-07 | 김영환 | 반도체 장치의 분리구조 형성방법 |
| US6593179B2 (en) * | 1999-11-18 | 2003-07-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
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